JPH09307083A - フラッシュメモリ装置及びその製造方法 - Google Patents
フラッシュメモリ装置及びその製造方法Info
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- JPH09307083A JPH09307083A JP8151350A JP15135096A JPH09307083A JP H09307083 A JPH09307083 A JP H09307083A JP 8151350 A JP8151350 A JP 8151350A JP 15135096 A JP15135096 A JP 15135096A JP H09307083 A JPH09307083 A JP H09307083A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 高集積及び安定したセルを有するフラッシュ
メモリ装置及びその製造方法を提供する。 【解決手段】 Ｐ型の半導体基板１００と、フィールド
絶縁層１６０と、活性領域に形成されたトンネル絶縁膜
上に形成されたフローティングゲート用の第１導電層
と、第１導電層の側壁に形成されたスペーサと、埋没形
成された埋没絶縁層２７０と、埋没絶縁層の下部及び側
壁に接触するように形成され、ｎ型の不純物を含めてソ
ース／ドレイン領域として用いられる埋没接合層２８０
と、第１導電層上に形成され、第１導電層に連結されて
フローティングゲートとして用いられる第２導電層と、
第２導電層上に形成された絶縁層と、絶縁層上に形成さ
れるコトロールゲート用の第３導電層３２０とを含む。
メモリ装置及びその製造方法を提供する。 【解決手段】 Ｐ型の半導体基板１００と、フィールド
絶縁層１６０と、活性領域に形成されたトンネル絶縁膜
上に形成されたフローティングゲート用の第１導電層
と、第１導電層の側壁に形成されたスペーサと、埋没形
成された埋没絶縁層２７０と、埋没絶縁層の下部及び側
壁に接触するように形成され、ｎ型の不純物を含めてソ
ース／ドレイン領域として用いられる埋没接合層２８０
と、第１導電層上に形成され、第１導電層に連結されて
フローティングゲートとして用いられる第２導電層と、
第２導電層上に形成された絶縁層と、絶縁層上に形成さ
れるコトロールゲート用の第３導電層３２０とを含む。
Description
【０００１】
【発明の属する技術分野】本発明はフラッシュメモリ装
置及びその製造方法に係り、特に安定した動作を保つ上
に高集積に好適なセルを有するフラッシュメモリ装置及
びその製造方法に関するものである。
置及びその製造方法に係り、特に安定した動作を保つ上
に高集積に好適なセルを有するフラッシュメモリ装置及
びその製造方法に関するものである。
【０００２】
【従来の技術】半導体メモリ装置には多くの種類があ
る。そのうちＲＡＭ（Random Access Memory) 類は電源
が切れると記憶された情報が消滅し、ＲＯＭ(Read Only
Memory)類は外部からの電源が切れても記憶された情報
がそのまま保たれる。それで、該ＲＯＭ類のメモリ装置
を不揮発性記憶装置とも言う。該不揮発性記憶装置のう
ち電気的に情報を消去させたり書込（プログラム）し得
るフラッシュメモリ装置は、コンピュータ及びメモリカ
ードなどに広く用いられている。
る。そのうちＲＡＭ（Random Access Memory) 類は電源
が切れると記憶された情報が消滅し、ＲＯＭ(Read Only
Memory)類は外部からの電源が切れても記憶された情報
がそのまま保たれる。それで、該ＲＯＭ類のメモリ装置
を不揮発性記憶装置とも言う。該不揮発性記憶装置のう
ち電気的に情報を消去させたり書込（プログラム）し得
るフラッシュメモリ装置は、コンピュータ及びメモリカ
ードなどに広く用いられている。
【０００３】前記フラッシュメモリ装置には多種のセル
構造が用いられるが、そのうち、単純スタックゲート型
セル（参考文献：IEDM p616-619 、1985及びVLSI Techn
ology IV-4、p31-32、1988) では、一般にソース／ドレ
イン及びフローティングゲートとコントロールゲートと
からなるゲート電極で構成された１つのトランジスタに
より、１つのメモリセルが構成される。前記フローティ
ングゲートはデータを貯蔵し、コントロールゲートはフ
ローティングゲートを調節する。このような単純スタッ
ク型セルの動作としては、フローティングゲートからソ
ース／ドレイン及びバルクに電子を抜き出してセルのス
レッショルド電圧を低下させる消去動作と、ソース電位
より高いゲート電位とドレイン電位とを用いてチャネル
領域で発生するホット電子をフローティングゲートに注
入させ、セルのスレッショルド電圧を増加させるプログ
ラム動作と、セルの消去状態及びプログラム状態を読み
取る読取動作とが行われる。
構造が用いられるが、そのうち、単純スタックゲート型
セル（参考文献：IEDM p616-619 、1985及びVLSI Techn
ology IV-4、p31-32、1988) では、一般にソース／ドレ
イン及びフローティングゲートとコントロールゲートと
からなるゲート電極で構成された１つのトランジスタに
より、１つのメモリセルが構成される。前記フローティ
ングゲートはデータを貯蔵し、コントロールゲートはフ
ローティングゲートを調節する。このような単純スタッ
ク型セルの動作としては、フローティングゲートからソ
ース／ドレイン及びバルクに電子を抜き出してセルのス
レッショルド電圧を低下させる消去動作と、ソース電位
より高いゲート電位とドレイン電位とを用いてチャネル
領域で発生するホット電子をフローティングゲートに注
入させ、セルのスレッショルド電圧を増加させるプログ
ラム動作と、セルの消去状態及びプログラム状態を読み
取る読取動作とが行われる。
【０００４】このような単純スタック型セルは、その構
造及び動作において次のような問題を抱えている。第一
に、ホット電子の注入によりプログラム動作を行うた
め、消去／プログラム動作を繰り返した時にセルの特性
が急激に劣化し、プログラム動作又は読取動作時に選択
されないセルとの間に混同が生じるようになる。そし
て、過度に消去されたセル（セルのスレッショルド電圧
が０Ｖ以下のセル）の発生に対する解決策を講じ難いと
いう動作上の問題がある。
造及び動作において次のような問題を抱えている。第一
に、ホット電子の注入によりプログラム動作を行うた
め、消去／プログラム動作を繰り返した時にセルの特性
が急激に劣化し、プログラム動作又は読取動作時に選択
されないセルとの間に混同が生じるようになる。そし
て、過度に消去されたセル（セルのスレッショルド電圧
が０Ｖ以下のセル）の発生に対する解決策を講じ難いと
いう動作上の問題がある。
【０００５】第二に、１つのトランジスタで１つのセル
が構成されるにも係わらず、セルのドレインビットライ
ンに連結されるビットラインコンタクトを２つのセル当
たり１個必要とするため、集積化がしにくい。さらに、
セルのソースを活性領域で共通に連結するので、フィー
ルド酸化膜の形成のための酸化時にバーズビークによる
コナーラウンディング現象が発生して消去／プログラム
動作の後にセルのスレッショルド電圧のバラツキが大き
くなるなど、特性が不均一となって高集積化しにくいと
いう構造上の問題がある。
が構成されるにも係わらず、セルのドレインビットライ
ンに連結されるビットラインコンタクトを２つのセル当
たり１個必要とするため、集積化がしにくい。さらに、
セルのソースを活性領域で共通に連結するので、フィー
ルド酸化膜の形成のための酸化時にバーズビークによる
コナーラウンディング現象が発生して消去／プログラム
動作の後にセルのスレッショルド電圧のバラツキが大き
くなるなど、特性が不均一となって高集積化しにくいと
いう構造上の問題がある。
【０００６】前述した単純スタックゲート型セルの問題
点を解決するために、第一に、ＤＩＮＯＲ(DIvided bit
-line NOR)セルが提案された( 参考文献：1)IDEM、P599
-602、1992. 2)VLSI CIRCUITS 、P97-98、1993. 3)IEEE
JOURNAL OF SOLID-STATE CIRCUITS、VOL29 、NO.4 、1
994、 P454-457)。ここで、前記ＤＩＮＯＲセル及びそ
の動作条件を図１及び図２を参照して説明する。
点を解決するために、第一に、ＤＩＮＯＲ(DIvided bit
-line NOR)セルが提案された( 参考文献：1)IDEM、P599
-602、1992. 2)VLSI CIRCUITS 、P97-98、1993. 3)IEEE
JOURNAL OF SOLID-STATE CIRCUITS、VOL29 、NO.4 、1
994、 P454-457)。ここで、前記ＤＩＮＯＲセル及びそ
の動作条件を図１及び図２を参照して説明する。
【０００７】図１及び図２は、従来の技術によりＤＩＮ
ＯＲセルを有するフラッシュメモリ装置の概略図及び断
面図である。具体的には、前記ＤＩＮＯＲセルは、望む
セルトランジスタを選択するためのワードラインＷ／Ｌ
１乃至Ｗ／Ｌｉと、選択トランジスタ３ａを有する選択
トランジスタライン３と、前記選択トランジスタライン
３の選択トランジスタ３ａのドレインに連結されるメイ
ンビットライン１と、前記選択トランジスタ３ａのソー
スに連結されポリシリコン膜よりなるサブビットライン
５とにより構成される。
ＯＲセルを有するフラッシュメモリ装置の概略図及び断
面図である。具体的には、前記ＤＩＮＯＲセルは、望む
セルトランジスタを選択するためのワードラインＷ／Ｌ
１乃至Ｗ／Ｌｉと、選択トランジスタ３ａを有する選択
トランジスタライン３と、前記選択トランジスタライン
３の選択トランジスタ３ａのドレインに連結されるメイ
ンビットライン１と、前記選択トランジスタ３ａのソー
スに連結されポリシリコン膜よりなるサブビットライン
５とにより構成される。
【０００８】全体的にみれば、それぞれのメモリセルの
ドレインがサブビットライン５を通じて並列に連結され
てセルトランジスタが直列に配置されてなる単位の１つ
のストリングが、隣接するストリングとソースライン７
を通じて連結されている。図１で参照符号“Ａ”は単位
ブロックを示し、前記ＤＩＮＯＲセルの単位ブロック
は、１つの選択トランジスタ３ａと、８個のメモリセル
と、前記選択トランジスタ３ａを通じてメインビットラ
イン１に連結される一本のサブビットライン５とにより
構成される。
ドレインがサブビットライン５を通じて並列に連結され
てセルトランジスタが直列に配置されてなる単位の１つ
のストリングが、隣接するストリングとソースライン７
を通じて連結されている。図１で参照符号“Ａ”は単位
ブロックを示し、前記ＤＩＮＯＲセルの単位ブロック
は、１つの選択トランジスタ３ａと、８個のメモリセル
と、前記選択トランジスタ３ａを通じてメインビットラ
イン１に連結される一本のサブビットライン５とにより
構成される。
【０００９】次に、前記ＤＩＮＯＲセルの動作方法を説
明すれば、消去動作は、メモリセルのコントロールゲー
トに約１０Ｖの電圧を印加し、ソースとｐウェル（バル
ク）に約−８Ｖの電圧を印加して電子をバルクからフロ
ーティングゲートにＦ−Ｎトンネリングさせて、スレッ
ショルド電圧を６〜７Ｖに増加させることによって行わ
れる。プログラム動作は、コントロールゲートに約−８
Ｖの負電圧を印加しビットラインに５Ｖの電圧を印加し
てフローティングゲートから電子をセルのドレインにＦ
−Ｎトンネリングさせて、セルのスレッショルド電圧を
減少させることによって行われる。
明すれば、消去動作は、メモリセルのコントロールゲー
トに約１０Ｖの電圧を印加し、ソースとｐウェル（バル
ク）に約−８Ｖの電圧を印加して電子をバルクからフロ
ーティングゲートにＦ−Ｎトンネリングさせて、スレッ
ショルド電圧を６〜７Ｖに増加させることによって行わ
れる。プログラム動作は、コントロールゲートに約−８
Ｖの負電圧を印加しビットラインに５Ｖの電圧を印加し
てフローティングゲートから電子をセルのドレインにＦ
−Ｎトンネリングさせて、セルのスレッショルド電圧を
減少させることによって行われる。
【００１０】このような構造と動作を有するＤＩＮＯＲ
セルは次のような問題がある。第一に、ＤＩＮＯＲセル
を有するフラッシュメモリ装置は、製造工程が複雑で且
つマスクステップが増える。言い換えれば、前記単純ゲ
ート型セルの製造工程に、セルフアラインソース、セル
フアラインビットラインコンタクト及びタングステンプ
ラグ技術をさらに用いて製作するので、マスクを用いる
工程数が増える。さらに、前記セルフアラインビットラ
インコンタクトの形成とポリシリコン膜よりなるサーブ
ビットラインの形成時に、ストリンガーが発生して収率
が劣化する。さらに、セルフアラインソース技術の使用
において厚い酸化膜をエッチングする際に、シリコン基
板の表面が損傷してセルの動作時に漏れ電流が発生し、
セルの特性が劣化する。
セルは次のような問題がある。第一に、ＤＩＮＯＲセル
を有するフラッシュメモリ装置は、製造工程が複雑で且
つマスクステップが増える。言い換えれば、前記単純ゲ
ート型セルの製造工程に、セルフアラインソース、セル
フアラインビットラインコンタクト及びタングステンプ
ラグ技術をさらに用いて製作するので、マスクを用いる
工程数が増える。さらに、前記セルフアラインビットラ
インコンタクトの形成とポリシリコン膜よりなるサーブ
ビットラインの形成時に、ストリンガーが発生して収率
が劣化する。さらに、セルフアラインソース技術の使用
において厚い酸化膜をエッチングする際に、シリコン基
板の表面が損傷してセルの動作時に漏れ電流が発生し、
セルの特性が劣化する。
【００１１】第二に、セルのソースが隣接したワードラ
イン方向に共通に連結されているので、ソースラインの
抵抗が増加するだけでなくソースをデコーディングする
ための別途の回路を必要とする。即ち、ローデコーダが
複雑となり面積が増える。一方、前述した単純スタック
ゲート型セルの問題点を解決するために、第二に、ＡＮ
Ｄセルが提案された（参考文献：IEDM、P991-993、1992
及びIEDM P921-923 、1994) 。前記ＡＮＤセル及びその
動作条件を図３及び図４を参照して説明する。
イン方向に共通に連結されているので、ソースラインの
抵抗が増加するだけでなくソースをデコーディングする
ための別途の回路を必要とする。即ち、ローデコーダが
複雑となり面積が増える。一方、前述した単純スタック
ゲート型セルの問題点を解決するために、第二に、ＡＮ
Ｄセルが提案された（参考文献：IEDM、P991-993、1992
及びIEDM P921-923 、1994) 。前記ＡＮＤセル及びその
動作条件を図３及び図４を参照して説明する。
【００１２】図３は従来の技術によりＡＮＤセルを有す
るフラッシュメモリ装置の概略図であり、図４Ａ及び図
４Ｂは前記図３のＡＮＤセルのワードライン及びビット
ライン方向による断面図である。具体的には、前記ＡＮ
Ｄセルの単位ブロックＢは、互いに並列に連結された多
数のメモリセルと、前記メモリセルのドレインを連結す
るローカルデータライン１１と、該メモリセルのソース
を連結するローカルソースライン１３と、前記ローカル
ソースライン１３とローカルデータライン１１とを選択
するための２本の選択トランジスタラインＳＴ１，ＳＴ
２と、前記選択トランジスタラインＳＴ１に連結される
グローバルデータライン１５と、前記選択トランジスタ
ラインＳＴ２に連結される共通ソースライン１６とを有
する。
るフラッシュメモリ装置の概略図であり、図４Ａ及び図
４Ｂは前記図３のＡＮＤセルのワードライン及びビット
ライン方向による断面図である。具体的には、前記ＡＮ
Ｄセルの単位ブロックＢは、互いに並列に連結された多
数のメモリセルと、前記メモリセルのドレインを連結す
るローカルデータライン１１と、該メモリセルのソース
を連結するローカルソースライン１３と、前記ローカル
ソースライン１３とローカルデータライン１１とを選択
するための２本の選択トランジスタラインＳＴ１，ＳＴ
２と、前記選択トランジスタラインＳＴ１に連結される
グローバルデータライン１５と、前記選択トランジスタ
ラインＳＴ２に連結される共通ソースライン１６とを有
する。
【００１３】特に、ＡＮＤセルでは、前記ローカルソー
スライン１３とローカルデータライン１１は埋没された
Ｎ+ 拡散層より形成される。即ち、コンタクトのない構
造であって、前述したＤＩＮＯＲ構造におけるビットラ
インの形成のための面積と工程が省かれるので、工程が
単純になる。そして、フローティングゲート１７は２層
のポリシリコン層よりなり、セルのチャネル間の分離は
図４Ｂのようにイオン注入により自己整列された接合層
２５による。図４Ａ及び図４Ｂにおいて、参照番号１９
及び２１はそれぞれワードライン及び絶縁層を示す。
スライン１３とローカルデータライン１１は埋没された
Ｎ+ 拡散層より形成される。即ち、コンタクトのない構
造であって、前述したＤＩＮＯＲ構造におけるビットラ
インの形成のための面積と工程が省かれるので、工程が
単純になる。そして、フローティングゲート１７は２層
のポリシリコン層よりなり、セルのチャネル間の分離は
図４Ｂのようにイオン注入により自己整列された接合層
２５による。図４Ａ及び図４Ｂにおいて、参照番号１９
及び２１はそれぞれワードライン及び絶縁層を示す。
【００１４】次に、前記ＡＮＤセルの動作を説明すれ
ば、消去動作は、バルクとソース／ドレインに０Ｖを印
加し、コントロールゲートに１３Ｖの電圧を印加して、
電子をバルクからフローティングゲートにＦ−Ｎトンネ
リングさせて、セルの臨界電圧を６〜７Ｖに増加させる
ことによって行われる。プログラム動作は、コントロー
ルゲートに約−９Ｖの電圧を印加し、セルのドレインに
３Ｖの電圧を印加して、電子をフローティングゲートか
らドレインにＦ−Ｎトンネリングさせて、セルのスレッ
ショルド電圧を１〜２Ｖに減少させることによって行わ
れる。
ば、消去動作は、バルクとソース／ドレインに０Ｖを印
加し、コントロールゲートに１３Ｖの電圧を印加して、
電子をバルクからフローティングゲートにＦ−Ｎトンネ
リングさせて、セルの臨界電圧を６〜７Ｖに増加させる
ことによって行われる。プログラム動作は、コントロー
ルゲートに約−９Ｖの電圧を印加し、セルのドレインに
３Ｖの電圧を印加して、電子をフローティングゲートか
らドレインにＦ−Ｎトンネリングさせて、セルのスレッ
ショルド電圧を１〜２Ｖに減少させることによって行わ
れる。
【００１５】このような構造及び動作条件のＡＮＤセル
は次のような問題点がある。前記ビットライン（グロー
バルデータライン）方向に複数のセルが並列に連結され
ているので、高集積化には役立つが、図４Ａ及び図４Ｂ
に示したように、ワードライン方向において、一本のビ
ットラインを必要とする面積内に、ソース及びドレイン
として用いられる２つの埋没Ｎ+ 拡散層２３ａ，２３ｂ
と、チャネル及びソース／ドレインに隣接したフィール
ド絶縁層２７とが必要とされる。即ち、それぞれのビッ
トライン１５に連結されているローカルデータライン１
１及びローカルソースライン１３と、隣接したローカル
データライン１１及びローカルソースライン１３とを分
離するためのフィールド絶縁層２７が、一本のビットラ
イン１５の面積内で形成される必要があるので、高集積
化に大きな障害となる。さらに、高集積化に伴って埋没
Ｎ+ 拡散層２３ａ、２３ｂの抵抗成分が増加することに
より、セルの特性が劣化する。
は次のような問題点がある。前記ビットライン（グロー
バルデータライン）方向に複数のセルが並列に連結され
ているので、高集積化には役立つが、図４Ａ及び図４Ｂ
に示したように、ワードライン方向において、一本のビ
ットラインを必要とする面積内に、ソース及びドレイン
として用いられる２つの埋没Ｎ+ 拡散層２３ａ，２３ｂ
と、チャネル及びソース／ドレインに隣接したフィール
ド絶縁層２７とが必要とされる。即ち、それぞれのビッ
トライン１５に連結されているローカルデータライン１
１及びローカルソースライン１３と、隣接したローカル
データライン１１及びローカルソースライン１３とを分
離するためのフィールド絶縁層２７が、一本のビットラ
イン１５の面積内で形成される必要があるので、高集積
化に大きな障害となる。さらに、高集積化に伴って埋没
Ｎ+ 拡散層２３ａ、２３ｂの抵抗成分が増加することに
より、セルの特性が劣化する。
【００１６】一方、前述した単純スタックゲート型セル
の問題点を解決するために、第三に、ＨｉＣＲ(High ca
pacitance-Coupling Ratio) セルが提案された（参考文
献：IEDM、P19-22、1993) 。前記ＨｉＣＲセル及びその
動作条件を図５及び図６を参照して説明する。図５は従
来の技術により前記ＨｉＣＲセルを有するフラッシュメ
モリ装置の概略図である。
の問題点を解決するために、第三に、ＨｉＣＲ(High ca
pacitance-Coupling Ratio) セルが提案された（参考文
献：IEDM、P19-22、1993) 。前記ＨｉＣＲセル及びその
動作条件を図５及び図６を参照して説明する。図５は従
来の技術により前記ＨｉＣＲセルを有するフラッシュメ
モリ装置の概略図である。
【００１７】図５において、ＨｉＣＲセルは、複数のワ
ードラインＷ１〜ｗ３２と、メインビットライン３１に
連結される第１選択トランジスタを制御する第１選択ト
ランジスタライン３３と、第１選択トランジスタのソー
スと並列に連結されたメモリセルのドレインとを連結す
るサブビットライン４１と、メモリセルのソースを共通
に連結するサーブソースライン３５とを有し、前記サブ
ソースライン３５は第２選択トランジスタライン３７に
制御される第２選択トランジスタのドレインに連結さ
れ、前記第２選択トランジスタのソースはメインソース
ライン３９に連結される。ここで、メインソースライン
３９とメインビットライン３１とは、金属ラインより形
成される。
ードラインＷ１〜ｗ３２と、メインビットライン３１に
連結される第１選択トランジスタを制御する第１選択ト
ランジスタライン３３と、第１選択トランジスタのソー
スと並列に連結されたメモリセルのドレインとを連結す
るサブビットライン４１と、メモリセルのソースを共通
に連結するサーブソースライン３５とを有し、前記サブ
ソースライン３５は第２選択トランジスタライン３７に
制御される第２選択トランジスタのドレインに連結さ
れ、前記第２選択トランジスタのソースはメインソース
ライン３９に連結される。ここで、メインソースライン
３９とメインビットライン３１とは、金属ラインより形
成される。
【００１８】図６は従来の技術により前記ＨｉＣＲセル
を有するフラッシュメモリ装置の断面図である。図６に
おいて、ＨｉＣＲセルは、厚いゲート酸化膜上に形成さ
れるフローティングゲート用の第１ポリシリコン５９
と、前記第１ポリシリコン層の側壁の下の一部に位置す
るトンネル酸化膜５５と、メモリセルのソース及びドレ
インの役割をする埋没接合層５７と、前記第１ポリシリ
コン層上に位置する絶縁層６１及びコントロールゲート
用の第２ポリシリコン層６３とによりなる。ＨｉＣＲセ
ル構造のフラッシュメモリ装置のプログラム及び消去動
作は、トンネル酸化膜によるＦ−Ｎトンネリング方法よ
りなる。
を有するフラッシュメモリ装置の断面図である。図６に
おいて、ＨｉＣＲセルは、厚いゲート酸化膜上に形成さ
れるフローティングゲート用の第１ポリシリコン５９
と、前記第１ポリシリコン層の側壁の下の一部に位置す
るトンネル酸化膜５５と、メモリセルのソース及びドレ
インの役割をする埋没接合層５７と、前記第１ポリシリ
コン層上に位置する絶縁層６１及びコントロールゲート
用の第２ポリシリコン層６３とによりなる。ＨｉＣＲセ
ル構造のフラッシュメモリ装置のプログラム及び消去動
作は、トンネル酸化膜によるＦ−Ｎトンネリング方法よ
りなる。
【００１９】前述したようなＨｉＣＲセルを有するフラ
ッシュメモリ装置は次のような問題点がある。第一に、
ワードライン方向にセルの集積度を上げるのに限界があ
る。即ち、２ビットのメモリセルの面積内に３本の金属
ライン（２本のビットラインと１本のメインソースライ
ン）が必要なので、高集積化の限界となる。
ッシュメモリ装置は次のような問題点がある。第一に、
ワードライン方向にセルの集積度を上げるのに限界があ
る。即ち、２ビットのメモリセルの面積内に３本の金属
ライン（２本のビットラインと１本のメインソースライ
ン）が必要なので、高集積化の限界となる。
【００２０】第二に、高濃度の埋没接合層５７上にトン
ネル酸化膜５５を形成する必要があるので、トンネル酸
化膜の質が不良となって素子の信頼性が劣化する。
ネル酸化膜５５を形成する必要があるので、トンネル酸
化膜の質が不良となって素子の信頼性が劣化する。
【００２１】
【発明が解決しようとする課題】従って、本発明の目的
は、前記従来のＤＩＮＯＲセル、ＡＮＤセル及びＨｉＣ
Ｒセルの問題点を改善することによって、安定した動作
を保つ上に高集積に好適な新規なセルを有するフラッシ
ュメモリ装置を提供するにある。さらに、本発明の他の
目的は、前記フラッシュメモリ装置を製造するに適した
製造方法を提供するにある。
は、前記従来のＤＩＮＯＲセル、ＡＮＤセル及びＨｉＣ
Ｒセルの問題点を改善することによって、安定した動作
を保つ上に高集積に好適な新規なセルを有するフラッシ
ュメモリ装置を提供するにある。さらに、本発明の他の
目的は、前記フラッシュメモリ装置を製造するに適した
製造方法を提供するにある。
【００２２】
【課題を解決するための手段】前記の目的を達成するた
めに、本発明のフラッシュメモリ装置は、第１導電型の
半導体基板と、活性領域を限定するために前記第１導電
型の半導体基板に形成された第１トレンチに埋没するフ
ィールド絶縁層と、前記活性領域に形成されたトンネル
絶縁膜と、前記トンネル絶縁膜上に形成されたフローテ
ィングゲート用の第１導電層と、前記トンネル絶縁膜上
に形成され前記第１導電層の側壁に形成されたスペーサ
と、前記スペーサに隣接した半導体基板をエッチングす
ることによって備えられた第２トレンチに埋没形成され
た埋没絶縁層と、前記埋没絶縁層の下部及び側壁に接触
するように形成され、前記第１導電型と反対の第２導電
型の不純物を含めてソース／ドレイン領域として用いら
れる埋没接合層と、前記第１導電層上に形成され、前記
第１導電層に連結されてフローティングゲートとして用
いられる第２導電層と、前記第２導電層上に形成された
絶縁層と、前記絶縁層上に形成されるコントロールゲー
ト用の第３導電層とを含むことを特徴とする。
めに、本発明のフラッシュメモリ装置は、第１導電型の
半導体基板と、活性領域を限定するために前記第１導電
型の半導体基板に形成された第１トレンチに埋没するフ
ィールド絶縁層と、前記活性領域に形成されたトンネル
絶縁膜と、前記トンネル絶縁膜上に形成されたフローテ
ィングゲート用の第１導電層と、前記トンネル絶縁膜上
に形成され前記第１導電層の側壁に形成されたスペーサ
と、前記スペーサに隣接した半導体基板をエッチングす
ることによって備えられた第２トレンチに埋没形成され
た埋没絶縁層と、前記埋没絶縁層の下部及び側壁に接触
するように形成され、前記第１導電型と反対の第２導電
型の不純物を含めてソース／ドレイン領域として用いら
れる埋没接合層と、前記第１導電層上に形成され、前記
第１導電層に連結されてフローティングゲートとして用
いられる第２導電層と、前記第２導電層上に形成された
絶縁層と、前記絶縁層上に形成されるコントロールゲー
ト用の第３導電層とを含むことを特徴とする。
【００２３】前記絶縁層は、酸化膜／窒化膜／酸化膜の
複合膜より構成される。前記第１導電層と第２導電層
は、ポリシリコン膜より構成される。前記第１導電型は
ｐ型であり、前記第２導電型はｎ型である。前記半導体
基板にｎウェルを形成し、該ｎウェル内にｐウェルをさ
らに形成する。前記第１トレンチの深さは、前記第２ト
レンチより深い。
複合膜より構成される。前記第１導電層と第２導電層
は、ポリシリコン膜より構成される。前記第１導電型は
ｐ型であり、前記第２導電型はｎ型である。前記半導体
基板にｎウェルを形成し、該ｎウェル内にｐウェルをさ
らに形成する。前記第１トレンチの深さは、前記第２ト
レンチより深い。
【００２４】又、本発明のフラッシュメモリ装置は、第
１導電型の半導体基板と、活性領域を限定するために前
記第１導電型の半導体基板に形成されたトレンチに埋没
するフィールド絶縁層と、前記活性領域上に形成された
トンネル絶縁膜と、前記トンネル絶縁膜及びフィールド
絶縁膜上に順次形成されたフローティングゲート用の第
１導電層及び第２導電層と、前記第２導電層上に形成さ
れた絶縁層と、前記絶縁層上に形成されたコントロール
ゲート用の第３導電層と、前記トンネル絶縁膜上に形成
された第１導電層間の前記半導体基板に、第１導電型の
不純物より形成されるセルチャネルストップ用の第１不
純物層と、前記フィールド絶縁層上に形成された第１導
電層間の前記半導体基板に、前記第１導電型と反対の第
２導電型とより形成された選択トランジスタソース／ド
レイン用の第２不純物層とを含むことを特徴とする。
１導電型の半導体基板と、活性領域を限定するために前
記第１導電型の半導体基板に形成されたトレンチに埋没
するフィールド絶縁層と、前記活性領域上に形成された
トンネル絶縁膜と、前記トンネル絶縁膜及びフィールド
絶縁膜上に順次形成されたフローティングゲート用の第
１導電層及び第２導電層と、前記第２導電層上に形成さ
れた絶縁層と、前記絶縁層上に形成されたコントロール
ゲート用の第３導電層と、前記トンネル絶縁膜上に形成
された第１導電層間の前記半導体基板に、第１導電型の
不純物より形成されるセルチャネルストップ用の第１不
純物層と、前記フィールド絶縁層上に形成された第１導
電層間の前記半導体基板に、前記第１導電型と反対の第
２導電型とより形成された選択トランジスタソース／ド
レイン用の第２不純物層とを含むことを特徴とする。
【００２５】前記第１導電型はｐ型であり、前記第２導
電型はｎ型である。前記半導体基板にｎウェルを形成
し、前記ｎウェル内にｐウェルをさらに形成する。又、
本発明のフラッシュメモリ装置は、第１導電型の半導体
基板と、活性領域を限定するために前記第１導電型の半
導体基板に形成された第１トレンチに埋没するフィール
ド絶縁層と、前記活性領域上に形成されたトンネル絶縁
膜と、前記トンネル絶縁膜及びフィールド絶縁膜上に順
次形成されたフローティングゲート用の第１導電層及び
第２導電層と、前記第２導電層上に形成された絶縁層
と、前記絶縁層上に形成されたコントロールゲート用の
第３導電層と、前記トンネル絶縁膜上に形成された第１
導電層間の前記半導体基板をエッチングして形成される
第２トレンチの下部に、第１導電型の不純物より形成さ
れるセルチャネルストップ用の第１不純物層と、前記フ
ィールド絶縁層上に形成された第１導電層間の前記半導
体基板に、前記第１導電型と反対の第２導電型とより形
成された選択トランジスタソース／ドレイン用の第２不
純物層とを含むことを特徴とする。
電型はｎ型である。前記半導体基板にｎウェルを形成
し、前記ｎウェル内にｐウェルをさらに形成する。又、
本発明のフラッシュメモリ装置は、第１導電型の半導体
基板と、活性領域を限定するために前記第１導電型の半
導体基板に形成された第１トレンチに埋没するフィール
ド絶縁層と、前記活性領域上に形成されたトンネル絶縁
膜と、前記トンネル絶縁膜及びフィールド絶縁膜上に順
次形成されたフローティングゲート用の第１導電層及び
第２導電層と、前記第２導電層上に形成された絶縁層
と、前記絶縁層上に形成されたコントロールゲート用の
第３導電層と、前記トンネル絶縁膜上に形成された第１
導電層間の前記半導体基板をエッチングして形成される
第２トレンチの下部に、第１導電型の不純物より形成さ
れるセルチャネルストップ用の第１不純物層と、前記フ
ィールド絶縁層上に形成された第１導電層間の前記半導
体基板に、前記第１導電型と反対の第２導電型とより形
成された選択トランジスタソース／ドレイン用の第２不
純物層とを含むことを特徴とする。
【００２６】前記第１導電型はｐ型であり、前記第２導
電型はｎ型である。前記半導体基板にｎウェルを形成
し、前記ｎウェル内にｐウェルをさらに形成する。前記
第１トレンチの深さは、前記第２トレンチより深い。前
記の他の目的を達成するために、本発明のフラッシュメ
モリ装置の製造方法は、第１導電型の半導体基板に第１
絶縁層を形成する工程と、前記第１絶縁層及び半導体基
板の所定の領域をエッチングして第１トレンチを形成す
る工程と、前記第１トレンチを埋めるフィールド絶縁膜
を形成して活性領域を限定する工程と、前記第１絶縁層
を取り除く工程と、前記フィールド絶縁膜及び半導体基
板の全面に第２絶縁膜を形成する工程と、前記第２絶縁
膜をエッチングしてゲート絶縁膜を形成する工程と、前
記ゲート絶縁膜の形成された半導体基板の全面に、トン
ネル絶縁膜，第１導電層及び第３絶縁膜を形成する工程
と、前記第３絶縁膜及び第１導電層の所定領域をエッチ
ングする工程と、前記エッチングされた第３絶縁層及び
第１導電層の両側壁にスペーサを形成する工程と、前記
スペーサをマスクとして前記半導体基板をエッチングし
て第２トレンチを形成する工程と、前記第２トレンチを
有する半導体基板の全面に第２導電型の不純物をイオン
注入する工程と、前記第２トレンチに埋没する埋没絶縁
膜と該埋没絶縁膜の下部と接触するメモリセルのソース
／ドレイン用の埋没接合層を形成する工程と、前記第１
導電層の形成された半導体基板の全面に第２導電層を形
成する工程と、前記第２導電層をエッチングして第２導
電層及び第１導電層からなるフローティングゲートを形
成する工程と、前記第２導電層の形成された半導体基板
の全面に第４絶縁層及びコントロールゲート用の第３導
電層を形成する工程とを含むことを特徴とする。
電型はｎ型である。前記半導体基板にｎウェルを形成
し、前記ｎウェル内にｐウェルをさらに形成する。前記
第１トレンチの深さは、前記第２トレンチより深い。前
記の他の目的を達成するために、本発明のフラッシュメ
モリ装置の製造方法は、第１導電型の半導体基板に第１
絶縁層を形成する工程と、前記第１絶縁層及び半導体基
板の所定の領域をエッチングして第１トレンチを形成す
る工程と、前記第１トレンチを埋めるフィールド絶縁膜
を形成して活性領域を限定する工程と、前記第１絶縁層
を取り除く工程と、前記フィールド絶縁膜及び半導体基
板の全面に第２絶縁膜を形成する工程と、前記第２絶縁
膜をエッチングしてゲート絶縁膜を形成する工程と、前
記ゲート絶縁膜の形成された半導体基板の全面に、トン
ネル絶縁膜，第１導電層及び第３絶縁膜を形成する工程
と、前記第３絶縁膜及び第１導電層の所定領域をエッチ
ングする工程と、前記エッチングされた第３絶縁層及び
第１導電層の両側壁にスペーサを形成する工程と、前記
スペーサをマスクとして前記半導体基板をエッチングし
て第２トレンチを形成する工程と、前記第２トレンチを
有する半導体基板の全面に第２導電型の不純物をイオン
注入する工程と、前記第２トレンチに埋没する埋没絶縁
膜と該埋没絶縁膜の下部と接触するメモリセルのソース
／ドレイン用の埋没接合層を形成する工程と、前記第１
導電層の形成された半導体基板の全面に第２導電層を形
成する工程と、前記第２導電層をエッチングして第２導
電層及び第１導電層からなるフローティングゲートを形
成する工程と、前記第２導電層の形成された半導体基板
の全面に第４絶縁層及びコントロールゲート用の第３導
電層を形成する工程とを含むことを特徴とする。
【００２７】前記第１トレンチを形成する工程の後に，
前記第１トレンチの形成された半導体基板の全面にチャ
ネルストップ用のイオン注入を施す工程をさらに含む。
前記第３導電層を形成する工程の後に、前記第３導電層
上に第５絶縁層を形成する工程と、前記第５絶縁層をパ
タニングして第５絶縁層パターンを形成する工程と、前
記第５絶縁層パターンをエッチングマスクとして前記第
３導電層，第４絶縁層，第２導電層及び第１導電層をエ
ッチングして、複数のワードライン，ストリング選択ラ
イン及びグラウンド選択ラインを形成する工程と、前記
ワードライン間の前記半導体基板のイオン注入によりセ
ルチャネルストップ用の不純物層を形成する工程と、前
記ワードラインと前記ストリング選択ラインとの間、及
び前記ワードラインとグラウンド選択ラインとの間の前
記半導体基板に、選択トランジスタのソース及びドレイ
ン用の不純物層を形成する工程と、前記選択トランジス
タのソース及びドレイン用の不純物層を露出するコンタ
クトホールを有する層間絶縁膜を形成する工程と、前記
コンタクトホールに接続するビットラインを形成する工
程とをさらに含む。前記第３導電層を形成する工程の後
に、前記第３導電層上に第５絶縁層を形成する工程と、
前記第５絶縁層をパタニングして第５絶縁層パターンを
形成する工程と、前記第５絶縁層パターンをエッチング
マスクとして前記第３導電層，第４絶縁層，第２導電層
及び第１導電層をエッチングして、複数のワードライ
ン，ストリング選択ライン及びグラウンド選択ラインを
形成する工程と、前記ワードラインと前記ストリング選
択ラインとの間、及び前記ワードラインとグラウンド選
択ラインとの間の前記半導体基板に、選択トランジスタ
のソース及びドレイン用の不純物層を形成する工程と、
前記ワードライン間の前記半導体基板をエッチングして
第３トレンチを形成する工程と、前記第３トレンチの下
部にイオン注入でセルチャネルストップ用の不純物層を
形成する工程と、前記選択トランジスタのソース及びド
レイン用の不純物層を露出するコンタクトホールを有す
る層間絶縁膜を形成する工程と、前記コンタクトホール
に接続するビットラインを形成する工程をさらに含む。
前記第１導電層及び第２導電層は、ポリシリコン膜より
形成する。前記第１導電型はｐ型であり、前記第２導電
型はｎ型である。前記第１トレンチの深さは、前記第２
トレンチより深く形成する。
前記第１トレンチの形成された半導体基板の全面にチャ
ネルストップ用のイオン注入を施す工程をさらに含む。
前記第３導電層を形成する工程の後に、前記第３導電層
上に第５絶縁層を形成する工程と、前記第５絶縁層をパ
タニングして第５絶縁層パターンを形成する工程と、前
記第５絶縁層パターンをエッチングマスクとして前記第
３導電層，第４絶縁層，第２導電層及び第１導電層をエ
ッチングして、複数のワードライン，ストリング選択ラ
イン及びグラウンド選択ラインを形成する工程と、前記
ワードライン間の前記半導体基板のイオン注入によりセ
ルチャネルストップ用の不純物層を形成する工程と、前
記ワードラインと前記ストリング選択ラインとの間、及
び前記ワードラインとグラウンド選択ラインとの間の前
記半導体基板に、選択トランジスタのソース及びドレイ
ン用の不純物層を形成する工程と、前記選択トランジス
タのソース及びドレイン用の不純物層を露出するコンタ
クトホールを有する層間絶縁膜を形成する工程と、前記
コンタクトホールに接続するビットラインを形成する工
程とをさらに含む。前記第３導電層を形成する工程の後
に、前記第３導電層上に第５絶縁層を形成する工程と、
前記第５絶縁層をパタニングして第５絶縁層パターンを
形成する工程と、前記第５絶縁層パターンをエッチング
マスクとして前記第３導電層，第４絶縁層，第２導電層
及び第１導電層をエッチングして、複数のワードライ
ン，ストリング選択ライン及びグラウンド選択ラインを
形成する工程と、前記ワードラインと前記ストリング選
択ラインとの間、及び前記ワードラインとグラウンド選
択ラインとの間の前記半導体基板に、選択トランジスタ
のソース及びドレイン用の不純物層を形成する工程と、
前記ワードライン間の前記半導体基板をエッチングして
第３トレンチを形成する工程と、前記第３トレンチの下
部にイオン注入でセルチャネルストップ用の不純物層を
形成する工程と、前記選択トランジスタのソース及びド
レイン用の不純物層を露出するコンタクトホールを有す
る層間絶縁膜を形成する工程と、前記コンタクトホール
に接続するビットラインを形成する工程をさらに含む。
前記第１導電層及び第２導電層は、ポリシリコン膜より
形成する。前記第１導電型はｐ型であり、前記第２導電
型はｎ型である。前記第１トレンチの深さは、前記第２
トレンチより深く形成する。
【００２８】
【発明の実施の形態】以下、添付した図面に基づき本発
明の実施の形態を詳細に説明する。本実施の形態のセル
はＤｕＳＮＯＲ（Dual string NOR)と通称する。図７は
本発明の一実施の形態によるＤｕＳＮＯＲセルを有する
フラッシュメモリ装置の概略図である。
明の実施の形態を詳細に説明する。本実施の形態のセル
はＤｕＳＮＯＲ（Dual string NOR)と通称する。図７は
本発明の一実施の形態によるＤｕＳＮＯＲセルを有する
フラッシュメモリ装置の概略図である。
【００２９】図７を参照すれば、望むメモリセルを選択
するためのワ−ドラインＷ／Ｌ１乃至Ｗ／Ｌｉ、複数の
メモリセルが並列に連結されたストリングＣ、前記スト
リングＣを選択するストリング選択トランジスタＴ１
１，Ｔ２１，Ｔ３１，Ｔ４１、前記ストリング選択トラ
ンジスタを連結するストリング選択ライン（string sel
ect line:SSL) 、前記メモリセルを並列に連結するドレ
インライン３１、２つのストリングが互いにメモリセル
のソ−スを通じて連結されるソースライン３３、前記ソ
ースライン３３を選択するためのグラウンド選択トラン
ジスタＴ１２，Ｔ３２、前記グラウンド選択トランジス
タを連結するグラウンド選択ラインＧＳＬ、前記ストリ
ング選択トランジスタＴ１１，Ｔ２１，Ｔ３１，Ｔ４１
のドレインに連結されるビットラインＢＬ１〜ＢＬ４に
より構成されている。ここで、参照符号Ｄは単位ブロッ
クを示す。
するためのワ−ドラインＷ／Ｌ１乃至Ｗ／Ｌｉ、複数の
メモリセルが並列に連結されたストリングＣ、前記スト
リングＣを選択するストリング選択トランジスタＴ１
１，Ｔ２１，Ｔ３１，Ｔ４１、前記ストリング選択トラ
ンジスタを連結するストリング選択ライン（string sel
ect line:SSL) 、前記メモリセルを並列に連結するドレ
インライン３１、２つのストリングが互いにメモリセル
のソ−スを通じて連結されるソースライン３３、前記ソ
ースライン３３を選択するためのグラウンド選択トラン
ジスタＴ１２，Ｔ３２、前記グラウンド選択トランジス
タを連結するグラウンド選択ラインＧＳＬ、前記ストリ
ング選択トランジスタＴ１１，Ｔ２１，Ｔ３１，Ｔ４１
のドレインに連結されるビットラインＢＬ１〜ＢＬ４に
より構成されている。ここで、参照符号Ｄは単位ブロッ
クを示す。
【００３０】特に、単位ブロックＤにおける本実施の形
態のＤｕＳＮＯＲセルにおいて、前記ストリング選択ト
ランジスタＴ３１，Ｔ４１のソースは、ドレインライン
３１を通じて各メモリセルのドレインに連結され、ルモ
リセルのソースはソースライン３３を通じてグラウンド
選択トランジスタＴ３２のドレインと連結され、グラウ
ンド選択トランジスタのソースは共通ソースに連結され
て、隣接したグラウンド選択トランジスタＴ１２のソー
スと共通連結される。
態のＤｕＳＮＯＲセルにおいて、前記ストリング選択ト
ランジスタＴ３１，Ｔ４１のソースは、ドレインライン
３１を通じて各メモリセルのドレインに連結され、ルモ
リセルのソースはソースライン３３を通じてグラウンド
選択トランジスタＴ３２のドレインと連結され、グラウ
ンド選択トランジスタのソースは共通ソースに連結され
て、隣接したグラウンド選択トランジスタＴ１２のソー
スと共通連結される。
【００３１】図８は前記図７に示したＤｕＳＮＯＲセル
を有するフラッシュメモリ装置のレイアウト図である。
具体的には、本実施の形態のＤｕＳＮＯＲセルは、横方
向にワードライン６１，ストリング選択ラインＳＳＬ及
びグラウンド選択ラインＧＬＳが形成されており、縦方
向にはビットライン４９，フローティングゲート用の第
１ポリシリコン膜４５、フローティングゲート用の第２
ポリシリコン膜４７が形成されている。図８において、
参照番号４１及び４３はそれぞれ活性領域及びトンネル
領域を示し、参照番号５５はＮ+ ソース／ドレイン用と
してイオン注入される領域を示す。
を有するフラッシュメモリ装置のレイアウト図である。
具体的には、本実施の形態のＤｕＳＮＯＲセルは、横方
向にワードライン６１，ストリング選択ラインＳＳＬ及
びグラウンド選択ラインＧＬＳが形成されており、縦方
向にはビットライン４９，フローティングゲート用の第
１ポリシリコン膜４５、フローティングゲート用の第２
ポリシリコン膜４７が形成されている。図８において、
参照番号４１及び４３はそれぞれ活性領域及びトンネル
領域を示し、参照番号５５はＮ+ ソース／ドレイン用と
してイオン注入される領域を示す。
【００３２】以下、下記の製造手順例を参照して、前記
図７に示した本実施の形態によるＤｕＳＮＯＲセルを有
するフラッシュメモリ装置及びその製造方法を説明す
る。 ＜第１製造手順例＞図９Ａ〜図１８Ａ、図９Ｂ〜図１８
Ｂ、図９Ｃ〜図１８Ｃ及び図９Ｄ〜図１８Ｄは、本実施
の形態のフラッシュメモリ装置の製造方法の第１製造手
順例を示す断面図である。具体的には、図９Ａ〜図１８
Ａは前記図８のａーａ′、図９Ｂ〜図１８Ｂは前記図８
のｂーｂ′、図９Ｃ〜図１８Ｃは前記図８のｃーｃ′、
図９Ｄ〜図１８Ｄは前記図８のｄーｄ′による断面図で
ある。
図７に示した本実施の形態によるＤｕＳＮＯＲセルを有
するフラッシュメモリ装置及びその製造方法を説明す
る。 ＜第１製造手順例＞図９Ａ〜図１８Ａ、図９Ｂ〜図１８
Ｂ、図９Ｃ〜図１８Ｃ及び図９Ｄ〜図１８Ｄは、本実施
の形態のフラッシュメモリ装置の製造方法の第１製造手
順例を示す断面図である。具体的には、図９Ａ〜図１８
Ａは前記図８のａーａ′、図９Ｂ〜図１８Ｂは前記図８
のｂーｂ′、図９Ｃ〜図１８Ｃは前記図８のｃーｃ′、
図９Ｄ〜図１８Ｄは前記図８のｄーｄ′による断面図で
ある。
【００３３】図９Ａ〜図９Ｄは、半導体基板１００に活
性領域を限定するために、パッド酸化膜１１０，第１ポ
リシリコン層１２０及び第１シリコン窒化膜１３０を形
成する工程を示す。先ず、第１導電型の半導体基板１０
０、例えばＰ型シリコン基板にＮウェル（図示せず）を
形成した後、前記Ｎウェル内にポケットＰウェル（図示
せず）を形成して三重のウェル工程を施す。前記三重の
ウェル工程は、セルの動作のうち消去又はプログラム時
にバルクに０Ｖでない正又は負の電圧が印加される際に
必要となる。しかしながら、消去又はプログラムの動作
時にバルクが０Ｖであれば、ポケットＰウエル無しにＰ
型の基板でも動作可能である。
性領域を限定するために、パッド酸化膜１１０，第１ポ
リシリコン層１２０及び第１シリコン窒化膜１３０を形
成する工程を示す。先ず、第１導電型の半導体基板１０
０、例えばＰ型シリコン基板にＮウェル（図示せず）を
形成した後、前記Ｎウェル内にポケットＰウェル（図示
せず）を形成して三重のウェル工程を施す。前記三重の
ウェル工程は、セルの動作のうち消去又はプログラム時
にバルクに０Ｖでない正又は負の電圧が印加される際に
必要となる。しかしながら、消去又はプログラムの動作
時にバルクが０Ｖであれば、ポケットＰウエル無しにＰ
型の基板でも動作可能である。
【００３４】次いで、前記Ｐ型基板１００又はポケット
Ｐウェル上に約２４０Åのパッド酸化膜１１０を成長さ
せる。次に、前記パッド酸化膜１１０上に約１０００Å
の第１ポリシリコン層１２０を蒸着した後、その上に約
１５００Åの第１シリコン窒化膜１３０を蒸着する。次
いで、前記第１シリコン窒化膜１３０上に第１フォトレ
ジストパターン１４０を形成した後、前記第１フォトレ
ジストパターン１４０をマスクとして、前記第１シリコ
ン窒化膜１３０，第１ポリシリコン層１２０及びパッド
酸化膜１１０を乾式エッチングする。
Ｐウェル上に約２４０Åのパッド酸化膜１１０を成長さ
せる。次に、前記パッド酸化膜１１０上に約１０００Å
の第１ポリシリコン層１２０を蒸着した後、その上に約
１５００Åの第１シリコン窒化膜１３０を蒸着する。次
いで、前記第１シリコン窒化膜１３０上に第１フォトレ
ジストパターン１４０を形成した後、前記第１フォトレ
ジストパターン１４０をマスクとして、前記第１シリコ
ン窒化膜１３０，第１ポリシリコン層１２０及びパッド
酸化膜１１０を乾式エッチングする。
【００３５】続いて、前記第１フォトレジストパターン
１４０をマスクとして前記基板１００を一定の深さにエ
ッチングして、第１トレンチ１４２を形成する。次に、
前記第１フォトレジストパターン１４０を取り除いた
後、基板１００の全面に基板１００と同一型のＰ型不純
物のボロン（Ｂ）を、５．０Ｅ１２〜１．０Ｅ１４／cm
2 のドーズ量と約５０ＫｅＶのエネルギの条件で、チャ
ネルストップ用としてイオン注入する。図９Ａ〜図９Ｄ
において、参照番号１５０は基板１００にチャネルスト
ップ用としてイオン注入された不純物層を示す。
１４０をマスクとして前記基板１００を一定の深さにエ
ッチングして、第１トレンチ１４２を形成する。次に、
前記第１フォトレジストパターン１４０を取り除いた
後、基板１００の全面に基板１００と同一型のＰ型不純
物のボロン（Ｂ）を、５．０Ｅ１２〜１．０Ｅ１４／cm
2 のドーズ量と約５０ＫｅＶのエネルギの条件で、チャ
ネルストップ用としてイオン注入する。図９Ａ〜図９Ｄ
において、参照番号１５０は基板１００にチャネルスト
ップ用としてイオン注入された不純物層を示す。
【００３６】図１０Ａ〜図１０Ｄは、基板１００にフィ
ールド絶縁膜１６０を形成して活性領域を限定する工程
を示す。まず、エッチングされたシリコン基板の表面を
より良好な状態にするために、約８００〜１０００℃で
エッチングされたシリコン基板１００を熱処理したり酸
化させる。次いで、トレンチ１４２の形成された基板１
００の全面に約３０００〜１００００Åの厚さに酸化膜
を形成した後、これをエッチパックしてトレンチ１４２
を埋めるフィールド絶縁膜１６０を形成する。前記酸化
膜は化学気相蒸着法（ＣＶＤ）やプラズマインハンスメ
ント（ＰＥＣＶＤ）を用いて形成し、厚さは最大幅を有
する第１トレンチ１４２の幅の半分以上であるべきであ
る。次に、第１シリコン窒化膜１３０，第１ポリシリコ
ン層１２０及びパッド酸化膜１１０を取り除く。ここ
で、後続工程で形成されるゲート酸化膜の質を向上させ
るために、約２００〜５００Åの犠牲酸化膜（図示せ
ず）を成長させて再び取り除く一連の工程をさらに施し
ても良い。次いで、基板１００の活性領域に約３００Å
のゲート酸化膜１７０を成長させた後、前記ゲート酸化
膜１７０上に第２フォトレジストパターン１８０を形成
する。
ールド絶縁膜１６０を形成して活性領域を限定する工程
を示す。まず、エッチングされたシリコン基板の表面を
より良好な状態にするために、約８００〜１０００℃で
エッチングされたシリコン基板１００を熱処理したり酸
化させる。次いで、トレンチ１４２の形成された基板１
００の全面に約３０００〜１００００Åの厚さに酸化膜
を形成した後、これをエッチパックしてトレンチ１４２
を埋めるフィールド絶縁膜１６０を形成する。前記酸化
膜は化学気相蒸着法（ＣＶＤ）やプラズマインハンスメ
ント（ＰＥＣＶＤ）を用いて形成し、厚さは最大幅を有
する第１トレンチ１４２の幅の半分以上であるべきであ
る。次に、第１シリコン窒化膜１３０，第１ポリシリコ
ン層１２０及びパッド酸化膜１１０を取り除く。ここ
で、後続工程で形成されるゲート酸化膜の質を向上させ
るために、約２００〜５００Åの犠牲酸化膜（図示せ
ず）を成長させて再び取り除く一連の工程をさらに施し
ても良い。次いで、基板１００の活性領域に約３００Å
のゲート酸化膜１７０を成長させた後、前記ゲート酸化
膜１７０上に第２フォトレジストパターン１８０を形成
する。
【００３７】次に、前記第２フォトレジストパターン１
８０を用いて選択的にゲート酸化膜１７０を湿式エッチ
ングする。この際、後続工程でストリング選択トランジ
スタ及びグラウンド選択トランジスタの形成される部分
のゲート酸化膜１７０は、エッチングされないまま保た
れる。次に、後続工程により形成されるビットラインと
ビットライン間、又はドレインラインとドレインライン
間の分離特性を強化するために、第１導電型の不純物、
例えばボロンを用いてセルフィールドイオン注入を基板
１００の全面に施しても良い。前記セルフィールドイオ
ン注入は約１００ＫｅＶ〜３００ＫｅＶのエネルギと
１．０Ｅ１３〜１．０Ｅ１４／cm2 のドーズ量で行え
る。
８０を用いて選択的にゲート酸化膜１７０を湿式エッチ
ングする。この際、後続工程でストリング選択トランジ
スタ及びグラウンド選択トランジスタの形成される部分
のゲート酸化膜１７０は、エッチングされないまま保た
れる。次に、後続工程により形成されるビットラインと
ビットライン間、又はドレインラインとドレインライン
間の分離特性を強化するために、第１導電型の不純物、
例えばボロンを用いてセルフィールドイオン注入を基板
１００の全面に施しても良い。前記セルフィールドイオ
ン注入は約１００ＫｅＶ〜３００ＫｅＶのエネルギと
１．０Ｅ１３〜１．０Ｅ１４／cm2 のドーズ量で行え
る。
【００３８】前記セルフィールドイオン注入は、前述し
たようにビットラインとビットライン間及びドレインラ
インとドレインライン間の分離特性を向上させると共
に、メモリセルのチャネルで発生し得るバルクパンチス
ルー特性を改善させ、且つセルの初期スレッショルド電
圧調整用として用いられ得る。前記セルフィールドイオ
ン注入を施した後、セルの初期スレッショルド電圧が調
整できるスレッショルド電圧調節用のイオン注入を選択
的に施しても良い。
たようにビットラインとビットライン間及びドレインラ
インとドレインライン間の分離特性を向上させると共
に、メモリセルのチャネルで発生し得るバルクパンチス
ルー特性を改善させ、且つセルの初期スレッショルド電
圧調整用として用いられ得る。前記セルフィールドイオ
ン注入を施した後、セルの初期スレッショルド電圧が調
整できるスレッショルド電圧調節用のイオン注入を選択
的に施しても良い。
【００３９】図１１Ａ〜図１１Ｄは、トンネル酸化膜１
７５，フローティングゲート用の第２ポリシリコン層２
００及び第２シリコン窒化膜２１０を形成する工程を示
す。まず、前記湿式エッチングマスクとして用いられた
第２フォトレジストパターン１８０を取り除く。次い
で、メモリセルの形成される部位に約１００Åのトンネ
ル酸化膜１７５を成長させた後、約１５００Åのフロー
ティングゲート用の第２ポリシリコン層２００（第１導
電層）と約１０００Åの第２シリコン窒化膜２１０とを
蒸着する。続いて、前記第２シリコン窒化膜２１０上に
第３フォトレジストパターン２２０を形成した後、これ
をマスクとして前記第２シリコン窒化膜２１０と第２ポ
リシリコン層２００とを乾式エッチングする。この際、
フローティングゲート用の第２ポリシリコン層２００の
エッチングプロファイルが若干ネガティブであることが
好ましい。これは後続工程のセルフアラインエッチング
時に、ポリシリコン膜よりなるストリンガーの発生を抑
制するに役立つ。
７５，フローティングゲート用の第２ポリシリコン層２
００及び第２シリコン窒化膜２１０を形成する工程を示
す。まず、前記湿式エッチングマスクとして用いられた
第２フォトレジストパターン１８０を取り除く。次い
で、メモリセルの形成される部位に約１００Åのトンネ
ル酸化膜１７５を成長させた後、約１５００Åのフロー
ティングゲート用の第２ポリシリコン層２００（第１導
電層）と約１０００Åの第２シリコン窒化膜２１０とを
蒸着する。続いて、前記第２シリコン窒化膜２１０上に
第３フォトレジストパターン２２０を形成した後、これ
をマスクとして前記第２シリコン窒化膜２１０と第２ポ
リシリコン層２００とを乾式エッチングする。この際、
フローティングゲート用の第２ポリシリコン層２００の
エッチングプロファイルが若干ネガティブであることが
好ましい。これは後続工程のセルフアラインエッチング
時に、ポリシリコン膜よりなるストリンガーの発生を抑
制するに役立つ。
【００４０】図１２Ａ〜図１２Ｄは、スペーサ２５０を
形成した後、メモリセルのソース及びドレインの形成さ
れる部分のシリコン基板１００をエッチングする工程を
示す。まず、前記第２ポリシリコン層２００及び第２シ
リコン窒化膜２１０のエッチングマスクとして用いられ
た第３フォトレジストパターン２２０を取り除く。次い
で、基板１００の全面に酸化膜を約１０００〜２０００
Åの厚さで蒸着した後、これをエッチングして前記第２
シリコン窒化膜２１０及び第２ポリシリコン層２００の
側壁に０．１〜０．２μｍのスペーサを形成する。次い
で、第２シリコン窒化膜２１０とスペーサ２５０とをマ
スクとしてメモリセルのソース及びドレインの形成され
る部分の基板を、前記第１トレンチ１４２の深さより浅
くトレンチエッチングして、第２トレンチ１４４を形成
する。続いて、前記トレンチエッチングされた基板１０
０の全面に、メモリセルのソース及びドレインを形成す
るために、砒素（Ａｓ）用いて１．０Ｅ１５〜６．０Ｅ
１５／cm2 のドーズ量でイオン注入する。この際、トレ
ンチエッチングされた基板の表面プロファイルにより、
イオン注入の角度を０乃至４５°に調節できる。従っ
て、エッチングされた基板１００の表面辺りにセルのソ
ース及びドレイン用としてイオン注入された不純物層２
６０が形成される。
形成した後、メモリセルのソース及びドレインの形成さ
れる部分のシリコン基板１００をエッチングする工程を
示す。まず、前記第２ポリシリコン層２００及び第２シ
リコン窒化膜２１０のエッチングマスクとして用いられ
た第３フォトレジストパターン２２０を取り除く。次い
で、基板１００の全面に酸化膜を約１０００〜２０００
Åの厚さで蒸着した後、これをエッチングして前記第２
シリコン窒化膜２１０及び第２ポリシリコン層２００の
側壁に０．１〜０．２μｍのスペーサを形成する。次い
で、第２シリコン窒化膜２１０とスペーサ２５０とをマ
スクとしてメモリセルのソース及びドレインの形成され
る部分の基板を、前記第１トレンチ１４２の深さより浅
くトレンチエッチングして、第２トレンチ１４４を形成
する。続いて、前記トレンチエッチングされた基板１０
０の全面に、メモリセルのソース及びドレインを形成す
るために、砒素（Ａｓ）用いて１．０Ｅ１５〜６．０Ｅ
１５／cm2 のドーズ量でイオン注入する。この際、トレ
ンチエッチングされた基板の表面プロファイルにより、
イオン注入の角度を０乃至４５°に調節できる。従っ
て、エッチングされた基板１００の表面辺りにセルのソ
ース及びドレイン用としてイオン注入された不純物層２
６０が形成される。
【００４１】図１３Ａ〜図１３Ｄは、埋没酸化層２７
０，埋没接合層２８０及びフローティングゲート用の第
３ポリシリコン層２９０を形成する工程を示す。具体的
には、基板１００の全面に蒸着方法又は熱酸化方法で１
０００Å未満の厚さの酸化膜（図示せず）を形成する。
次いで、前記酸化膜の形成された基板の全面に約３００
０〜６０００Åの厚さのＢＰＳＧ(boro-phospo-silicat
e glass)膜を蒸着した後、９００〜９５Ｏ℃の高温で熱
処理してＢＰＳＧ膜を平坦化する。次いで、第２ポリシ
リコン層２００が露出されるまで前記ＢＰＳＧ膜を乾式
エッチングして、前記基板のトレンチエッチングされた
領域に約２０００Åの埋没酸化膜２７０（埋没絶縁膜）
を形成する。この際、前記ソース及びドレイン用として
イオン注入された不純物層２６０の活性化により、埋没
酸化膜２７０の下部に埋没接合層２８０が形成される。
０，埋没接合層２８０及びフローティングゲート用の第
３ポリシリコン層２９０を形成する工程を示す。具体的
には、基板１００の全面に蒸着方法又は熱酸化方法で１
０００Å未満の厚さの酸化膜（図示せず）を形成する。
次いで、前記酸化膜の形成された基板の全面に約３００
０〜６０００Åの厚さのＢＰＳＧ(boro-phospo-silicat
e glass)膜を蒸着した後、９００〜９５Ｏ℃の高温で熱
処理してＢＰＳＧ膜を平坦化する。次いで、第２ポリシ
リコン層２００が露出されるまで前記ＢＰＳＧ膜を乾式
エッチングして、前記基板のトレンチエッチングされた
領域に約２０００Åの埋没酸化膜２７０（埋没絶縁膜）
を形成する。この際、前記ソース及びドレイン用として
イオン注入された不純物層２６０の活性化により、埋没
酸化膜２７０の下部に埋没接合層２８０が形成される。
【００４２】次いで、前記基板１００の全面にフローテ
ィングゲート用の第３ポリシリコン層２９０（第２導電
層）を約１０００Åの厚さに蒸着した後、フローティン
グゲートを形成するために第４フォトレジストパターン
３００を形成する。次いで、前記第３ポリシリコン層２
９０を前記第４フォトレジストパターン３００をエッチ
ングマスクとして乾式エッチングする。この際、第２ポ
リシリコン層２００と第３ポリシリコン層２９０とが連
結されてフローティングゲートとなる。
ィングゲート用の第３ポリシリコン層２９０（第２導電
層）を約１０００Åの厚さに蒸着した後、フローティン
グゲートを形成するために第４フォトレジストパターン
３００を形成する。次いで、前記第３ポリシリコン層２
９０を前記第４フォトレジストパターン３００をエッチ
ングマスクとして乾式エッチングする。この際、第２ポ
リシリコン層２００と第３ポリシリコン層２９０とが連
結されてフローティングゲートとなる。
【００４３】図１４Ａ〜図１４Ｄは、絶縁膜３１０，コ
ントロールゲード用の第４ポリシリコン層３２０及び酸
化膜３３０を形成する工程を示す。まず、第３ポリシリ
コン層２９０のエッチングに用いられた第４フォトレジ
ストパターン３００を取り除く。次いで、基板の全面に
約１００Åの厚さの酸化膜、約１００〜２００Åのシリ
コン窒化膜及び約３０〜６０Åの酸化膜を順次形成させ
て、第３ポリシリコン層２９０上にＯＮＯ（酸化膜／窒
化膜／酸化膜）構造の絶縁膜３１０を形成する。次い
で、約３０００Åのコントロールゲート用の第４ポリシ
リコン層３２０を蒸着させ、その上に約３０００Åの酸
化膜３３０を蒸着する。続いて、前記酸化膜３３０上に
第５フォトレジストパターン（図示せず）を形成した
後、これをマスクとして前記酸化膜３３０を乾式エッチ
ングする。そして、前記酸化膜３３０のエッチングマス
クとして用いられた第５フォトレジストパターン（図示
せず）を取り除く。
ントロールゲード用の第４ポリシリコン層３２０及び酸
化膜３３０を形成する工程を示す。まず、第３ポリシリ
コン層２９０のエッチングに用いられた第４フォトレジ
ストパターン３００を取り除く。次いで、基板の全面に
約１００Åの厚さの酸化膜、約１００〜２００Åのシリ
コン窒化膜及び約３０〜６０Åの酸化膜を順次形成させ
て、第３ポリシリコン層２９０上にＯＮＯ（酸化膜／窒
化膜／酸化膜）構造の絶縁膜３１０を形成する。次い
で、約３０００Åのコントロールゲート用の第４ポリシ
リコン層３２０を蒸着させ、その上に約３０００Åの酸
化膜３３０を蒸着する。続いて、前記酸化膜３３０上に
第５フォトレジストパターン（図示せず）を形成した
後、これをマスクとして前記酸化膜３３０を乾式エッチ
ングする。そして、前記酸化膜３３０のエッチングマス
クとして用いられた第５フォトレジストパターン（図示
せず）を取り除く。
【００４４】図１５Ａ〜図１５Ｄは、ストリング選択ラ
イン，グラウンド選択ライン，ワードライン及びコント
ロールゲートを形成する工程を示す。具体的には、前記
エッチングされた酸化膜３３０をエッチングマスクとし
て、コントロールゲート用の第４ポリシリコン層３２
０、絶縁膜３１０、第３ポリシリコン層２９０及び第２
ポリシリコン層２００を連続エッチングする。これによ
り、第４ポリシリコン層３２０よりなるコントロールゲ
ートとワードライン、ＯＮＯよりなる絶縁膜３１０、及
び第２ポリシリコン層２００と第３ポリシリコン層２９
０とより構成されたフローティングゲートにより構成さ
れたメモリセルが完成される。セルアレイを全体的に見
れば、ストリング選択ライン、グラウンド選択ライン、
ワードラインが完成される。
イン，グラウンド選択ライン，ワードライン及びコント
ロールゲートを形成する工程を示す。具体的には、前記
エッチングされた酸化膜３３０をエッチングマスクとし
て、コントロールゲート用の第４ポリシリコン層３２
０、絶縁膜３１０、第３ポリシリコン層２９０及び第２
ポリシリコン層２００を連続エッチングする。これによ
り、第４ポリシリコン層３２０よりなるコントロールゲ
ートとワードライン、ＯＮＯよりなる絶縁膜３１０、及
び第２ポリシリコン層２００と第３ポリシリコン層２９
０とより構成されたフローティングゲートにより構成さ
れたメモリセルが完成される。セルアレイを全体的に見
れば、ストリング選択ライン、グラウンド選択ライン、
ワードラインが完成される。
【００４５】図１６Ａ〜図１６Ｄは、セルチャネルスト
ップ用のイオン注入を施す工程を示す。具体的には、基
板１００の全面にフォトレジスト膜を形成した後にパタ
ニングして第６フォトレジストパターン３４０を形成し
た後、これをマスクとしてセルチャネルストップ用の不
純物でボロンを１．０Ｅ１２〜１．０Ｅ１４／cm2 のド
ーズ量でイオン注入する。これはソースラインとドレイ
ンラインとの間のチャネルとチャネル間の分離特性を向
上させるためである。図１６Ａ〜図１６Ｄにおいて、参
照番号３５０は基板１００にセルチャネルストップ用と
してイオン注入された不純物層を示す。
ップ用のイオン注入を施す工程を示す。具体的には、基
板１００の全面にフォトレジスト膜を形成した後にパタ
ニングして第６フォトレジストパターン３４０を形成し
た後、これをマスクとしてセルチャネルストップ用の不
純物でボロンを１．０Ｅ１２〜１．０Ｅ１４／cm2 のド
ーズ量でイオン注入する。これはソースラインとドレイ
ンラインとの間のチャネルとチャネル間の分離特性を向
上させるためである。図１６Ａ〜図１６Ｄにおいて、参
照番号３５０は基板１００にセルチャネルストップ用と
してイオン注入された不純物層を示す。
【００４６】図１７Ａ〜図１７Ｄは、選択トランジスタ
ソース／ドレイン用イオン注入を施す工程を示す。ま
ず、基板１００上にソース／ドレイン用の第７フォトレ
ジストパターン３６０を形成した後、砒素を１．０Ｅ１
５〜６．０Ｅ１５／cm2 のドーズ量でイオン注入を施し
て不純物層３７０を形成する。これにより、後工程で形
成されるビットラインのコンタクトされる領域と共通ソ
ースが形成される。
ソース／ドレイン用イオン注入を施す工程を示す。ま
ず、基板１００上にソース／ドレイン用の第７フォトレ
ジストパターン３６０を形成した後、砒素を１．０Ｅ１
５〜６．０Ｅ１５／cm2 のドーズ量でイオン注入を施し
て不純物層３７０を形成する。これにより、後工程で形
成されるビットラインのコンタクトされる領域と共通ソ
ースが形成される。
【００４７】図１８Ａ〜図１８Ｄは、ビットライン３９
０を形成する工程を示す。まず、前記イオン注入マスク
として用いられた第７フォトレジストパターン３６０を
取り除いた後、酸化膜とＢＰＳＧ膜を蒸着して層間絶縁
膜３８０を形成する。この際、セルチャネルストップ用
としてイオン注入された不純物層３７６と選択トランジ
スタソース／ドレイン用としてイオン注入された不純物
層３７４とが形成される。次いで、前記層間絶縁膜３８
０をエッチングしてコンタクトホールを形成した後、基
板１００の全面にビットライン３９０を形成して基板に
接続させることによって、本実施の形態のフラッシュメ
モリ装置を完成する。
０を形成する工程を示す。まず、前記イオン注入マスク
として用いられた第７フォトレジストパターン３６０を
取り除いた後、酸化膜とＢＰＳＧ膜を蒸着して層間絶縁
膜３８０を形成する。この際、セルチャネルストップ用
としてイオン注入された不純物層３７６と選択トランジ
スタソース／ドレイン用としてイオン注入された不純物
層３７４とが形成される。次いで、前記層間絶縁膜３８
０をエッチングしてコンタクトホールを形成した後、基
板１００の全面にビットライン３９０を形成して基板に
接続させることによって、本実施の形態のフラッシュメ
モリ装置を完成する。
【００４８】＜第２製造手順例＞図１９Ａ〜図２１Ａ、
図１９Ｂ〜図２１Ｂ、図１９Ｃ〜図２１Ｃ、図１９Ｄ〜
図２１Ｄは、本実施の形態のフラッシュメモリ装置の製
造方法の第２製造手順例を示す断面図である。具体的
に、図１９Ａ〜図２１Ａは図８のａーａ′による断面
図、図１９Ｂ〜図２１Ｂは図８のｂーｂ′による断面
図、図１９Ｃ〜図２１Ｃは図８のｃーｃ′による断面
図、図１９Ｄ〜図２１Ｄは図８のｄーｄ′による断面図
である。そして、前記第１製造手順例と同一の参照番号
は同一の部材を示す。
図１９Ｂ〜図２１Ｂ、図１９Ｃ〜図２１Ｃ、図１９Ｄ〜
図２１Ｄは、本実施の形態のフラッシュメモリ装置の製
造方法の第２製造手順例を示す断面図である。具体的
に、図１９Ａ〜図２１Ａは図８のａーａ′による断面
図、図１９Ｂ〜図２１Ｂは図８のｂーｂ′による断面
図、図１９Ｃ〜図２１Ｃは図８のｃーｃ′による断面
図、図１９Ｄ〜図２１Ｄは図８のｄーｄ′による断面図
である。そして、前記第１製造手順例と同一の参照番号
は同一の部材を示す。
【００４９】本第２製造手順例は、前記第１製造手順例
でセル領域の基板をトレンチエッチングする工程を除い
ては同様である。まず、本第２製造手順例においても、
前記第１製造手順例の図９Ａ〜図１５Ａ、図９Ｂ〜図１
５Ｂ、図９Ｃ〜図１５Ｃ及び図９Ｄ〜図１５Ｄの工程ま
では、同様に行う。図１９Ａ〜図１９Ｄは、選択トラン
ジスタソース／ドレイン用のイオン注入を施す工程を示
す。
でセル領域の基板をトレンチエッチングする工程を除い
ては同様である。まず、本第２製造手順例においても、
前記第１製造手順例の図９Ａ〜図１５Ａ、図９Ｂ〜図１
５Ｂ、図９Ｃ〜図１５Ｃ及び図９Ｄ〜図１５Ｄの工程ま
では、同様に行う。図１９Ａ〜図１９Ｄは、選択トラン
ジスタソース／ドレイン用のイオン注入を施す工程を示
す。
【００５０】まず、基板１００上に選択トランジスタソ
ース／ドレイン用の第８フォトレジストパターン３６５
を形成した後、これをマスクとして砒素を１．０Ｅ１５
〜６．０Ｅ１５／cm2 のドーズ量でイオン注入を施して
不純物層３７０を形成する。これにより、後工程で形成
されるビットラインがコンタクトされる領域と共通ソー
スが形成される。図１９Ａ〜図１９Ｄにおいて、図１９
Ｂ〜図１９Ｄは前記第１製造手順例の図１７Ｂ〜図１７
Ｄと同様である。
ース／ドレイン用の第８フォトレジストパターン３６５
を形成した後、これをマスクとして砒素を１．０Ｅ１５
〜６．０Ｅ１５／cm2 のドーズ量でイオン注入を施して
不純物層３７０を形成する。これにより、後工程で形成
されるビットラインがコンタクトされる領域と共通ソー
スが形成される。図１９Ａ〜図１９Ｄにおいて、図１９
Ｂ〜図１９Ｄは前記第１製造手順例の図１７Ｂ〜図１７
Ｄと同様である。
【００５１】図２０Ａ〜図２０Ｄは、セルチャネルスト
ップ用イオン注入を施す工程を示す。具体的には、前記
第８フォトレジストパターン３６５を取り除く。次い
で、基板の全面にフォトレジスト膜を形成してからパタ
ニングして第９フォトレジストパターン３４５を形成す
る。次いで、前記第９フォトレジストパターン３４５及
び酸化膜３３０をエッチングマスクとして基板をトレン
チエッチングして、チャネル分離する第３トレンチ１４
６を形成する。次に、前記第９フォトレジストパターン
３４５をマスクとして、セルチャネルストップ用不純物
のボロンを１．０Ｅ１２〜１．０Ｅ１４／cm2 のドーズ
量でイオン注入を施す。これはソースラインとドレイン
ラインとの間のチャネルとチャネル間の分離特性を向上
させるためである。図２０Ａにおいて、参照番号３５０
は基板１００にセルチャネルストップ用としてイオン注
入された不純物層を示し、参照番号４１０は選択トラン
ジスタソース／ドレイン用としてイオン注入されて活性
化した不純物層を示す。
ップ用イオン注入を施す工程を示す。具体的には、前記
第８フォトレジストパターン３６５を取り除く。次い
で、基板の全面にフォトレジスト膜を形成してからパタ
ニングして第９フォトレジストパターン３４５を形成す
る。次いで、前記第９フォトレジストパターン３４５及
び酸化膜３３０をエッチングマスクとして基板をトレン
チエッチングして、チャネル分離する第３トレンチ１４
６を形成する。次に、前記第９フォトレジストパターン
３４５をマスクとして、セルチャネルストップ用不純物
のボロンを１．０Ｅ１２〜１．０Ｅ１４／cm2 のドーズ
量でイオン注入を施す。これはソースラインとドレイン
ラインとの間のチャネルとチャネル間の分離特性を向上
させるためである。図２０Ａにおいて、参照番号３５０
は基板１００にセルチャネルストップ用としてイオン注
入された不純物層を示し、参照番号４１０は選択トラン
ジスタソース／ドレイン用としてイオン注入されて活性
化した不純物層を示す。
【００５２】図２１Ａ〜図２１Ｄは、ビットライン３９
０を形成する工程を示す。まず、前記イオン注入マスク
用の第９フォトレジストパターン３４５を取り除いた
後、酸化膜とＢＰＳＧ膜を蒸着して層間絶縁膜３８０を
形成する。次いで、前記層間絶縁膜３８０をエッチング
して、ソース及びドレイン用としてイオン注入された不
純物層４１０の一部を露出するコンタクトホールを形成
した後、不純物層４１０と接続するビットライン３９０
を形成することによって、本実施の形態のフラッシュメ
モリ装置を完成する。図２１Ａ〜図２１Ｄにおいて、参
照番号４２０はセルチャネルストップ用としてイオン注
入されて活性化した不純物層を示し、図２１Ｂ〜図２１
Ｄは前記第１製造手順例の図１８Ｂ〜図１８Ｄと同様で
ある。
０を形成する工程を示す。まず、前記イオン注入マスク
用の第９フォトレジストパターン３４５を取り除いた
後、酸化膜とＢＰＳＧ膜を蒸着して層間絶縁膜３８０を
形成する。次いで、前記層間絶縁膜３８０をエッチング
して、ソース及びドレイン用としてイオン注入された不
純物層４１０の一部を露出するコンタクトホールを形成
した後、不純物層４１０と接続するビットライン３９０
を形成することによって、本実施の形態のフラッシュメ
モリ装置を完成する。図２１Ａ〜図２１Ｄにおいて、参
照番号４２０はセルチャネルストップ用としてイオン注
入されて活性化した不純物層を示し、図２１Ｂ〜図２１
Ｄは前記第１製造手順例の図１８Ｂ〜図１８Ｄと同様で
ある。
【００５３】以下、本実施の形態によるＤｕＳＮＯＲセ
ルを有するフラッシュメモリ装置のセル動作を、図７を
参照して説明する。まず、消去動作を調べてみれば、ま
ずＷＬ４に連結されるメモリセルＭ１４，Ｍ２４，Ｍ３
４，Ｍ４４を消去しようとするなら、選択ワードライン
ＷＬ４に約１８Ｖの高電圧を印加し、選択されないワー
ドラインには０Ｖを印加する。そして、ビットラインＢ
Ｌ１〜ＢＬ４に０Ｖを印加し、ストリング選択ラインＳ
ＳＬに５Ｖを印加して、ビットライン電圧０Ｖがドレイ
ンラインに伝達されて０Ｖとし、ＧＬＳには０Ｖを印加
してグラウンド選択トランジスタＴ２１、Ｔ３４をオフ
させて、ソースラインをフローティングさせる。これに
より、０Ｖのバルクと１５Ｖのワードライン電圧とによ
り電子がバルクからフローティングゲートにＦ−Ｎトン
ネリングされて、セルのスレッショルド電圧を６〜７Ｖ
に上げることによって消去動作が終わる。
ルを有するフラッシュメモリ装置のセル動作を、図７を
参照して説明する。まず、消去動作を調べてみれば、ま
ずＷＬ４に連結されるメモリセルＭ１４，Ｍ２４，Ｍ３
４，Ｍ４４を消去しようとするなら、選択ワードライン
ＷＬ４に約１８Ｖの高電圧を印加し、選択されないワー
ドラインには０Ｖを印加する。そして、ビットラインＢ
Ｌ１〜ＢＬ４に０Ｖを印加し、ストリング選択ラインＳ
ＳＬに５Ｖを印加して、ビットライン電圧０Ｖがドレイ
ンラインに伝達されて０Ｖとし、ＧＬＳには０Ｖを印加
してグラウンド選択トランジスタＴ２１、Ｔ３４をオフ
させて、ソースラインをフローティングさせる。これに
より、０Ｖのバルクと１５Ｖのワードライン電圧とによ
り電子がバルクからフローティングゲートにＦ−Ｎトン
ネリングされて、セルのスレッショルド電圧を６〜７Ｖ
に上げることによって消去動作が終わる。
【００５４】次に、メモリセルＭ２４をプログラムしよ
うとするなら、選択ワードラインＷＬ４に−８Ｖの負電
圧を印加し、選択されないワードラインに０Ｖを印加す
る。そして、選択ビットラインＢＬ２には５Ｖを印加
し、選択されないビットラインＢＬ１，ＢＬ３，ＢＬ４
には０Ｖを印加する。ＳＳＬには、ビットラインの電圧
がストリング選択トランジスタのスレッショルド電圧に
よるドロップ無しにドレインラインに印加されるよう
に、７Ｖ以上を印加し、ソースラインをフローティング
させるためにはＧＬＳに０Ｖを印加する。結果的に、メ
モリセルのドレインラインの５Ｖとワードラインの−８
Ｖの負電圧とにより電子がフローティングゲートからメ
モリセルのドレインにＦ−Ｎトンネリングされて、フロ
ーティングゲートをディスチャージさせることによって
メモリセルのスレッショルド電圧を１〜２Ｖに保つこと
によってプログラム動作が完了する。
うとするなら、選択ワードラインＷＬ４に−８Ｖの負電
圧を印加し、選択されないワードラインに０Ｖを印加す
る。そして、選択ビットラインＢＬ２には５Ｖを印加
し、選択されないビットラインＢＬ１，ＢＬ３，ＢＬ４
には０Ｖを印加する。ＳＳＬには、ビットラインの電圧
がストリング選択トランジスタのスレッショルド電圧に
よるドロップ無しにドレインラインに印加されるよう
に、７Ｖ以上を印加し、ソースラインをフローティング
させるためにはＧＬＳに０Ｖを印加する。結果的に、メ
モリセルのドレインラインの５Ｖとワードラインの−８
Ｖの負電圧とにより電子がフローティングゲートからメ
モリセルのドレインにＦ−Ｎトンネリングされて、フロ
ーティングゲートをディスチャージさせることによって
メモリセルのスレッショルド電圧を１〜２Ｖに保つこと
によってプログラム動作が完了する。
【００５５】次に、消去及びプログラムされたセルの読
取動作は、ビットラインに約１Ｖ、ワードラインに５
Ｖ、共通ソース及びバルクに０Ｖを印加する。そして、
ストリング選択ラインＳＳＬ及びグラウンド選択ライン
ＧＬＳに５Ｖを印加してストリング選択トランジスタと
グラウンド選択トランジスタとをターンオンさせること
によって、ビットラインと共通ソースに流れる電流を感
知することによって行われる。
取動作は、ビットラインに約１Ｖ、ワードラインに５
Ｖ、共通ソース及びバルクに０Ｖを印加する。そして、
ストリング選択ラインＳＳＬ及びグラウンド選択ライン
ＧＬＳに５Ｖを印加してストリング選択トランジスタと
グラウンド選択トランジスタとをターンオンさせること
によって、ビットラインと共通ソースに流れる電流を感
知することによって行われる。
【００５６】本発明は前記実施の形態に限定されること
なく、多様な変形が本発明の技術的な思想内で当分野の
通常の知識を持つ者により可能なことは明白である。
なく、多様な変形が本発明の技術的な思想内で当分野の
通常の知識を持つ者により可能なことは明白である。
【００５７】
【発明の効果】前述したように、本発明によるフラッシ
ュメモリ装置は、トレンチに埋没された酸化膜とセルフ
ィールドイオン注入を通じてビットラインとビットライ
ン間を分離した。さらに、トンネル酸化膜の形成工程に
おいて高エネルギーのフィールドイオン注入を通じてセ
ルのバルクパンチスルーのマージンを増やし、フローテ
ィングゲートを２層のポリシリコン層より構成した。さ
らに、セルフアラインエッチングを通じてストリング選
択トランジスタ、グラウンド選択トランジスタ及びワー
ドラインを形成し、セルチャネルストップ分離を不純物
イオン注入で実現した。
ュメモリ装置は、トレンチに埋没された酸化膜とセルフ
ィールドイオン注入を通じてビットラインとビットライ
ン間を分離した。さらに、トンネル酸化膜の形成工程に
おいて高エネルギーのフィールドイオン注入を通じてセ
ルのバルクパンチスルーのマージンを増やし、フローテ
ィングゲートを２層のポリシリコン層より構成した。さ
らに、セルフアラインエッチングを通じてストリング選
択トランジスタ、グラウンド選択トランジスタ及びワー
ドラインを形成し、セルチャネルストップ分離を不純物
イオン注入で実現した。
【００５８】したがって、本発明のフラッシュメモリ装
置及びその製造方法によれば、安定な動作を保つ上に高
集積化がなし得る。
置及びその製造方法によれば、安定な動作を保つ上に高
集積化がなし得る。
【図１】従来の技術によりＤＩＮＯＲセルを有するフラ
ッシュメモリ装置の概略図である。
ッシュメモリ装置の概略図である。
【図２】従来の技術によりＤＩＮＯＲセルを有するフラ
ッシュメモリ装置の断面図である。
ッシュメモリ装置の断面図である。
【図３】従来の技術によりＡＮＤセルを有するフラッシ
ュメモリ装置の概略図である。
ュメモリ装置の概略図である。
【図４Ａ】前記図３のＡＮＤセルのワードライン方向の
断面図である。
断面図である。
【図４Ｂ】前記図３のＡＮＤセルのビットライン方向の
断面図である。
断面図である。
【図５】従来の技術によりＨｉＣＲセルを有するフラッ
シュメモリ装置の概略図である。
シュメモリ装置の概略図である。
【図６】従来の技術によりＨｉＣＲセルを有するフラッ
シュメモリ装置の断面図である。
シュメモリ装置の断面図である。
【図７】本実施の形態のＤｕＳＮＯＲセルを有するフラ
ッシュメモリ装置の概略図である。
ッシュメモリ装置の概略図である。
【図８】前記図７に示したＤｕＳＮＯＲセルを有するフ
ラッシュメモリ装置のレイアウトを示す図である。
ラッシュメモリ装置のレイアウトを示す図である。
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図９Ｄ】本実施の形態の第１製造手順例によるフラッ
シュメモリ装置の製造方法を示す断面図である。
シュメモリ装置の製造方法を示す断面図である。
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１０Ｄ】本実施の形態の第１製造手順例によるフラ
ッシュメモリ装置の製造方法を示す断面図である。
ッシュメモリ装置の製造方法を示す断面図である。
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１１Ｄ】本実施の形態の第１製造手順例によるフラ
ッシュメモリ装置の製造方法を示す断面図である。
ッシュメモリ装置の製造方法を示す断面図である。
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１２Ｄ】本実施の形態の第１製造手順例によるフラ
ッシュメモリ装置の製造方法を示す断面図である。
ッシュメモリ装置の製造方法を示す断面図である。
【図１３Ａ】
【図１３Ｂ】
【図１３Ｃ】
【図１３Ｄ】本実施の形態の第１製造手順例によるフラ
ッシュメモリ装置の製造方法を示す断面図である。
ッシュメモリ装置の製造方法を示す断面図である。
【図１４Ａ】
【図１４Ｂ】
【図１４Ｃ】
【図１４Ｄ】本実施の形態の第１製造手順例によるフラ
ッシュメモリ装置の製造方法を示す断面図である。
ッシュメモリ装置の製造方法を示す断面図である。
【図１５Ａ】
【図１５Ｂ】
【図１５Ｃ】
【図１５Ｄ】本実施の形態の第１製造手順例によるフラ
ッシュメモリ装置の製造方法を示す断面図である。
ッシュメモリ装置の製造方法を示す断面図である。
【図１６Ａ】
【図１６Ｂ】
【図１６Ｃ】
【図１６Ｄ】本実施の形態の第１製造手順例によるフラ
ッシュメモリ装置の製造方法を示す断面図である。
ッシュメモリ装置の製造方法を示す断面図である。
【図１７Ａ】
【図１７Ｂ】
【図１７Ｃ】
【図１７Ｄ】本実施の形態の第１製造手順例によるフラ
ッシュメモリ装置の製造方法を示す断面図である。
ッシュメモリ装置の製造方法を示す断面図である。
【図１８Ａ】
【図１８Ｂ】
【図１８Ｃ】
【図１８Ｄ】本実施の形態の第１製造手順例によるフラ
ッシュメモリ装置の製造方法を示す断面図である。
ッシュメモリ装置の製造方法を示す断面図である。
【図１９Ａ】
【図１９Ｂ】
【図１９Ｃ】
【図１９Ｄ】本実施の形態の第２製造手順例によるフラ
ッシュメモリ装置の製造方法を示す断面図である。
ッシュメモリ装置の製造方法を示す断面図である。
【図２０Ａ】
【図２０Ｂ】
【図２０Ｃ】
【図２０Ｄ】本実施の形態の第２製造手順例によるフラ
ッシュメモリ装置の製造方法を示す断面図である。
ッシュメモリ装置の製造方法を示す断面図である。
【図２１Ａ】
【図２１Ｂ】
【図２１Ｃ】
【図２１Ｄ】本実施の形態の第２製造手順例によるフラ
ッシュメモリ装置の製造方法を示す断面図である。
ッシュメモリ装置の製造方法を示す断面図である。
Claims (22)
- 【請求項１】 第１導電型の半導体基板と、 活性領域を限定するために前記第１導電型の半導体基板
に形成された第１トレンチに埋没するフィールド絶縁層
と、 前記活性領域に形成されたトンネル絶縁膜と、 前記トンネル絶縁膜上に形成されたフローティングゲー
ト用の第１導電層と、 前記トンネル絶縁膜上に形成され前記第１導電層の側壁
に形成されたスペーサと、 前記スペーサに隣接した半導体基板をエッチングするこ
とによって備えられた第２トレンチに埋没形成された埋
没絶縁層と、 前記埋没絶縁層の下部及び側壁に接触するように形成さ
れ、前記第１導電型と反対の第２導電型の不純物を含め
てソース／ドレイン領域として用いられる埋没接合層
と、 前記第１導電層上に形成され、前記第１導電層に連結さ
れてフローティングゲートとして用いられる第２導電層
と、 前記第２導電層上に形成された絶縁層と、 前記絶縁層上に形成されるコントロールゲート用の第３
導電層とを含むことを特徴とするフラッシュメモリ装
置。 - 【請求項２】 前記絶縁層は、酸化膜／窒化膜／酸化膜
の複合膜より構成されることを特徴とする請求項１に記
載のフラッシュメモリ装置。 - 【請求項３】 前記第１導電層と第２導電層は、ポリシ
リコン膜より構成されることを特徴とする請求項１に記
載のフラッシュメモリ装置。 - 【請求項４】 前記第１導電型はｐ型であり、前記第２
導電型はｎ型であることを特徴とする請求項１に記載の
フラッシュメモリ装置。 - 【請求項５】 前記半導体基板にｎウェルを形成し、該
ｎウェル内にｐウェルをさらに形成することを特徴とす
る請求項１に記載のフラッシュメモリ装置。 - 【請求項６】 前記第１トレンチの深さは、前記第２ト
レンチより深いことを特徴とする請求項１に記載のフラ
ッシュメモリ装置。 - 【請求項７】 第１導電型の半導体基板と、 活性領域を限定するために前記第１導電型の半導体基板
に形成されたトレンチに埋没するフィールド絶縁層と、 前記活性領域上に形成されたトンネル絶縁膜と、 前記トンネル絶縁膜及びフィールド絶縁膜上に順次形成
されたフローティングゲート用の第１導電層及び第２導
電層と、 前記第２導電層上に形成された絶縁層と、 前記絶縁層上に形成されたコントロールゲート用の第３
導電層と、 前記トンネル絶縁膜上に形成された第１導電層間の前記
半導体基板に、第１導電型の不純物より形成されるセル
チャネルストップ用の第１不純物層と、 前記フィールド絶縁層上に形成された第１導電層間の前
記半導体基板に、前記第１導電型と反対の第２導電型と
より形成された選択トランジスタソース／ドレイン用の
第２不純物層とを含むことを特徴とするフラッシュメモ
リ装置。 - 【請求項８】 前記第１導電型はｐ型であり、前記第２
導電型はｎ型であることを特徴とする請求項７に記載の
フラッシュメモリ装置。 - 【請求項９】 前記半導体基板にｎウェルを形成し、前
記ｎウェル内にｐウェルをさらに形成することを特徴と
する請求項７に記載のフラッシュメモリ装置。 - 【請求項１０】 第１導電型の半導体基板と、 活性領域を限定するために前記第１導電型の半導体基板
に形成された第１トレンチに埋没するフィールド絶縁層
と、 前記活性領域上に形成されたトンネル絶縁膜と、 前記トンネル絶縁膜及びフィールド絶縁膜上に順次形成
されたフローティングゲート用の第１導電層及び第２導
電層と、 前記第２導電層上に形成された絶縁層と、 前記絶縁層上に形成されたコントロールゲート用の第３
導電層と、 前記トンネル絶縁膜上に形成された第１導電層間の前記
半導体基板をエッチングして形成される第２トレンチの
下部に、第１導電型の不純物より形成されるセルチャネ
ルストップ用の第１不純物層と、 前記フィールド絶縁層上に形成された第１導電層間の前
記半導体基板に、前記第１導電型と反対の第２導電型と
より形成された選択トランジスタソース／ドレイン用の
第２不純物層とを含むことを特徴とするフラッシュメモ
リ装置。 - 【請求項１１】 前記第１導電型はｐ型であり、前記第
２導電型はｎ型であることを特徴とする請求項１０に記
載のフラッシュメモリ装置。 - 【請求項１２】 前記半導体基板にｎウェルを形成し、
前記ｎウェル内にｐウェルをさらに形成することを特徴
とする請求項１０に記載のフラッシュメモリ装置。 - 【請求項１３】 前記第１トレンチの深さは、前記第２
トレンチより深いことを特徴とする請求項１０に記載の
フラッシュメモリ装置。 - 【請求項１４】 第１導電型の半導体基板に第１絶縁層
を形成する工程と、 前記第１絶縁層及び半導体基板の所定の領域をエッチン
グして第１トレンチを形成する工程と、 前記第１トレンチを埋めるフィールド絶縁膜を形成して
活性領域を限定する工程と、 前記第１絶縁層を取り除く工程と、 前記フィールド絶縁膜及び半導体基板の全面に第２絶縁
膜を形成する工程と、 前記第２絶縁膜をエッチングしてゲート絶縁膜を形成す
る工程と、 前記ゲート絶縁膜の形成された半導体基板の全面に、ト
ンネル絶縁膜，第１導電層及び第３絶縁膜を形成する工
程と、 前記第３絶縁膜及び第１導電層の所定領域をエッチング
する工程と、 前記エッチングされた第３絶縁層及び第１導電層の両側
壁にスペーサを形成する工程と、 前記スペーサをマスクとして前記半導体基板をエッチン
グして第２トレンチを形成する工程と、 前記第２トレンチを有する半導体基板の全面に第２導電
型の不純物をイオン注入する工程と、 前記第２トレンチに埋没する埋没絶縁膜と該埋没絶縁膜
の下部と接触するメモリセルのソース／ドレイン用の埋
没接合層を形成する工程と、 前記第１導電層の形成された半導体基板の全面に第２導
電層を形成する工程と、 前記第２導電層をエッチングして第２導電層及び第１導
電層からなるフローティングゲートを形成する工程と、 前記第２導電層の形成された半導体基板の全面に第４絶
縁層及びコントロールゲート用の第３導電層を形成する
工程とを含むことを特徴とするフラッシュメモリ装置の
製造方法。 - 【請求項１５】 前記第１トレンチを形成する工程の後
に，前記第１トレンチの形成された半導体基板の全面に
チャネルストップ用のイオン注入を施す工程をさらに含
むことを特徴とする請求項１４に記載のフラッシュメモ
リ装置の製造方法。 - 【請求項１６】 前記第３導電層を形成する工程の後
に、 前記第３導電層上に第５絶縁層を形成する工程と、 前記第５絶縁層をパタニングして第５絶縁層パターンを
形成する工程と、 前記第５絶縁層パターンをエッチングマスクとして前記
第３導電層，第４絶縁層，第２導電層及び第１導電層を
エッチングして、複数のワードライン，ストリング選択
ライン及びグラウンド選択ラインを形成する工程と、 前記ワードライン間の前記半導体基板のイオン注入によ
りセルチャネルストップ用の不純物層を形成する工程
と、 前記ワードラインと前記ストリング選択ラインとの間、
及び前記ワードラインとグラウンド選択ラインとの間の
前記半導体基板に、選択トランジスタのソース及びドレ
イン用の不純物層を形成する工程と、 前記選択トランジスタのソース及びドレイン用の不純物
層を露出するコンタクトホールを有する層間絶縁膜を形
成する工程と、 前記コンタクトホールに接続するビットラインを形成す
る工程とをさらに含むことを特徴とする請求項１４に記
載のフラッシュメモリ装置の製造方法。 - 【請求項１７】 前記第３導電層を形成する工程の後
に、 前記第３導電層上に第５絶縁層を形成する工程と、 前記第５絶縁層をパタニングして第５絶縁層パターンを
形成する工程と、 前記第５絶縁層パターンをエッチングマスクとして前記
第３導電層，第４絶縁層，第２導電層及び第１導電層を
エッチングして、複数のワードライン，ストリング選択
ライン及びグラウンド選択ラインを形成する工程と、 前記ワードラインと前記ストリング選択ラインとの間、
及び前記ワードラインとグラウンド選択ラインとの間の
前記半導体基板に、選択トランジスタのソース及びドレ
イン用の不純物層を形成する工程と、 前記ワードライン間の前記半導体基板をエッチングして
第３トレンチを形成する工程と、 前記第３トレンチの下部にイオン注入でセルチャネルス
トップ用の不純物層を形成する工程と、 前記選択トランジスタのソース及びドレイン用の不純物
層を露出するコンタクトホールを有する層間絶縁膜を形
成する工程と、 前記コンタクトホールに接続するビットラインを形成す
る工程をさらに含むことを特徴とする請求項１４に記載
のフラッシュメモリ装置の製造方法。 - 【請求項１８】 前記第１導電層及び第２導電層は、ポ
リシリコン膜より形成することを特徴とする請求項１４
に記載のフラッシュメモリ装置の製造方法。 - 【請求項１９】 前記第１導電型はｐ型であり、前記第
２導電型はｎ型であることを特徴とする請求項１４に記
載のフラッシュメモリ装置の製造方法。 - 【請求項２０】 前記第１トレンチの深さは、前記第２
トレンチより深く形成することを特徴とする請求項１４
に記載のフラッシュメモリ装置の製造方法。 - 【請求項２１】 ２つのメモリセル・ストリングが互い
にメモリセルの共通ソースで連結されたフラッシュメモ
リ装置であって、 半導体基板に埋没形成された埋没絶縁層の下部及び側壁
に接触するように形成された埋没接合層を、前記共通ソ
ースとし、 半導体基板に埋没形成されたフィールド絶縁層により分
離され、半導体基板に埋没形成された埋没絶縁層の下部
及び側壁に接触するように形成された埋没接合層を、各
メモリセル・ストリングの共通ドレインとし、 前記埋没絶縁層及び埋没接合層間にあって、半導体基板
に形成されたトンネル絶縁膜上に形成された導電層をフ
ローティングゲートとし、 前記導電層の側壁に形成されたスペーサの下部で前記埋
没接合層と接触する前記トンネル絶縁膜を、トンネル領
域とすることを特徴とするフラッシュメモリ装置。 - 【請求項２２】 ２つのメモリセル・ストリングが互い
にメモリセルの共通ソースで連結されたフラッシュメモ
リ装置の製造方法であって、 少なくとも、 メモリセルのゲート部にトンネル絶縁膜とフローティン
グゲートとなる導電層を形成する工程と、 前記導電層の両側壁の前記トンネル絶縁膜上にスペーサ
を形成する工程と、 前記導電層及びスペーサを除く部分にトレンチを形成
し、該トレンチにメモリセルのソース／ドレイン用の埋
没接合層を形成する工程とを含むことを特徴とするフラ
ッシュメモリ装置の製造方法。
Applications Claiming Priority (2)
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|---|---|---|---|
| KR1019960016737A KR0183855B1 (ko) | 1996-05-17 | 1996-05-17 | 플래쉬 메모리 장치 및 그 제조방법 |
| KR96-16737 | 1996-05-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09307083A true JPH09307083A (ja) | 1997-11-28 |
| JP3949749B2 JP3949749B2 (ja) | 2007-07-25 |
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|---|---|---|---|
| JP15135096A Expired - Fee Related JP3949749B2 (ja) | 1996-05-17 | 1996-06-12 | フラッシュメモリ装置及びその製造方法 |
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|---|---|
| JP (1) | JP3949749B2 (ja) |
| KR (1) | KR0183855B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100364790B1 (ko) * | 1996-09-09 | 2003-03-15 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자 및 그 제조방법 |
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| KR0183855B1 (ko) | 1999-03-20 |
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