JP2004186270A - 情報記憶素子及びその製造方法並びにメモリアレイ - Google Patents
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Abstract
【課題】浮遊ゲート層の機械的変化によって情報の読み書きを行うことができる情報記憶素子を提供する。
【解決手段】ゲート絶縁膜４内で保持されて周囲に空間でなるスペーサ６を形成した浮遊ゲート層４に、あらかじめ蓄積されている電子（または正孔８）に外部から電圧を加えることで浮遊ゲート層５の機械的状態を変化させ、変化した浮遊ゲート層５の状態をチャネル電流によって読み取ることで情報の記憶を行う。これにより浮遊ゲートに対する電子（または正孔）の出し入れは素子形成後１回のみ行えばよく、その後の読み書きは浮遊ゲート層の機械的動作によってのみ行い電子の出し入れが不要となる。
【選択図】 図１
【解決手段】ゲート絶縁膜４内で保持されて周囲に空間でなるスペーサ６を形成した浮遊ゲート層４に、あらかじめ蓄積されている電子（または正孔８）に外部から電圧を加えることで浮遊ゲート層５の機械的状態を変化させ、変化した浮遊ゲート層５の状態をチャネル電流によって読み取ることで情報の記憶を行う。これにより浮遊ゲートに対する電子（または正孔）の出し入れは素子形成後１回のみ行えばよく、その後の読み書きは浮遊ゲート層の機械的動作によってのみ行い電子の出し入れが不要となる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置のうちフラッシュＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ａｎｄ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄｏｎｌｙ ｍｅｍｏｒｙ）型の不揮発性メモリ素子及びその製造方法に係り、特に浮遊ゲート層の機械的状態変化によって情報の読み書きを行う部分に特徴のある情報記憶素子及びその製造方法並びにメモリアレイに関する。
【０００２】
【従来の技術】
従来、不揮発性記憶素子の一つとしてフラッシュメモリが知られている。このフラッシュメモリにおけるメモリセルは、基板上にトンネル酸化膜を介して浮遊ゲートが形成され、さらにゲート絶縁膜を介して制御ゲートが形成された積層構造となっている。このメモリセルに対する動作制御において、書き込み時は制御ゲートとドレインとの電圧差を利用してドレインから浮遊ゲートに電子（または正孔）を注入する。
一方、消去時は同じく制御ゲートとドレイン間の電圧制御により浮遊ゲート中の電子（または正孔）をドレインに放出する。チャネルをＰ型にし、ソース及びドレインをｎ型にすると、浮遊ゲートに電子がある場合はチャネルがオフ状態となり、浮遊ゲートに電子がない場合はチャネルがオン状態となるため、不揮発性のメモリとして動作する。
【０００３】
従来のフラッシュメモリとして、ＦＬＯＴＯＸ（ｆｌｏａｔｉｎｇ−ｇａｔｅｔｕｎｎｅｌ ｏｘｉｄｅ）型やＭＮＯＳ（ｍｅｔａｌ ｎｉｔｒｉｄｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型などが知られている。
ＦＬＯＴＯＸ型は、半導体基板の表層部分に形成したチャネル部にトンネル酸化膜（第１ゲート絶縁膜）、浮遊ゲート（フローティングゲート）、層間絶縁膜（第２ゲート絶縁膜）及び制御ゲート（コントロールゲート）を順次重ねた構造を持ち、高電圧の印加によって上記浮遊ゲートに電荷を蓄積し、あるいは上記チャネル部に開放して電荷蓄積状態と消去状態を発生させ、この電荷蓄積状態と消去状態を利用して１ビットの情報の書き込み、読み出しを行う。
ＭＮＯＳ型は、酸化膜（二酸化シリコン膜）と窒化膜（ナイトライド膜）からなる２層の絶縁膜の界面トラップに電荷を蓄積する構造になっている。
また、これらの電気的記憶方法に対し、本発明に技術的に最も近い機械的記憶方法を検討した例としては、機械式振り子による不揮発性メモリなどがある（例えば、非特許文献１参照）。
【０００４】
【非特許文献１】
Ｐｈｙｓｉｃａｌ Ｒｅｖｉｅｗ Ｌｅｔｔｅｒｓ，Ｖｏｌ．８７，ｐ．０９６１０６−Ｉ，（２００１）
【０００５】
フラッシュメモリ全体については、各種雑誌等に記載されている（例えば、非特許文献２，非特許文献３参照）。
【０００６】
【非特許文献２】
工業調査会発行「電子材料」１９９３年４月号、ｐ３２
【０００７】
【非特許文献３】
昭和５９年１１月３０日、株式会社オーム社発行、社団法人電子通信学会編の「ＬＳＩハンドブック」ｐ４８５
【０００８】
【発明が解決しようとする課題】
しかしながら、上記のようなフラッシュメモリにおいては、電子や正孔を浮遊ゲートに読み書きを行う際に流れる浮遊ゲートとドレイン間の電流によって電流経路上の材料が劣化してしまい、素子の読み書き回数に限度ができてしまう。すなわち、幾度も読み書きを行っているうちに浮遊ゲートとドレイン間にリーク経路が形成され、これによって浮遊ゲートに蓄積した電子や正孔がドレインに流れ出してしまい記憶素子として動作できなくなるという解決すべき課題がある。
【０００９】
本発明はこのような課題を解決するものであり、浮遊ゲート層の機械的変化によって情報の読み書きを行うことができる情報記憶素子及びその製造方法並びにメモリアレイを提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記課題を解決するために本発明の情報記憶素子は、半導体基板、ソース、ドレイン、ゲート及びゲート絶縁膜を有する半導体デバイスにおいて、ゲート絶縁膜内部にあって保持される浮遊ゲート層と、浮遊ゲート層とゲート絶縁膜の間に中空のスペーサを備えたことを特徴とする構成とした。
請求項２記載の発明は、上記構成に加え、浮遊ゲート層が読み書き動作速度に基づく弾性エネルギーを有していることを特徴とするものである。
請求項３記載の発明は、浮遊ゲート層が弾性的二重安定状態にあることを特徴とする。
また請求項４記載の発明は、浮遊ゲート層が弾性エネルギーに関して異方性を有していることを特徴とする。
【００１１】
請求項５記載の発明は、浮遊ゲート層が注入したキャリアを蓄積する構造を有しており、ゲート電圧印加により浮遊ゲート層が機械的に変位し、この変位を保持することによりチャネルの開閉状態を機械的に記憶することを特徴とする。
請求項６記載の発明は、浮遊ゲート層が酸化シリコン層を主構造とし、その内部に結晶シリコン粒を含んだ構造を持つことを特徴とする。
請求項７記載の発明は、浮遊ゲート層が酸化シリコン層内に多結晶シリコン薄膜層をはさんだ構造を持つことを特徴とする。
請求項８記載の発明は、浮遊ゲート層が酸化シリコン層と窒化シリコン層を重ね合わせた構造を持つことを特徴とする。
【００１２】
請求項９記載の発明は、浮遊ゲート層が膜厚０．１〜１００ｎｍ、長さ０．１〜１μｍ、幅０．１〜１μｍであることを特徴とする。
請求項１０記載の発明は、結晶シリコン粒の平均直径が１〜５０ｎｍであることを特徴とする。
請求項１１記載の発明は、多結晶シリコン薄膜層の上面及び下面の酸化シリコン層の膜厚が異なることを特徴とする。
請求項１２記載の発明は、浮遊ゲート層のキャリアを蓄積する構造が界面の欠陥であることを特徴とする。
【００１３】
このような構成の情報記憶素子では、情報の記憶が浮遊ゲートに対する電子の出し入れではなく、あらかじめ浮遊ゲート層に蓄積されている電子（または正孔）に外部から電圧を加えることで浮遊ゲート層の機械的状態を変化させ、変化した浮遊ゲート層の状態をチャネル電流によって読み取ることで行う。
したがって、この機械的状態変化によれば、浮遊ゲートに対する電子（または正孔）の出し入れは素子形成後１回のみ行えばよく、その後の読み書きは浮遊ゲート層の機械的動作によってのみ行い電子の出し入れが不要なため、従来フラッシュメモリで見られた素子劣化の問題を解消することができる。
【００１４】
また請求項１３の発明の情報記憶素子の製造方法は、半導体基板に、ソース、ドレイン、ゲート及びゲート絶縁膜を形成する工程を有する半導体デバイスの製造方法において、ゲート絶縁膜内部に浮遊ゲート層を形成する工程と、浮遊ゲート層とゲート絶縁膜との間に中空のスペーサを形成する工程とを備えたことを特徴とするものである。
請求項１４記載の発明は、上記構成に加え、浮遊ゲート層を形成する工程が、反応する原料ガス中でシリコン結晶粒を形成し、堆積する酸化シリコン層中にシリコン結晶粒を取り込んだ工程であることを特徴とする。
また請求項１５記載の発明は、浮遊ゲート層を形成する工程が、第１の酸化シリコン層と多結晶シリコン薄膜層と第２の酸化シリコン層とを順次積層した工程であることを特徴とする。
【００１５】
請求項１６記載の発明は、浮遊ゲート層を形成する工程が、２種類の絶縁体を積層する工程であって、絶縁層界面に欠陥を形成したことを特徴とする。
請求項１７記載の発明は、浮遊ゲート層を形成する工程が、酸化シリコン層と窒化シリコン層とを積層する工程であって、界面に欠陥を形成したことを特徴とする。
請求項１８記載の発明は、浮遊ゲート層を形成する工程が、第１の窒化シリコン層と浮遊ゲート層と第２の窒化シリコン層とを順次積層する工程を有し、浮遊ゲート層とゲート絶縁膜の間に中空のスペーサを形成する工程が、積層した第１及び第２の窒化シリコン層の選択エッチングからなることを特徴とする。
請求項１９記載の発明は、浮遊ゲート層の形成が、中空のスペーサにあって熱処理する工程を含むことを特徴とする。
【００１６】
このような構成の情報記憶素子の製造方法では、浮遊ゲートをゲート絶縁膜中に空間を介して製造できるとともに、浮遊ゲートに弾性二重安定状態をもたらして形成することができる。
【００１７】
さらに請求項２０記載の発明のメモリアレイは、半導体基板、ソース、ドレイン、ゲート及びゲート絶縁膜を有する半導体デバイスのメモリアレイにおいて、ゲート絶縁膜内部の空間に保持する浮遊ゲート層がキャリアを蓄積する構造を有しており、キャリアの注入後、ゲート電圧印加により浮遊ゲート層が機械的に変位し、この変位を保持することによりチャネルの開閉状態を機械的に記憶する情報記憶素子を配列したことを特徴とする構成とした。
【００１８】
このような構成のメモリアレイでは、情報の読み書きが浮遊ゲートの機械的動作によりできるので電流に基づく素子の劣化がなく、高速かつ高信頼のメモリになる。
【００１９】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、実質的に同一又は対応する部材には同一符号を用いて図面を参照しつつ詳細に説明する。本実施形態では蓄積キャリアを正孔としているが、これが電子であってもオンとオフ状態を反転して考えれば全く同じことが成り立つ。
また本実施形態では浮遊ゲート層の両端を支持した例について説明するが、一端のみを支持した浮遊ゲート層であっても同じことが成り立つ。
【００２０】
まず、本発明の情報記憶素子の第１の実施形態について説明する。
図１は本発明に係る第１の実施形態の情報記憶素子の断面図である。動作原理を説明する目的で初期化状態図１（ａ）、オフ状態（ｂ）、オン状態（ｃ）に分けて描いてある。
本発明の情報記憶素子は、半導体基板上にソース、ドレイン及びゲートを備え、ゲート絶縁膜中に浮遊ゲートを有しており、この浮遊ゲートがゲート絶縁膜中の空間内で保持されて設けられている。
具体的には、図１（ａ）を参照して、ｐ型シリコン基板１にｎ型のソース２及びドレイン３が形成され、この表面に酸化シリコン（ＳｉＯ２）からなるゲート絶縁膜４及びゲート絶縁膜４の中心部付近に浮遊ゲート層５が形成されている。
【００２１】
この浮遊ゲート層５は、シリコン微粒子（直径１０〜１００ｎｍ）を含んだ酸化シリコンからなり、このシリコン微粒子中に電子や正孔などのキャリアを蓄積しておくことができる。本実施形態ではシリコン微粒子を持つ酸化シリコンを例としたが、後の実施の形態で述べるように、キャリアを蓄積できる別の積層構造でも構わない。
【００２２】
この浮遊ゲート層５の周囲（両端の被支持部を除く）、図では上下に中空（大気や窒素などの気体）でなるスペーサ６が存在し、浮遊ゲート層５とゲート絶縁膜４との間に間隔が空けられている。
浮遊ゲート層のチャネル長方向の長さは、チャネル長（０．１〜１μｍ）に対し少しだけ大きくなるよう形成されている。このようにすることで浮遊ゲート層の弾性エネルギーは上と下どちらかに少し曲がった方が得となる、いわゆる二重安定状態となる。
【００２３】
例えば上に曲がった凸状態の浮遊ゲート層５に下向きの力を加えると、力がある値以上であれば浮遊ゲート層５は下に曲がった凹状態に変化する。下に曲がった凹状態から上に曲がった凸状態への変化もこの逆である。機械的状態変化の元となるチャネル長方向に長い浮遊ゲート層の形成方法は後に述べる。
以上の特徴を持つゲート絶縁膜４の表面には、金属（またはポリシリコン）からなるゲート電極７が形成され素子を構成する。
【００２４】
次に、本発明に係る情報記憶素子の情報の読み書きについて説明する。
図１（ａ）は素子形成後１回だけ行う初期化の様子を示す図である。ソース電圧をＶｓ、ドレイン電圧をＶｄ、ゲート電圧をＶｇとしてＶｓ＝０ＶとしてＶｇとＶｄ間に、Ｖｇ≪Ｖｄ、となる十分大きな電圧（初期化電圧）を印加する。こうすると基板１からゲート絶縁膜４を通したトンネル電流により浮遊ゲート層５に正孔８が蓄積される。
【００２５】
蓄積された正孔は、その後ＶｇとＶｄ間にこの初期化電圧より十分小さな電圧のみ印加している限り蓄積された状態を維持する。
次にオフ状態（図１（ｂ））を実現するためには、上記初期化電圧より小さく、かつ、浮遊ゲート層５の凹状態を凸状態に変えるのに十分なＶｇ−Ｖｄ間電圧（オフ化電圧：Ｖｇ＜Ｖｄ）を印加する。これにより浮遊ゲート層５は凸状態となり、浮遊ゲート層５内に蓄積されている正孔８とチャネルとの平均距離が大きくなり、チャネルが正孔８から受ける静電界は減少する。この電界減少によってｐ型チャネルはオフ状態となる。
【００２６】
一方、オン状態（図１（ｃ））は上記オフ化電圧と逆方向のＶｇ−Ｖｄ間電圧（オン化電圧：Ｖｇ＞Ｖｄ）を印加して浮遊ゲート層５を凹状態とすることで実現する。こうすると浮遊ゲート層５が変位量９だけチャネルに接近し、正孔８からチャネルへの電界が増加してオン状態となり、Ｖｓ−Ｖｄ間電流Ｉｄが流れるのでそれを読み取ることでメモリとして機能する。
【００２７】
次に、本発明に係る情報記憶素子の動作速度について図２を用いて説明する。図２（ａ）の太線は本発明の浮遊ゲート層を一次元的に表した模式図である。浮遊ゲート層の膜厚が十分小さく、また図の奥行き方向（チャネル幅方向）の変化が無視できる場合、このような一次元モデルで扱える。
横軸ｘはチャネル長方向、縦軸ｚは基板垂直方向の高さを示す。チャネル長をＬ０ 、浮遊ゲート層の全長をＬとすると、浮遊ゲート層は図２（ａ）に示すような曲線となる（凸状態の例）。このとき浮遊ゲート層とｘ軸との間隔Δｚは、ＬとＬ０ がほとんど等しい場合、近似的に式（１）と表される。
【００２８】
【数１】
ここで、Ｔは温度、κは浮遊ゲート層の線膨張率で、κ＝（１／Ｌ０ ）・（ｄＬ０ ／ｄＴ）である。後で述べるように温度Ｔには素子作製プロセスの熱処理温度を適用する。
【００２９】
このように凸状態となった浮遊ゲート層の力学的ポテンシャルエネルギーを近似的に描くと図２（ｂ）のようになる。ｚ＝±Δｚで弾性エネルギーが最も低い安定状態が存在し、そこから変位する場合には歪によるエネルギー損が生じるためポテンシャルエネルギーが増大する。実際には、ｚ＝０と±Δｚ近傍では調和振動子型ポテンシャル（図２（ｂ）中、点線で示した）となるが、簡単のため線型（直線）ポテンシャルで近似した。
【００３０】
このポテンシャル高さを求めるために次のように考える。浮遊ゲート層にｚ方向に力Ｆを加えるとΔｚが小さくなる、つまり浮遊ゲート層の長さがΔＬ だけ減少する。このとき式（２ａ）の関係が成り立つ。
【００３１】
【数２】
ここで、αは浮遊ゲート層の単位面積あたりの圧縮率、Ｓは浮遊ゲート層の表面積（チャネル長×チャネル幅）である。
【００３２】
ポテンシャルエネルギーの高さψは、浮遊ゲート層がまっすぐになる（Ｌ＝Ｌ０ ）まで移動した距離Δｚとその間に加えた力Ｆとの積（仕事）と等しい。したがって、式（２ｂ）が成り立つ。
【００３３】
【数３】
【００３４】
力Ｆで浮遊ゲート層を押している間、弾性による力ｆが働く。ｆはポテンシャルψの傾きに相当するため式（３）として表される。
【００３５】
【数４】
【００３６】
この力ｆは、ｚ＝＋Δｚから０の間はＦに対し反発力として働き、ｚ＝０から−Δｚの間は合力として働く。浮遊ゲート層を凸状態から凹状態に変えるには、ゲート電極に電圧Ｖｇ を加えることで浮遊ゲート層内の蓄積電荷Ｑに電界を加える。ゲート電極と浮遊ゲート層との間隔をｄとすると、このときの浮遊ゲート層の運動方程式は式（４ａ）及び（４ｂ）となる。
【００３７】
【数５】
【００３８】
【数６】
ここで、ｍは浮遊ゲート層の総質量である（被支持部分を除く）。この運動方程式を解くと浮遊ゲート層が＋Δｚから−Δｚまで移動するのに要する時間ｔｒｗが式（５）のとおり求められる。
【００３９】
【数７】
【００４０】
浮遊ゲート層の材料として酸化シリコンを考えると、物性パラメータは表１のとおりである。
【００４１】
【表１】
【００４２】
これを用いて実際のデバイスパラメータをチャネル長１μｍと０．１μｍの代表的な２つの場合について計算すると、表２のとおりとなる。
【００４３】
【表２】
【００４４】
動作速度はチャネル長１μｍの場合２．１ＧＨｚ、チャネル長０．１μｍの場合で２１ＧＨｚと、従来の電気的記憶型のフラッシュメモリと比較して十分早い動作速度を得ることができる。このため本発明の機械的フラッシュメモリである情報記憶素子は電子の出入りによる材料劣化の問題を回避しつつ、速い動作速度を実現できる。
【００４５】
図３及び図４は本発明の情報記憶素子における輸送特性の概略図である。図３はゲート電圧Ｖｇによる情報の書き換え過程を示す図である。
最初、浮遊ゲート層は凸状態であり正孔が蓄積されているとする。またデバイスサイズ等のパラメータは表２の構造例１と同じとする。
ゲート電圧Ｖｇをマイナス側からプラス側に加えていくと、浮遊ゲート層に加わる電界が弾性力に打ち勝つ臨界点（約６Ｖ）で浮遊ゲート層が凸から凹状態に変わる。これによりオフ状態であったチャネルがオン状態となり、ドレイン電流Ｉｄが流れる。
次に、Ｖｇをプラスからマイナス側に加えていくと、反転の臨界点（約−６Ｖ）で浮遊ゲート層が凹から凸状態に変わりチャネルがオフとなる。この過程の電流変化は図３のようにヒステリシス曲線となるため、Ｖｇを±２０Ｖ程度で切り替えればメモリとして動作させることができる。
【００４６】
図４はオン・オフそれぞれの状態におけるドレイン電流のドレイン電圧Ｖｄ依存性である。オフ状態ではＶｄを加えていってもチャネルが形成されていないためほとんどＩｄが流れない（リーク電流は１×１０−１５ （Ａ）程度）が、オン状態ではチャネルが完全に開いた状態であるため大きなＩｄが流れる。
したがって、この電流を測定することにより記憶された情報を読み出すことができる。
【００４７】
次に、本発明の浮遊ゲート層の詳細な構造を説明する。機械的状態変化の元となるチャネル長方向に長い浮遊ゲート層は、酸化シリコンなど従来でも使用されてきた材料の熱膨張を利用して自己組織的に形成する。これらの材料の断面図を図５（ａ）〜（ｃ）に示す。
図５（ａ）は本発明の第１の実施の形態に係る浮遊ゲート層である。この第１の実施形態の浮遊ゲート層５では、酸化シリコン５１内に直径約数１０ｎｍ程度のシリコン結晶粒１０が埋め込まれた構造を持つ。このシリコン結晶粒１０は最近の製膜技術の発展により、化学気相反応堆積法（ＣＶＤ法）中の原料ガスの流量及び温度制御により比較的容易に堆積できる。このシリコン結晶粒１０は直径が１ｎｍ〜５０ｎｍ程度が望ましい。
【００４８】
反応原料ガス中で球状のシリコン粒子を形成して、そのまま反応原料ガス中で表面を酸化させてから基板上に堆積させるか、または球状シリコン粒子のままで一旦基板上に堆積し、後の熱処理で表面を酸化することで酸化シリコンに覆われた結晶シリコン粒を得ることで形成される。
浮遊ゲート層は膜厚ｔ０ｘが０．１〜１００ｎｍ、長さＬが０．１〜１μｍ、幅Ｗが０．１〜１μｍであり、この浮遊ゲート層の長さＬ及び幅Ｗはチャネル長Ｌとチャネル幅Ｗに対応している。浮遊ゲート層の大きさは他の実施形態でも同様である。
【００４９】
このような構造をもつと、絶縁体である酸化シリコン中に半導体である結晶シリコンが孤立することになるので、酸化シリコンをトンネル電流により通過した電子（または正孔８）は結晶シリコン中に蓄積される。蓄積された電子（または正孔８）は最初のトンネル電流を発生させた電圧以上の電圧が加わらない限り、半永久的に結晶シリコン中に蓄積されたままとなるので、本発明の浮遊ゲート層として最適な構造である。
【００５０】
図５（ｂ）は本発明の第２の実施形態に係る浮遊ゲート層の断面構造である。この第２の実施形態浮遊ゲート層５では、酸化シリコン５１の間に多結晶シリコン薄膜層１１を挿入した構造をもつ。この多結晶シリコン薄膜層１１の膜厚ｔｓｉは浮遊ゲート層の膜厚によるが、第１の実施形態におけるシリコン結晶粒と同程度の１〜５０ｎｍでよい。図５（ｂ）中、ｄは多結晶シリコン薄膜層１１の上面側の酸化シリコンの膜厚を示し、下面側の酸化シリコン膜厚と差異を持つように形成している。
このとき半導体薄膜の高さ位置を酸化シリコン膜厚の中心からあえてずらすことで弾性エネルギーに異方性を持たせることができる。このようにすることで浮遊ゲート層の弾性エネルギーを変えることができるので、メモリ素子の動作速度（表２参照）を制御することができる。
【００５１】
図５（ｃ）は本発明の第３の実施形態に係る浮遊ゲート層の断面構造である。これは酸化シリコン膜５１と窒化シリコン膜１２の２種類の絶縁体を重ね合わせた構造をもつ。このような構造にすると素子作製の際のプロセスが他の場合と比較して簡易になるため低コスト化できる。この場合二つの絶縁層界面の欠陥１３が電子（または正孔）を蓄積する。なお、この第３の実施形態においても、第２の実施形態と同様に絶縁層界面の位置を上方又は下方にずらすことにより弾性エネルギーに異方性を持たせることができる。
【００５２】
次に本発明の情報記憶素子の製造方法について説明する。図６は本発明の情報記憶素子の製造方法を示す工程概略図である。
まず、図６（ａ）を参照して、ｐ型シリコン基板１上にｎ型不純物をイオン注入または拡散によって導入し、ｎ型のソース２とドレイン３を形成する。その上に酸化シリコン膜４を熱酸化又は高温ＣＶＤ法によりチャネル上部の膜厚が小さくなるようパターニングして形成する。さらにその上に基板温度を低くして、例えば室温程度でプラズマＣＶＤ法により窒化シリコン層１４を堆積する。
次に、図６（ｂ）を参照して、窒化シリコン層１４表面をＣＭＰ（化学的機械的研磨法）によって研磨し酸化シリコン膜４が露出するまで平坦化する。
【００５３】
さらに図６（ｃ）を参照して、研磨した表面にＣＶＤ法により浮遊ゲート層５を堆積する。本発明の第１の実施形態の場合、この浮遊ゲート層５は図５（ａ）に示した構造をもつ。この浮遊ゲート層５の上にプラズマＣＶＤ法により窒化シリコン層１４をチャネル部のみ残すようにパターニングして形成する。さらにその上に高温ＣＶＤ法により酸化シリコン４を堆積する。
次に図６（ｄ）を参照して、チャネル部の周辺のみ残すように酸化シリコン膜４、浮遊ゲート層５をパターニングする。このときチャネル部の周辺のみを残した図６（ｄ）に示す断面（他方の断面も同様）が露出する。
【００５４】
図６（ｅ）を参照して、最後にパターニングした基板を例えばＨＦ（フッ酸）水溶液に浸し、窒化シリコン層１４のみを選択エッチングすることでスペーサ６を浮遊ゲート層５の上下に形成する。このとき窒化シリコン層１４は低温でプラズマＣＶＤ法により形成しているため空乏、水素結合、欠陥を多く含む。したがって、フッ酸によるウエットエッチングでも窒化シリコン層は浮遊ゲート層５の上下に存在する酸化シリコン層より早くエッチングされる。これにより事実上窒化シリコン層のみを選択的に取り除くことができる。
【００５５】
その後、基板全体にアニール炉で３００℃程度の熱処理を施し浮遊ゲート層５を熱膨張させる。酸化シリコンの熱膨張率は正であるためこの熱処理と中空に保たれたスペーサ６の影響で十分体積緩和するまで膨張する。浮遊ゲート層はチャネル長０．１〜１μｍに対し膜厚を数十ｎｍとすると、膜厚方向の膨張は十分小さいため近似的にチャネル長方向に長さが伸びると考えてよい。このとき浮遊ゲート層５を保持するゲート絶縁膜４やそれを保持する基板１の膨張は相対的に十分体積が大きいため浮遊ゲートの膨張に比べると無視できる。このため浮遊ゲート層５には弾性エネルギー的に得な２重安定状態が生じる。
【００５６】
このように構成される本実施形態のメモリセルである情報記憶素子は、たとえば図７に示すようにアレイ状に接続され、それぞれのメモリセルを構成するトランジスタにおいて、行方向に配列されているトランジスタのゲートが共通にそれぞれのワード線ＷＤ１〜ＷＤｎに、列方向に配列されているトランジスタのドレインが共通にそれぞれのデータ線ＤＬ１〜ＤＬｍに、また全てのトランジスタのソースが共通ソース線ＳＬにそれぞれ接続されている。
このようにして本発明の情報記憶素子をアレイ状に配列することによりメモリアレイができる。
【００５７】
本発明の情報記憶素子であるメモリセルを組み込んだマイクロコンピュータのブロック図を図８に示す。システムバスに対し入力部及び出力部で接続されたマイクロコンピュータ内部では主たる演算を担う演算部に接続されたメモリ部が構成されている。本発明のメモリセルをこのメモリ部に組み込むことで高速、高信頼性のマイクロコンピュータを形成することができるようになる。
【００５８】
【発明の効果】
以上の説明から理解されるように、本発明の情報記憶素子によれば、情報の記憶が浮遊ゲートに対する電子の出し入れではなく、あらかじめ浮遊ゲート層に蓄積されている電子（または正孔）に外部から電圧を加えることで浮遊ゲート層の機械的状態を変化させ、変化した浮遊ゲート層の状態をチャネル電流によって読み取ることで行うことができるという効果を有する。
したがって、この機械的状態変化によれば浮遊ゲートに対する電子（または正孔）の出し入れは素子形成後１回のみ行えばよく、その後の読み書きは浮遊ゲート層の機械的動作によってのみ行い電子の出し入れが不要なため従来フラッシュメモリで見られた素子劣化の問題を解消することができる。
【００５９】
さらに本発明の情報記憶素子の製造方法では、浮遊ゲートをゲート絶縁膜中に空間を介して製造することができるとともに、浮遊ゲートに弾性二重安定状態をもたらして形成することができるという効果を有する。
また本発明のメモリアレイでは、情報の読み書きが浮遊ゲートの機械的動作によりできるので電流に基づく素子の劣化がなく、高速かつ高信頼のメモリになるという効果を有する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の情報記憶素子の断面図であり、（ａ）は初期化、（ｂ）はオフ状態、（ｃ）はオン状態を示す。
【図２】本発明の情報記憶素子の動作特性を計算するための説明図である。
【図３】本発明の情報記憶素子のドレイン電流のゲート電圧依存性を示す図である。
【図４】本発明の情報記憶素子のオン・オフ状態におけるドレイン電流のドレイン電圧依存性を示す図である。
【図５】本発明の浮遊ゲート層の断面構造図であり、（ａ）は第１の実施形態の浮遊ゲートの構造図、（ｂ）は第２の実施形態の浮遊ゲートの構造図、（ｃ）は第３の実施形態の浮遊ゲートの構造図である。
【図６】本発明の情報記憶素子の製造方法を示す工程概略図である。
【図７】本発明に係る情報記憶素子を用いたメモリアレイを示す図である。
【図８】本発明のメモリアレイを用いた情報処理装置のブロック図である。
【符号の説明】
１ 基板
２ ソース
３ ドレイン
４ ゲート絶縁膜
５ 浮遊ゲート層
６ スペーサ
７ ゲート電極
８ 正孔
９ 変位量
１０ 結晶シリコン粒
１１ 多結晶シリコン薄膜層
１２，１４ 窒化シリコン層
１３ 欠陥
【発明の属する技術分野】
この発明は、半導体記憶装置のうちフラッシュＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ａｎｄ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄｏｎｌｙ ｍｅｍｏｒｙ）型の不揮発性メモリ素子及びその製造方法に係り、特に浮遊ゲート層の機械的状態変化によって情報の読み書きを行う部分に特徴のある情報記憶素子及びその製造方法並びにメモリアレイに関する。
【０００２】
【従来の技術】
従来、不揮発性記憶素子の一つとしてフラッシュメモリが知られている。このフラッシュメモリにおけるメモリセルは、基板上にトンネル酸化膜を介して浮遊ゲートが形成され、さらにゲート絶縁膜を介して制御ゲートが形成された積層構造となっている。このメモリセルに対する動作制御において、書き込み時は制御ゲートとドレインとの電圧差を利用してドレインから浮遊ゲートに電子（または正孔）を注入する。
一方、消去時は同じく制御ゲートとドレイン間の電圧制御により浮遊ゲート中の電子（または正孔）をドレインに放出する。チャネルをＰ型にし、ソース及びドレインをｎ型にすると、浮遊ゲートに電子がある場合はチャネルがオフ状態となり、浮遊ゲートに電子がない場合はチャネルがオン状態となるため、不揮発性のメモリとして動作する。
【０００３】
従来のフラッシュメモリとして、ＦＬＯＴＯＸ（ｆｌｏａｔｉｎｇ−ｇａｔｅｔｕｎｎｅｌ ｏｘｉｄｅ）型やＭＮＯＳ（ｍｅｔａｌ ｎｉｔｒｉｄｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型などが知られている。
ＦＬＯＴＯＸ型は、半導体基板の表層部分に形成したチャネル部にトンネル酸化膜（第１ゲート絶縁膜）、浮遊ゲート（フローティングゲート）、層間絶縁膜（第２ゲート絶縁膜）及び制御ゲート（コントロールゲート）を順次重ねた構造を持ち、高電圧の印加によって上記浮遊ゲートに電荷を蓄積し、あるいは上記チャネル部に開放して電荷蓄積状態と消去状態を発生させ、この電荷蓄積状態と消去状態を利用して１ビットの情報の書き込み、読み出しを行う。
ＭＮＯＳ型は、酸化膜（二酸化シリコン膜）と窒化膜（ナイトライド膜）からなる２層の絶縁膜の界面トラップに電荷を蓄積する構造になっている。
また、これらの電気的記憶方法に対し、本発明に技術的に最も近い機械的記憶方法を検討した例としては、機械式振り子による不揮発性メモリなどがある（例えば、非特許文献１参照）。
【０００４】
【非特許文献１】
Ｐｈｙｓｉｃａｌ Ｒｅｖｉｅｗ Ｌｅｔｔｅｒｓ，Ｖｏｌ．８７，ｐ．０９６１０６−Ｉ，（２００１）
【０００５】
フラッシュメモリ全体については、各種雑誌等に記載されている（例えば、非特許文献２，非特許文献３参照）。
【０００６】
【非特許文献２】
工業調査会発行「電子材料」１９９３年４月号、ｐ３２
【０００７】
【非特許文献３】
昭和５９年１１月３０日、株式会社オーム社発行、社団法人電子通信学会編の「ＬＳＩハンドブック」ｐ４８５
【０００８】
【発明が解決しようとする課題】
しかしながら、上記のようなフラッシュメモリにおいては、電子や正孔を浮遊ゲートに読み書きを行う際に流れる浮遊ゲートとドレイン間の電流によって電流経路上の材料が劣化してしまい、素子の読み書き回数に限度ができてしまう。すなわち、幾度も読み書きを行っているうちに浮遊ゲートとドレイン間にリーク経路が形成され、これによって浮遊ゲートに蓄積した電子や正孔がドレインに流れ出してしまい記憶素子として動作できなくなるという解決すべき課題がある。
【０００９】
本発明はこのような課題を解決するものであり、浮遊ゲート層の機械的変化によって情報の読み書きを行うことができる情報記憶素子及びその製造方法並びにメモリアレイを提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記課題を解決するために本発明の情報記憶素子は、半導体基板、ソース、ドレイン、ゲート及びゲート絶縁膜を有する半導体デバイスにおいて、ゲート絶縁膜内部にあって保持される浮遊ゲート層と、浮遊ゲート層とゲート絶縁膜の間に中空のスペーサを備えたことを特徴とする構成とした。
請求項２記載の発明は、上記構成に加え、浮遊ゲート層が読み書き動作速度に基づく弾性エネルギーを有していることを特徴とするものである。
請求項３記載の発明は、浮遊ゲート層が弾性的二重安定状態にあることを特徴とする。
また請求項４記載の発明は、浮遊ゲート層が弾性エネルギーに関して異方性を有していることを特徴とする。
【００１１】
請求項５記載の発明は、浮遊ゲート層が注入したキャリアを蓄積する構造を有しており、ゲート電圧印加により浮遊ゲート層が機械的に変位し、この変位を保持することによりチャネルの開閉状態を機械的に記憶することを特徴とする。
請求項６記載の発明は、浮遊ゲート層が酸化シリコン層を主構造とし、その内部に結晶シリコン粒を含んだ構造を持つことを特徴とする。
請求項７記載の発明は、浮遊ゲート層が酸化シリコン層内に多結晶シリコン薄膜層をはさんだ構造を持つことを特徴とする。
請求項８記載の発明は、浮遊ゲート層が酸化シリコン層と窒化シリコン層を重ね合わせた構造を持つことを特徴とする。
【００１２】
請求項９記載の発明は、浮遊ゲート層が膜厚０．１〜１００ｎｍ、長さ０．１〜１μｍ、幅０．１〜１μｍであることを特徴とする。
請求項１０記載の発明は、結晶シリコン粒の平均直径が１〜５０ｎｍであることを特徴とする。
請求項１１記載の発明は、多結晶シリコン薄膜層の上面及び下面の酸化シリコン層の膜厚が異なることを特徴とする。
請求項１２記載の発明は、浮遊ゲート層のキャリアを蓄積する構造が界面の欠陥であることを特徴とする。
【００１３】
このような構成の情報記憶素子では、情報の記憶が浮遊ゲートに対する電子の出し入れではなく、あらかじめ浮遊ゲート層に蓄積されている電子（または正孔）に外部から電圧を加えることで浮遊ゲート層の機械的状態を変化させ、変化した浮遊ゲート層の状態をチャネル電流によって読み取ることで行う。
したがって、この機械的状態変化によれば、浮遊ゲートに対する電子（または正孔）の出し入れは素子形成後１回のみ行えばよく、その後の読み書きは浮遊ゲート層の機械的動作によってのみ行い電子の出し入れが不要なため、従来フラッシュメモリで見られた素子劣化の問題を解消することができる。
【００１４】
また請求項１３の発明の情報記憶素子の製造方法は、半導体基板に、ソース、ドレイン、ゲート及びゲート絶縁膜を形成する工程を有する半導体デバイスの製造方法において、ゲート絶縁膜内部に浮遊ゲート層を形成する工程と、浮遊ゲート層とゲート絶縁膜との間に中空のスペーサを形成する工程とを備えたことを特徴とするものである。
請求項１４記載の発明は、上記構成に加え、浮遊ゲート層を形成する工程が、反応する原料ガス中でシリコン結晶粒を形成し、堆積する酸化シリコン層中にシリコン結晶粒を取り込んだ工程であることを特徴とする。
また請求項１５記載の発明は、浮遊ゲート層を形成する工程が、第１の酸化シリコン層と多結晶シリコン薄膜層と第２の酸化シリコン層とを順次積層した工程であることを特徴とする。
【００１５】
請求項１６記載の発明は、浮遊ゲート層を形成する工程が、２種類の絶縁体を積層する工程であって、絶縁層界面に欠陥を形成したことを特徴とする。
請求項１７記載の発明は、浮遊ゲート層を形成する工程が、酸化シリコン層と窒化シリコン層とを積層する工程であって、界面に欠陥を形成したことを特徴とする。
請求項１８記載の発明は、浮遊ゲート層を形成する工程が、第１の窒化シリコン層と浮遊ゲート層と第２の窒化シリコン層とを順次積層する工程を有し、浮遊ゲート層とゲート絶縁膜の間に中空のスペーサを形成する工程が、積層した第１及び第２の窒化シリコン層の選択エッチングからなることを特徴とする。
請求項１９記載の発明は、浮遊ゲート層の形成が、中空のスペーサにあって熱処理する工程を含むことを特徴とする。
【００１６】
このような構成の情報記憶素子の製造方法では、浮遊ゲートをゲート絶縁膜中に空間を介して製造できるとともに、浮遊ゲートに弾性二重安定状態をもたらして形成することができる。
【００１７】
さらに請求項２０記載の発明のメモリアレイは、半導体基板、ソース、ドレイン、ゲート及びゲート絶縁膜を有する半導体デバイスのメモリアレイにおいて、ゲート絶縁膜内部の空間に保持する浮遊ゲート層がキャリアを蓄積する構造を有しており、キャリアの注入後、ゲート電圧印加により浮遊ゲート層が機械的に変位し、この変位を保持することによりチャネルの開閉状態を機械的に記憶する情報記憶素子を配列したことを特徴とする構成とした。
【００１８】
このような構成のメモリアレイでは、情報の読み書きが浮遊ゲートの機械的動作によりできるので電流に基づく素子の劣化がなく、高速かつ高信頼のメモリになる。
【００１９】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、実質的に同一又は対応する部材には同一符号を用いて図面を参照しつつ詳細に説明する。本実施形態では蓄積キャリアを正孔としているが、これが電子であってもオンとオフ状態を反転して考えれば全く同じことが成り立つ。
また本実施形態では浮遊ゲート層の両端を支持した例について説明するが、一端のみを支持した浮遊ゲート層であっても同じことが成り立つ。
【００２０】
まず、本発明の情報記憶素子の第１の実施形態について説明する。
図１は本発明に係る第１の実施形態の情報記憶素子の断面図である。動作原理を説明する目的で初期化状態図１（ａ）、オフ状態（ｂ）、オン状態（ｃ）に分けて描いてある。
本発明の情報記憶素子は、半導体基板上にソース、ドレイン及びゲートを備え、ゲート絶縁膜中に浮遊ゲートを有しており、この浮遊ゲートがゲート絶縁膜中の空間内で保持されて設けられている。
具体的には、図１（ａ）を参照して、ｐ型シリコン基板１にｎ型のソース２及びドレイン３が形成され、この表面に酸化シリコン（ＳｉＯ２）からなるゲート絶縁膜４及びゲート絶縁膜４の中心部付近に浮遊ゲート層５が形成されている。
【００２１】
この浮遊ゲート層５は、シリコン微粒子（直径１０〜１００ｎｍ）を含んだ酸化シリコンからなり、このシリコン微粒子中に電子や正孔などのキャリアを蓄積しておくことができる。本実施形態ではシリコン微粒子を持つ酸化シリコンを例としたが、後の実施の形態で述べるように、キャリアを蓄積できる別の積層構造でも構わない。
【００２２】
この浮遊ゲート層５の周囲（両端の被支持部を除く）、図では上下に中空（大気や窒素などの気体）でなるスペーサ６が存在し、浮遊ゲート層５とゲート絶縁膜４との間に間隔が空けられている。
浮遊ゲート層のチャネル長方向の長さは、チャネル長（０．１〜１μｍ）に対し少しだけ大きくなるよう形成されている。このようにすることで浮遊ゲート層の弾性エネルギーは上と下どちらかに少し曲がった方が得となる、いわゆる二重安定状態となる。
【００２３】
例えば上に曲がった凸状態の浮遊ゲート層５に下向きの力を加えると、力がある値以上であれば浮遊ゲート層５は下に曲がった凹状態に変化する。下に曲がった凹状態から上に曲がった凸状態への変化もこの逆である。機械的状態変化の元となるチャネル長方向に長い浮遊ゲート層の形成方法は後に述べる。
以上の特徴を持つゲート絶縁膜４の表面には、金属（またはポリシリコン）からなるゲート電極７が形成され素子を構成する。
【００２４】
次に、本発明に係る情報記憶素子の情報の読み書きについて説明する。
図１（ａ）は素子形成後１回だけ行う初期化の様子を示す図である。ソース電圧をＶｓ、ドレイン電圧をＶｄ、ゲート電圧をＶｇとしてＶｓ＝０ＶとしてＶｇとＶｄ間に、Ｖｇ≪Ｖｄ、となる十分大きな電圧（初期化電圧）を印加する。こうすると基板１からゲート絶縁膜４を通したトンネル電流により浮遊ゲート層５に正孔８が蓄積される。
【００２５】
蓄積された正孔は、その後ＶｇとＶｄ間にこの初期化電圧より十分小さな電圧のみ印加している限り蓄積された状態を維持する。
次にオフ状態（図１（ｂ））を実現するためには、上記初期化電圧より小さく、かつ、浮遊ゲート層５の凹状態を凸状態に変えるのに十分なＶｇ−Ｖｄ間電圧（オフ化電圧：Ｖｇ＜Ｖｄ）を印加する。これにより浮遊ゲート層５は凸状態となり、浮遊ゲート層５内に蓄積されている正孔８とチャネルとの平均距離が大きくなり、チャネルが正孔８から受ける静電界は減少する。この電界減少によってｐ型チャネルはオフ状態となる。
【００２６】
一方、オン状態（図１（ｃ））は上記オフ化電圧と逆方向のＶｇ−Ｖｄ間電圧（オン化電圧：Ｖｇ＞Ｖｄ）を印加して浮遊ゲート層５を凹状態とすることで実現する。こうすると浮遊ゲート層５が変位量９だけチャネルに接近し、正孔８からチャネルへの電界が増加してオン状態となり、Ｖｓ−Ｖｄ間電流Ｉｄが流れるのでそれを読み取ることでメモリとして機能する。
【００２７】
次に、本発明に係る情報記憶素子の動作速度について図２を用いて説明する。図２（ａ）の太線は本発明の浮遊ゲート層を一次元的に表した模式図である。浮遊ゲート層の膜厚が十分小さく、また図の奥行き方向（チャネル幅方向）の変化が無視できる場合、このような一次元モデルで扱える。
横軸ｘはチャネル長方向、縦軸ｚは基板垂直方向の高さを示す。チャネル長をＬ０ 、浮遊ゲート層の全長をＬとすると、浮遊ゲート層は図２（ａ）に示すような曲線となる（凸状態の例）。このとき浮遊ゲート層とｘ軸との間隔Δｚは、ＬとＬ０ がほとんど等しい場合、近似的に式（１）と表される。
【００２８】
【数１】
【００２９】
このように凸状態となった浮遊ゲート層の力学的ポテンシャルエネルギーを近似的に描くと図２（ｂ）のようになる。ｚ＝±Δｚで弾性エネルギーが最も低い安定状態が存在し、そこから変位する場合には歪によるエネルギー損が生じるためポテンシャルエネルギーが増大する。実際には、ｚ＝０と±Δｚ近傍では調和振動子型ポテンシャル（図２（ｂ）中、点線で示した）となるが、簡単のため線型（直線）ポテンシャルで近似した。
【００３０】
このポテンシャル高さを求めるために次のように考える。浮遊ゲート層にｚ方向に力Ｆを加えるとΔｚが小さくなる、つまり浮遊ゲート層の長さがΔＬ だけ減少する。このとき式（２ａ）の関係が成り立つ。
【００３１】
【数２】
【００３２】
ポテンシャルエネルギーの高さψは、浮遊ゲート層がまっすぐになる（Ｌ＝Ｌ０ ）まで移動した距離Δｚとその間に加えた力Ｆとの積（仕事）と等しい。したがって、式（２ｂ）が成り立つ。
【００３３】
【数３】
力Ｆで浮遊ゲート層を押している間、弾性による力ｆが働く。ｆはポテンシャルψの傾きに相当するため式（３）として表される。
【００３５】
【数４】
この力ｆは、ｚ＝＋Δｚから０の間はＦに対し反発力として働き、ｚ＝０から−Δｚの間は合力として働く。浮遊ゲート層を凸状態から凹状態に変えるには、ゲート電極に電圧Ｖｇ を加えることで浮遊ゲート層内の蓄積電荷Ｑに電界を加える。ゲート電極と浮遊ゲート層との間隔をｄとすると、このときの浮遊ゲート層の運動方程式は式（４ａ）及び（４ｂ）となる。
【００３７】
【数５】
【数６】
【００３９】
【数７】
浮遊ゲート層の材料として酸化シリコンを考えると、物性パラメータは表１のとおりである。
【００４１】
【表１】
これを用いて実際のデバイスパラメータをチャネル長１μｍと０．１μｍの代表的な２つの場合について計算すると、表２のとおりとなる。
【００４３】
【表２】
動作速度はチャネル長１μｍの場合２．１ＧＨｚ、チャネル長０．１μｍの場合で２１ＧＨｚと、従来の電気的記憶型のフラッシュメモリと比較して十分早い動作速度を得ることができる。このため本発明の機械的フラッシュメモリである情報記憶素子は電子の出入りによる材料劣化の問題を回避しつつ、速い動作速度を実現できる。
【００４５】
図３及び図４は本発明の情報記憶素子における輸送特性の概略図である。図３はゲート電圧Ｖｇによる情報の書き換え過程を示す図である。
最初、浮遊ゲート層は凸状態であり正孔が蓄積されているとする。またデバイスサイズ等のパラメータは表２の構造例１と同じとする。
ゲート電圧Ｖｇをマイナス側からプラス側に加えていくと、浮遊ゲート層に加わる電界が弾性力に打ち勝つ臨界点（約６Ｖ）で浮遊ゲート層が凸から凹状態に変わる。これによりオフ状態であったチャネルがオン状態となり、ドレイン電流Ｉｄが流れる。
次に、Ｖｇをプラスからマイナス側に加えていくと、反転の臨界点（約−６Ｖ）で浮遊ゲート層が凹から凸状態に変わりチャネルがオフとなる。この過程の電流変化は図３のようにヒステリシス曲線となるため、Ｖｇを±２０Ｖ程度で切り替えればメモリとして動作させることができる。
【００４６】
図４はオン・オフそれぞれの状態におけるドレイン電流のドレイン電圧Ｖｄ依存性である。オフ状態ではＶｄを加えていってもチャネルが形成されていないためほとんどＩｄが流れない（リーク電流は１×１０−１５ （Ａ）程度）が、オン状態ではチャネルが完全に開いた状態であるため大きなＩｄが流れる。
したがって、この電流を測定することにより記憶された情報を読み出すことができる。
【００４７】
次に、本発明の浮遊ゲート層の詳細な構造を説明する。機械的状態変化の元となるチャネル長方向に長い浮遊ゲート層は、酸化シリコンなど従来でも使用されてきた材料の熱膨張を利用して自己組織的に形成する。これらの材料の断面図を図５（ａ）〜（ｃ）に示す。
図５（ａ）は本発明の第１の実施の形態に係る浮遊ゲート層である。この第１の実施形態の浮遊ゲート層５では、酸化シリコン５１内に直径約数１０ｎｍ程度のシリコン結晶粒１０が埋め込まれた構造を持つ。このシリコン結晶粒１０は最近の製膜技術の発展により、化学気相反応堆積法（ＣＶＤ法）中の原料ガスの流量及び温度制御により比較的容易に堆積できる。このシリコン結晶粒１０は直径が１ｎｍ〜５０ｎｍ程度が望ましい。
【００４８】
反応原料ガス中で球状のシリコン粒子を形成して、そのまま反応原料ガス中で表面を酸化させてから基板上に堆積させるか、または球状シリコン粒子のままで一旦基板上に堆積し、後の熱処理で表面を酸化することで酸化シリコンに覆われた結晶シリコン粒を得ることで形成される。
浮遊ゲート層は膜厚ｔ０ｘが０．１〜１００ｎｍ、長さＬが０．１〜１μｍ、幅Ｗが０．１〜１μｍであり、この浮遊ゲート層の長さＬ及び幅Ｗはチャネル長Ｌとチャネル幅Ｗに対応している。浮遊ゲート層の大きさは他の実施形態でも同様である。
【００４９】
このような構造をもつと、絶縁体である酸化シリコン中に半導体である結晶シリコンが孤立することになるので、酸化シリコンをトンネル電流により通過した電子（または正孔８）は結晶シリコン中に蓄積される。蓄積された電子（または正孔８）は最初のトンネル電流を発生させた電圧以上の電圧が加わらない限り、半永久的に結晶シリコン中に蓄積されたままとなるので、本発明の浮遊ゲート層として最適な構造である。
【００５０】
図５（ｂ）は本発明の第２の実施形態に係る浮遊ゲート層の断面構造である。この第２の実施形態浮遊ゲート層５では、酸化シリコン５１の間に多結晶シリコン薄膜層１１を挿入した構造をもつ。この多結晶シリコン薄膜層１１の膜厚ｔｓｉは浮遊ゲート層の膜厚によるが、第１の実施形態におけるシリコン結晶粒と同程度の１〜５０ｎｍでよい。図５（ｂ）中、ｄは多結晶シリコン薄膜層１１の上面側の酸化シリコンの膜厚を示し、下面側の酸化シリコン膜厚と差異を持つように形成している。
このとき半導体薄膜の高さ位置を酸化シリコン膜厚の中心からあえてずらすことで弾性エネルギーに異方性を持たせることができる。このようにすることで浮遊ゲート層の弾性エネルギーを変えることができるので、メモリ素子の動作速度（表２参照）を制御することができる。
【００５１】
図５（ｃ）は本発明の第３の実施形態に係る浮遊ゲート層の断面構造である。これは酸化シリコン膜５１と窒化シリコン膜１２の２種類の絶縁体を重ね合わせた構造をもつ。このような構造にすると素子作製の際のプロセスが他の場合と比較して簡易になるため低コスト化できる。この場合二つの絶縁層界面の欠陥１３が電子（または正孔）を蓄積する。なお、この第３の実施形態においても、第２の実施形態と同様に絶縁層界面の位置を上方又は下方にずらすことにより弾性エネルギーに異方性を持たせることができる。
【００５２】
次に本発明の情報記憶素子の製造方法について説明する。図６は本発明の情報記憶素子の製造方法を示す工程概略図である。
まず、図６（ａ）を参照して、ｐ型シリコン基板１上にｎ型不純物をイオン注入または拡散によって導入し、ｎ型のソース２とドレイン３を形成する。その上に酸化シリコン膜４を熱酸化又は高温ＣＶＤ法によりチャネル上部の膜厚が小さくなるようパターニングして形成する。さらにその上に基板温度を低くして、例えば室温程度でプラズマＣＶＤ法により窒化シリコン層１４を堆積する。
次に、図６（ｂ）を参照して、窒化シリコン層１４表面をＣＭＰ（化学的機械的研磨法）によって研磨し酸化シリコン膜４が露出するまで平坦化する。
【００５３】
さらに図６（ｃ）を参照して、研磨した表面にＣＶＤ法により浮遊ゲート層５を堆積する。本発明の第１の実施形態の場合、この浮遊ゲート層５は図５（ａ）に示した構造をもつ。この浮遊ゲート層５の上にプラズマＣＶＤ法により窒化シリコン層１４をチャネル部のみ残すようにパターニングして形成する。さらにその上に高温ＣＶＤ法により酸化シリコン４を堆積する。
次に図６（ｄ）を参照して、チャネル部の周辺のみ残すように酸化シリコン膜４、浮遊ゲート層５をパターニングする。このときチャネル部の周辺のみを残した図６（ｄ）に示す断面（他方の断面も同様）が露出する。
【００５４】
図６（ｅ）を参照して、最後にパターニングした基板を例えばＨＦ（フッ酸）水溶液に浸し、窒化シリコン層１４のみを選択エッチングすることでスペーサ６を浮遊ゲート層５の上下に形成する。このとき窒化シリコン層１４は低温でプラズマＣＶＤ法により形成しているため空乏、水素結合、欠陥を多く含む。したがって、フッ酸によるウエットエッチングでも窒化シリコン層は浮遊ゲート層５の上下に存在する酸化シリコン層より早くエッチングされる。これにより事実上窒化シリコン層のみを選択的に取り除くことができる。
【００５５】
その後、基板全体にアニール炉で３００℃程度の熱処理を施し浮遊ゲート層５を熱膨張させる。酸化シリコンの熱膨張率は正であるためこの熱処理と中空に保たれたスペーサ６の影響で十分体積緩和するまで膨張する。浮遊ゲート層はチャネル長０．１〜１μｍに対し膜厚を数十ｎｍとすると、膜厚方向の膨張は十分小さいため近似的にチャネル長方向に長さが伸びると考えてよい。このとき浮遊ゲート層５を保持するゲート絶縁膜４やそれを保持する基板１の膨張は相対的に十分体積が大きいため浮遊ゲートの膨張に比べると無視できる。このため浮遊ゲート層５には弾性エネルギー的に得な２重安定状態が生じる。
【００５６】
このように構成される本実施形態のメモリセルである情報記憶素子は、たとえば図７に示すようにアレイ状に接続され、それぞれのメモリセルを構成するトランジスタにおいて、行方向に配列されているトランジスタのゲートが共通にそれぞれのワード線ＷＤ１〜ＷＤｎに、列方向に配列されているトランジスタのドレインが共通にそれぞれのデータ線ＤＬ１〜ＤＬｍに、また全てのトランジスタのソースが共通ソース線ＳＬにそれぞれ接続されている。
このようにして本発明の情報記憶素子をアレイ状に配列することによりメモリアレイができる。
【００５７】
本発明の情報記憶素子であるメモリセルを組み込んだマイクロコンピュータのブロック図を図８に示す。システムバスに対し入力部及び出力部で接続されたマイクロコンピュータ内部では主たる演算を担う演算部に接続されたメモリ部が構成されている。本発明のメモリセルをこのメモリ部に組み込むことで高速、高信頼性のマイクロコンピュータを形成することができるようになる。
【００５８】
【発明の効果】
以上の説明から理解されるように、本発明の情報記憶素子によれば、情報の記憶が浮遊ゲートに対する電子の出し入れではなく、あらかじめ浮遊ゲート層に蓄積されている電子（または正孔）に外部から電圧を加えることで浮遊ゲート層の機械的状態を変化させ、変化した浮遊ゲート層の状態をチャネル電流によって読み取ることで行うことができるという効果を有する。
したがって、この機械的状態変化によれば浮遊ゲートに対する電子（または正孔）の出し入れは素子形成後１回のみ行えばよく、その後の読み書きは浮遊ゲート層の機械的動作によってのみ行い電子の出し入れが不要なため従来フラッシュメモリで見られた素子劣化の問題を解消することができる。
【００５９】
さらに本発明の情報記憶素子の製造方法では、浮遊ゲートをゲート絶縁膜中に空間を介して製造することができるとともに、浮遊ゲートに弾性二重安定状態をもたらして形成することができるという効果を有する。
また本発明のメモリアレイでは、情報の読み書きが浮遊ゲートの機械的動作によりできるので電流に基づく素子の劣化がなく、高速かつ高信頼のメモリになるという効果を有する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の情報記憶素子の断面図であり、（ａ）は初期化、（ｂ）はオフ状態、（ｃ）はオン状態を示す。
【図２】本発明の情報記憶素子の動作特性を計算するための説明図である。
【図３】本発明の情報記憶素子のドレイン電流のゲート電圧依存性を示す図である。
【図４】本発明の情報記憶素子のオン・オフ状態におけるドレイン電流のドレイン電圧依存性を示す図である。
【図５】本発明の浮遊ゲート層の断面構造図であり、（ａ）は第１の実施形態の浮遊ゲートの構造図、（ｂ）は第２の実施形態の浮遊ゲートの構造図、（ｃ）は第３の実施形態の浮遊ゲートの構造図である。
【図６】本発明の情報記憶素子の製造方法を示す工程概略図である。
【図７】本発明に係る情報記憶素子を用いたメモリアレイを示す図である。
【図８】本発明のメモリアレイを用いた情報処理装置のブロック図である。
【符号の説明】
１ 基板
２ ソース
３ ドレイン
４ ゲート絶縁膜
５ 浮遊ゲート層
６ スペーサ
７ ゲート電極
８ 正孔
９ 変位量
１０ 結晶シリコン粒
１１ 多結晶シリコン薄膜層
１２，１４ 窒化シリコン層
１３ 欠陥
Claims (20)
- 半導体基板、ソース、ドレイン、ゲート及びゲート絶縁膜を有する半導体デバイスにおいて、上記ゲート絶縁膜内部にあって保持される浮遊ゲート層と、この浮遊ゲート層と上記ゲート絶縁膜の間に中空のスペーサを備えたことを特徴とする情報記憶素子。
- 前記浮遊ゲート層が読み書き動作速度に基づく弾性エネルギーを有していることを特徴とする、請求項１に記載の情報記憶素子。
- 前記浮遊ゲート層が弾性的二重安定状態にあることを特徴とする、請求項１又は２に記載の情報記憶素子。
- 前記浮遊ゲート層が弾性エネルギーに関して異方性を有していることを特徴とする、請求項１〜３の何れかに記載の情報記憶素子。
- 前記浮遊ゲート層が注入したキャリアを蓄積する構造を有しており、ゲート電圧印加により上記浮遊ゲート層が機械的に変位し、この変位を保持することによりチャネルの開閉状態を機械的に記憶することを特徴とする、請求項１〜４の何れかに記載の情報記憶素子。
- 前記浮遊ゲート層が酸化シリコン層を主構造とし、その内部に結晶シリコン粒を含んだ構造を持つことを特徴とする、請求項１〜５の何れかに記載の情報記憶素子。
- 前記浮遊ゲート層が酸化シリコン層内に多結晶シリコン薄膜層をはさんだ構造を持つことを特徴とする、請求項１〜５の何れかに記載の情報記憶素子。
- 前記浮遊ゲート層が酸化シリコン層と窒化シリコン層を重ね合わせた構造を持つことを特徴とする、請求項１〜５の何れかに記載の情報記憶素子。
- 前記浮遊ゲート層が膜厚０．１〜１００ｎｍ、長さ０．１〜１μｍ、幅０．１〜１μｍであることを特徴とする、請求項１〜８の何れかに記載の情報記憶素子。
- 前記結晶シリコン粒の平均直径が１〜５０ｎｍであることを特徴とする、請求項６に記載の情報記憶素子。
- 前記多結晶シリコン薄膜層の上面及び下面の酸化シリコン層の膜厚が異なることを特徴とする、請求項７記載の情報記憶素子。
- 前記浮遊ゲート層のキャリアを蓄積する構造が界面の欠陥であることを特徴とする、請求項８記載の情報記憶素子。
- 半導体基板に、ソース、ドレイン、ゲート及びゲート絶縁膜を形成する工程を有する半導体デバイスの製造方法において、上記ゲート絶縁膜内部に浮遊ゲート層を形成する工程と、この浮遊ゲート層と上記ゲート絶縁膜との間に中空のスペーサを形成する工程とを備えたことを特徴とする情報記憶素子の製造方法。
- 前記浮遊ゲート層を形成する工程が、反応する原料ガス中でシリコン結晶粒を形成し、堆積する酸化シリコン層中に当該シリコン結晶粒を取り込んだ工程であることを特徴とする、請求項１３に記載の情報記憶素子の製造方法。
- 前記浮遊ゲート層を形成する工程が、第１の酸化シリコン層と多結晶シリコン薄膜層と第２の酸化シリコン層とを順次積層した工程であることを特徴とする、請求項１３に記載の情報記憶素子の製造方法。
- 前記浮遊ゲート層を形成する工程が、２種類の絶縁体を積層する工程であって、絶縁層界面に欠陥を形成したことを特徴とする、請求項１３に記載の情報記憶素子の製造方法。
- 前記浮遊ゲート層を形成する工程が、酸化シリコン層と窒化シリコン層とを積層する工程であって、界面に欠陥を形成したことを特徴とする、請求項１３に記載の情報記憶素子の製造方法。
- 前記浮遊ゲート層を形成する工程が、第１の窒化シリコン層と浮遊ゲート層と第２の窒化シリコン層とを順次積層する工程を有し、前記浮遊ゲート層と前記ゲート絶縁膜の間に中空のスペーサを形成する工程が、上記積層した第１及び第２の窒化シリコン層の選択エッチングからなることを特徴とする、請求項１３に記載の情報記憶素子の製造方法。
- 前記浮遊ゲート層の形成が、前記中空のスペーサにあって熱処理する工程を含むことを特徴とする、請求項１３〜１８の何れかに記載の情報記憶素子の製造方法。
- 半導体基板、ソース、ドレイン、ゲート及びゲート絶縁膜を有する半導体デバイスのメモリアレイにおいて、上記ゲート絶縁膜内部の空間に保持する浮遊ゲート層がキャリアを蓄積する構造を有しており、キャリアの注入後、上記ゲート電圧印加により上記浮遊ゲート層が機械的に変位し、この変位を保持することによりチャネルの開閉状態を機械的に記憶する情報記憶素子を配列したことを特徴とするメモリアレイ。
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