CN105742289A - 闪存结构 - Google Patents
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- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
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Abstract
本发明提供了一种闪存结构，包括：圆柱体N型硅结构、分别包裹在所述圆柱体N型硅结构的两端的P型源端区域和P型漏端区域、以及包裹在所述圆柱体N型硅结构中间区域的圆柱栅叠层结构；其中，所述圆柱栅叠层结构从内至外依次包括隧穿氧化层、硅纳米晶层、ONO层和控制栅层。
Description
技术领域
本发明涉及半导体制造领域，更具体地说，本发明涉及一种闪存结构。
背景技术
对于NOR闪存记忆单元，最重要的限制其尺寸继续缩减的是栅长的缩短。这主要是由于沟道热电子(CHE)注入编译方式要求漏端有一定的电压，而这个电压对源漏端的穿透有很大的影响，对于短沟道器件沟道热电子(CHE)方式不适用。另外一个问题是与NAND和AND数据存储器件相比，这限制了NOR闪存的编译率。根据文献“G.Servalli,etal.,IEDMTech.Dig.,35_1,2005”预测，传统闪存结构的栅长缩小的物理极限是130nm。
ShuoJiShukuri等人发表的文章“A60nmNorFlashMemoryCellTechnologyUtilizingBackBiasAssistedBand-to-BandTunnelingInducedHot-ElectronInjection(B4-Flash)”阐释了使用氮化硅作为电荷存储层的B4闪存的器件尺寸缩小的原理。
S.Tiwari在1996年发表的文章“Asiliconnanocrystalsbasedmemory”首次提出了硅纳米晶作为电荷存储层的闪存器件结构，这种器件结构使用直接隧穿并且把纳米晶作为电荷存储介质。这种结构的擦除或编程时间短，并且操作电压很低，在2.5V的情况下，擦除或编程的几百个纳秒的时间内其阈值电压就可以有0.2-0.4V的变化。这种结构的耐久度也很好，在109的编程擦除周期后仍然有良好的阈值电压窗口特性。这种结构表现出高的电荷存储密度以及低功耗的操作。
硅纳米晶作为电荷存储介质，相比于原有的多晶硅为材料的存储介质，拥有更好的电荷存储能力，硅纳米晶材料中的电荷更不容易产生泄漏。原有的多晶硅因为是连为一体的导体，故氧化层的单独缺陷很容易会导致整个电荷存储层中大多数电荷的泄漏。而硅纳米晶由于其材料为分散的极小的晶体，电荷不容易从其中一个晶体跑到另外一个晶体上，氧化层的缺陷不会导致所有硅纳米晶中的电子发生泄漏。
根据文献“FloatingGateB4-FlashMemoryTechnologyUtilizingNovelProgrammingScheme-HighlyScalable,EfficientandTemperatureIndependentProgramming”以及“60nmNorFlashMemoryCellTechnologyUtilizingBackBiasAssisted”，B4闪存的擦除编程耐久度为104，这远小于使用硅纳米晶的闪存，后者可以达到106甚至109量级。
J.Fu发表的文章“TrapLayerEngineeredGate-All-AroundVerticallyStackedTwinSi-NanowireNonvolatileMemory”提出了陷阱层工程的SONOS纳米线闪存，其主体是纳米线闪存，而其电荷存储层是氮化硅层以及在氮化硅层上生长出的硅纳米晶。这种新型闪存结构既可以取得纳米线晶体管的尺寸缩小的优势，又可以取得硅纳米晶作为电荷存储层带来的闪存可靠性的提升，数据保存能力上的提升以及拥有优越的擦写耐久度特性，以及更快的擦写速度，更宽的阈值电压窗口。
现有的技术上B4闪存都是平面器件，没有栅包围(Gate-All-Around)的硅纳米线结构的闪存器件结构形式。目前世界上正在进行研发的浮栅平面B4闪存的关键尺寸是58nm。如果采用硅纳米线的结构，B4闪存的栅长将会进一步缩短到20nm左右。
发明内容
本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够很好地抵御短沟道效应并缩短栅长的闪存结构。
为了实现上述技术目的，根据本发明，提供了一种闪存结构，包括：圆柱体N型硅结构、分别包裹在所述圆柱体N型硅结构的两端的P型源端区域和P型漏端区域、以及包裹在所述圆柱体N型硅结构中间区域的圆柱栅叠层结构；其中，所述圆柱栅叠层结构从内至外依次包括隧穿氧化层、硅纳米晶层、ONO层和控制栅层。
优选地，P型源端区域的一个端面与圆柱栅叠层结构的一个端面接触，而且P型漏端区域的一个端面与圆柱栅叠层结构的另一个端面接触。
优选地，圆柱体N型硅结构的与P型源端区域和P型漏端区域对应的部分的掺杂浓度大于圆柱体N型硅结构的与圆柱栅叠层结构对应的部分的掺杂浓度。
优选地，隧穿氧化层使用的材料是SiO2，厚度为8nm。
优选地，硅纳米晶层的厚度为90nm。
优选地，ONO层中包括分别为3nm、9nm、6.5nm厚的SiO2层、氮化物层、SiO2层。
优选地，控制栅层使用的材料为多晶硅，厚度为175nm。
优选地，在硅纳米晶层中，纳米晶之间由二氧化硅分子隔开的；而且，每个纳米晶之间间隔为5nm。
优选地，所述闪存结构是NOR闪存结构。
优选地，圆柱体N型硅结构采用磷掺杂；P型源端区域和P型漏端区域采用硼掺杂。
本发明改进现有以氮化硅为电荷存储层的B4闪存(B4-Flash)的结构，使用氮化硅及硅纳米晶作为电荷存储层的B4闪存，使B4闪存器件获得更好的电荷存储能力，更好的擦除编程耐久度，可以带来器件的低操作电压和低功耗，同时带来器件的更快的擦写速度和更大的阈值电压窗口。同时本发明的闪存结构将采用目前最先进的晶体管结构，也就是栅包围的硅纳米线结构，能够很好地抵御短沟道效应，并且缩短B4闪存的栅长到20nm。
附图说明
结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：
图1示意性地示出了根据本发明优选实施例的闪存结构的立体外观视图。
图2示意性地示出了根据本发明优选实施例的闪存结构的侧视图。
需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。
具体实施方式
为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。
图1示意性地示出了根据本发明优选实施例的闪存结构的立体外观视图，而且图2示意性地示出了根据本发明优选实施例的闪存结构的侧视图。具体地，图1和图2所示的所述闪存结构是NOR闪存结构。
具体地，如图1和图2所示，根据本发明优选实施例的闪存结构包括：圆柱体N型硅结构10、分别包裹在所述圆柱体N型硅结构10的两端的P型源端区域20和P型漏端区域30、以及包裹在所述圆柱体N型硅结构10中间区域的圆柱栅叠层结构40。
图2示意性地示出了根据本发明优选实施例的闪存结构的侧视图(从P型源端区域20一侧观察的侧视图)。如图2所示，圆柱栅叠层结构40从内至外依次包括隧穿氧化层41、硅纳米晶层42、ONO(氧化物-氮化物-氧化物)层43和控制栅层44。
其中，优选地，P型源端区域20的一个端面与圆柱栅叠层结构40的一个端面接触，而且P型漏端区域30的一个端面与圆柱栅叠层结构40的另一个端面接触。
优选地，圆柱体N型硅结构10采用磷掺杂。P型源端区域20和P型漏端区域30采用硼掺杂。
其中，例如，圆柱体N型硅结构10的与P型源端区域20和P型漏端区域对应的部分的掺杂浓度大于圆柱体N型硅结构10的与圆柱栅叠层结构40对应的部分的掺杂浓度。这样，掺杂浓度更大的两端部分可以与体硅的中间N型区域连通，作为衬底用接触连接到外部并加上衬底电压。
例如，隧穿氧化层41使用的材料是SiO2，厚度为8nm。硅纳米晶层42的厚度为90nm。ONO层中包括分别为3nm、9nm、6.5nm厚的SiO2层、氮化物层、SiO2层。控制栅层44使用的材料为多晶硅，厚度为175nm。
优选地，在硅纳米晶层42中，纳米晶之间由二氧化硅分子隔开的；而且例如，每个纳米晶之间间隔为5nm。
可以看出，在本发明中，圆柱形N型硅结构的两端的中间是重掺杂N型(N+)区域，其衬底的接触线将从该部分引出。其两端的外侧是重掺杂的P型区域作为源端和漏端。该圆柱结构器件的主体部分的中间包裹一层结构，这层结构按从内往外的顺序分别是隧穿氧化层、硅纳米晶、ONO层、控制栅。这层结构是中空的圆柱结构，包裹在主体部分之上。其中器件的N型区域用磷掺杂，器件的P型区域用硼掺杂。
在闪存的读出操作时，控制栅加一定的电压，该电压耦合到硅纳米晶并感应出器件的沟道，在源漏端和衬底加上一定电压时有电流通过器件。
使用氮化硅以及纳米晶的复合层作为电荷存储层，利用了硅与氮化硅之间导带的能带差，能够更好的抓住入射的电子，这样就能够存储更多的电子。另外硅纳米晶的密度大，能够存储更多的电荷，使阈值电压窗口更大，更利于后续的MLC(Multi-LevelCell，多层存储单元)技术的开发。
硅纳米晶作为电荷存储介质，相比于原有的多晶硅为材料的存储介质，拥有更好的电荷存储能力，硅纳米晶材料中的电荷更不容易产生泄漏。原有的多晶硅因为是连为一体的导体，故氧化层的单独缺陷很容易会导致整个电荷存储层中大多数电荷的泄漏。而硅纳米晶由于其材料为分散的极小的晶体，电荷不容易从其中一个晶体跑到另外一个晶体上，氧化层的缺陷不会导致所有硅纳米晶中的电子发生泄漏。故本发明的硅纳米晶的B4闪存的可靠性讲比原来的B4闪存要好，其擦写耐久度将大大提高。
硅纳米晶的直径为5nm，相互之间的距离为5nm。硅纳米晶之间用二氧化硅隔开，这是为了保证纳米晶之间没有电荷的互相泄漏。
库伦阻挡效应(Coulombblockadeeffect，一种量子效应)，可以在本发明的硅纳米晶中起作用，在低的操作电压下由已经隧穿进入硅纳米晶的电子产生的自建电压阻挡其它电子继续进入硅纳米晶中，导致本发明的硅纳米晶B4闪存只需要很小的操作电压，这样又能够让B4闪存的沟道尺寸继续缩短。并且擦写时的低操作电压能够带来低功耗。使用硅纳米晶之后，器件的操作电压降低，导致编程时源漏的耗尽区宽度减小，使器件的栅长能够更进一步缩小。
本发明的硅纳米晶B4闪存的编程擦除使用的方式与原B4闪存一样，编程时采用BTBT(BandtoBandTunneling，带带隧穿)热电子注入的方式，即漏端加电压Vd＝0V，源端加Vs＝1.8V，衬底电压Vb＝8～9V，栅加电压Vg＝7V。擦除时使用FN隧穿(FowlerNordheimTunneling)，漏端加电压Vd＝8V，源端加电压Vs＝8V，衬底电压Vb＝8V，栅加电压Vg＝-10V。读取时漏端加电压Vd＝0V，源端加电压Vs＝1.8V，衬底加电压Vb＝1.8V，栅加电压Vg＝-2V。
本发明的闪存结构至少具有以下技术效果：1)增加B4闪存的擦除编程耐久度。2)增加B4闪存的数据保持时间。3)可以缩短B4闪存的沟道长度。4)可以降低B4闪存的操作电压和功耗。4)增加B4闪存的擦写速度。5)增大B4闪存的阈值电压窗口。6)改进B4闪存的亚阈值摆幅等。
此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (10)
1.一种闪存结构，其特征在于包括：圆柱体N型硅结构、分别包裹在所述圆柱体N型硅结构的两端的P型源端区域和P型漏端区域、以及包裹在所述圆柱体N型硅结构中间区域的圆柱栅叠层结构；其中，所述圆柱栅叠层结构从内至外依次包括隧穿氧化层、硅纳米晶层、ONO层和控制栅层。
2.根据权利要求1所述的闪存结构，其特征在于，P型源端区域的一个端面与圆柱栅叠层结构的一个端面接触，而且P型漏端区域的一个端面与圆柱栅叠层结构的另一个端面接触。
3.根据权利要求1或2所述的闪存结构，其特征在于，圆柱体N型硅结构的与P型源端区域和P型漏端区域对应的部分的掺杂浓度大于圆柱体N型硅结构的与圆柱栅叠层结构对应的部分的掺杂浓度。
4.根据权利要求1或2所述的闪存结构，其特征在于，隧穿氧化层使用的材料是SiO2，厚度为8nm。
5.根据权利要求1或2所述的闪存结构，其特征在于，硅纳米晶层的厚度为90nm。
6.根据权利要求1或2所述的闪存结构，其特征在于，ONO层中包括分别为3nm、9nm、6.5nm厚的SiO2层、氮化物层、SiO2层。
7.根据权利要求1或2所述的闪存结构，其特征在于，控制栅层使用的材料为多晶硅，厚度为175nm。
8.根据权利要求1或2所述的闪存结构，其特征在于，在硅纳米晶层中，纳米晶之间由二氧化硅分子隔开的；而且，每个纳米晶之间间隔为5nm。
9.根据权利要求1或2所述的闪存结构，其特征在于，所述闪存结构是NOR闪存结构。
10.根据权利要求1或2所述的闪存结构，其特征在于，圆柱体N型硅结构采用磷掺杂；P型源端区域和P型漏端区域采用硼掺杂。
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