CN1967795A - 纳米晶硅量子点存储设备 - Google Patents

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Abstract

已经提供一种纳米晶硅量子点子存储设备和相关的制造方法。该方法包括：形成覆盖在硅基片有源层上的栅(隧道)氧化物层；形成覆盖在栅氧化物层上的纳米晶硅存储薄膜；包括多晶硅(poly－Si)/二氧化硅层；形成覆盖在纳米晶硅存储薄膜上的控制氧化硅层；形成覆盖在控制氧化物层上的栅电极；并且，形成硅有源层中的源/漏区域。一方面，通过用化学气相沉积(CVD)过程沉积一层非晶硅(a－Si)而形成纳米晶硅存储薄膜，并且热氧化非晶硅层的一部分。通常，重复非晶硅沉积和氧化过程，形成多个多晶硅/二氧化硅层叠(即，2到5个多晶硅/二氧化硅层叠)。

Description

纳米晶硅量子点存储设备
技术领域
本发明一般涉及集成电路制造，更准确地说，涉及使用纳米晶量子点存储薄膜的闪存设备。
背景技术
闪存是非易失性的，这意味着它不需要电源来维持它的存储状态。闪存提供相对快速的读访问时间，并且它比硬盘更耐冲撞。一般的闪存系统只允许一次删除或写入一个位置。因此，当系统体系结构允许多个读和单个写同时发生时能够获得更高的总体速度。
闪存有两种形式，NOR或NAND闪存，指的是各个单元中使用的逻辑门。这种类型的存储器的一个主要问题是由于用来存储数据的电荷存储机制周围的绝缘或隧道氧化物层的耗损在多次删除操作后单元会“损坏”。一般的NOR闪存装置在10,000-100,000次删除/写入操作后损坏，一般的NAND闪存在1,000,000次后损坏。
闪存实际上是在栅极和源/漏极之间加入附加导体的NMOS晶体管。这个变化被称为浮栅雪崩注入型金属氧化物半导体(FAMOS，Floating-Gate AValanche-Injection Metal OxideSemiconductor)晶体管。
闪存将信息存储在称为“单元”的浮动栅晶体管的阵列中，每个浮动栅晶体管(单元)一般存储一个比特的信息。在浮动栅MOSFET内部，主要的部件是控制栅、浮动栅以及薄氧化物层。当给浮动栅MOSFET电荷时，电荷被通过称为Fowler-Nordheim隧道的过程捕获到绝缘薄氧化层中。更新型的有时称作多级单元设备的闪存设备通过改变放在单元的浮动栅上的电子的数量可在每个单元中存储不止一个比特。
在NOR闪存中，每个单元看上去与普通MOSFET相似，不同之处在于它有两个栅极而不是一个。一个栅极是和普通MOS晶体管中一样的控制栅(CG)，但第二个是周围全部由氧化物层绝缘的浮动栅(FG)。FG在CG和基片之间。因为FG被它的绝缘氧化物层绝缘，放置在其中的任何电子都被捕获并且充当了信息存储。当电子在FG中时，它们更改(部分抵消)了来自CG的电场，从而改变了单元的阈电压(Vt)。因而，当通过在CG上加上特定电压而“读”取单元时，根据单元的Vt(由FG上电子数量控制)会有电流流动或没有电流流动。电流的存在或不存在被检测到并被转换成“1”和“0”，再现了所存储的数据。在每个单元存储多于一个比特信息的多级单元设备中，为了判断FG上存储的电子的数量会检测电流大小而不是简单地检测电流的存在与否。
通过启动从源极到漏极的电子对NOR闪存单元编程(设置为指定的数据值)。然后，施加在CG上的大电压提供了足够强的电场以“将它们吸收”到FG中，称为热电子注入的过程。为了擦除(重置为全1，准备再次编程)NOR闪存单元，在CG和源极之间设置大电压差分，这通过量子隧道将电子拉开。一次必须擦除一块中的所有存储单元。但是，通常一次可以在一个字节或一个字上进行NOR编程。NAND闪存使用隧道注入进行写入，使用隧道释放进行擦除。
如上所述，与闪存相关的基本问题是损耗因素。这个问题通常是因为绝缘氧化物的不均匀性。如果存在薄点，使得该点上的泄漏电流密度大于相邻区域，浮动栅中所存储的所有电荷都可能泄漏。这个问题随着氧化物厚度的变薄而恶化。因而，难以减小闪存的大小或提高其密度。
发明内容
如果用纳米粒子代替闪存的浮动栅，绝缘氧化物层中的薄点只影响一个相邻纳米微粒，并且对其它存储微粒没有影响。因此，能够减小隧道(栅)氧化物和极间(控制)氧化物的厚度而不会牺牲存储保持时间。本发明提供了多层化学气相沉积(CVD)多晶-硅(poly-Si)和热氧化过程用于制造解决了绝缘氧化物薄弱问题的纳米-硅量子点闪存。
可以用多层CVD多晶硅和热氧化过程制造嵌入在二氧化硅中的纳米晶硅量子点。通过控制多晶硅厚度和后-氧化过程，可以改变纳米-硅粒子的大小。可以用X-光和荧光(PL)测量来测定纳米晶硅量子点特性。已经将纳米晶硅量子点集成到了闪存设备中，并且这些闪存设备表现出了优异的存储处理功能。存储窗口约5-12V，“导通”电流和“断开”电流的比例约4-6个数量级。数据还显示能够降低操作电压并提高存储维持时间而不会增加隧道氧化物厚度。
因此，提供了一种方法用于制造纳米晶硅量子点存储设备。该方法包括：形成覆盖在硅基片有源层上的栅(隧道)氧化物层；形成覆盖在栅氧化物层上的纳米晶硅存储薄膜，包括多晶硅/二氧化硅层叠；形成覆盖在纳米晶硅存储薄膜上的控制氧化硅层；形成覆盖在控制氧化物层上的栅电极；并且，形成硅有源层中的源/漏区域。
一方面，通过用化学气相沉积(CVD)过程沉积一层非晶硅(a-Si)而形成纳米晶硅存储薄膜，并且热氧化非晶硅层的一部分。通常，重复非晶硅沉积和氧化过程，形成多个多晶硅/二氧化硅层叠(即，2到5个多晶硅/二氧化硅层叠)。
另一方面，每个非晶硅层的厚度在2到10纳米(nm)，并且其约有10~80％被热氧化。所形成的硅纳米晶的直径通常在1到30纳米。
下面提供上述方法以及纳米晶硅量子点存储设备的更多细节。
附图说明
图1是一种纳米晶硅(Si)量子点存储设备的部分剖面图。
图2是图1的存储设备的部分剖面图，包括了更多的细节。
图3绘出了后-退火之后所沉积的多晶硅薄膜的x-光图案。
图4绘出了热氧化之后纳米晶多晶硅的形成。
图5绘出了多晶硅的氧化厚度和氧化时间之间的关系。
图6绘出了在形成了3-5层/叠多晶硅/SiO2超晶格之后不同沉积时间的纳米硅粒子结构的x-光图案。
图7A到图7F是部分剖面图，示出了纳米晶硅量子点存储设备的完成步骤。
图8绘出了一般纳米硅量子点闪存设备的漏极电流(ID)与栅极电压的函数关系。
图9绘出了对隧道氧化物厚度为5nm、纳米硅粒子大小为2nm的10*10μm的设备进行不同的编程时漏极电流(ID)和漏极电压(VD)的关系。
图10绘出了隧道氧化物厚度为5nm、纳米硅粒子大小为3nm、设备大小为10*10μm的纳米硅量子点闪存设备的漏极电流(ID)与栅极电压的函数关系。
图11绘出了对隧道氧化物厚度为5nm、纳米硅粒子大小为3nm的10*10μm的设备进行各种编程时漏极电流(ID)与漏极电压(VD)的关系。
图12绘出了隧道氧化物厚度为5nm、纳米硅粒子大小为4nm、设备大小为20*20μm的纳米硅量子点闪存设备的漏极电流(ID)与栅极电压的函数关系。
图13绘出了对隧道氧化物厚度为5nm、纳米硅粒子大小为4nm、大小为20*20μm的设备进行各种编程时漏极电流(ID)与漏极电压(VD)的关系。
图14绘出了隧道氧化物厚度为8.2nm、纳米硅粒子大小为4nm、设备大小为20*20μm的纳米硅量子点闪存设备的漏极电流(ID)与栅极电压的函数关系。
图15绘出了对隧道氧化物厚度为8.2nm、纳米硅粒子大小为4nm、大小为20*20μm的设备进行各种编程时漏极电流(ID)与漏极电压(VD)的关系。
图16是说明形成纳米晶硅量子点存储设备的方法的流程图。
图17是说明操作纳米晶硅量子点存储设备的方法的流程图。
具体实施方式
图1是纳米晶硅(Si)量子点存储设备的部分剖面图。该存储设备100包括硅基片102，它具有MOSFET设备常有的硅有源层104，有源层104具有沟道区106。栅极氧化物层108覆盖在沟道区106之上。栅极氧化物层108还被称作隧道氧化物层。纳米晶硅薄膜110(这里称为存储薄膜)覆盖在栅极氧化物层108上。纳米晶硅存储薄膜110也被称为浮动栅(FG)。纳米晶硅存储薄膜110包括至少一个多晶硅(poly-Si)/二氧化硅层叠112，其中每个层叠包括多晶硅层114和二氧化硅层116。
控制氧化硅层118覆盖在纳米晶硅存储薄膜110上。栅电极120或控制栅极(CG)，覆盖在控制氧化硅层118上。栅电极120可以是，例如多晶硅或金属。如同常规，在与沟道区106相邻的硅有源层104中形成了源/漏(S/D)区域122和124。
如上所示，纳米晶硅存储薄膜110通常包括多个多晶硅/二氧化硅层叠112。尽管图中所示为两个层叠112，但实际上在纳米晶硅存储薄膜110中可以有2-5个多晶硅/二氧化硅层叠112。
每个多晶硅/二氧化硅层叠112具有层叠厚度126，每个层叠的二氧化硅部分的厚度约占层叠厚度126的10~80％。每个多晶硅/二氧化硅层叠112的厚度126约在2到10纳米(nm)之间。
一方面，纳米晶硅存储薄膜110中的硅纳米晶(未示出)的直径在1到30nm之间。另一方面，控制氧化层物118的厚度134在10到50nm之间。
功能说明
可以用多层CVD多晶硅沉积、后退火以及热氧化过程制造上述纳米晶硅量子点存储设备。
图2是图1的存储设备的部分剖面图，包括了更多的细节。CVD过程可以用来沉积约2-5nm非常薄的多晶硅层。接着，热氧化过程将约10-80％的多晶硅转换成二氧化硅。在重复多晶硅CVD沉积和热氧化过程的两个或更多循环后，可以获得纳米硅粒子。表1和表2中示出了CVD多晶硅沉积和热氧化过程。
表1CVD多晶硅沉积过程条件
  硅烷流量   沉积温度   沉积气压   沉积时间
  40-200sccm   500-600℃   150-250mtorr   每层1-10分钟
表2热氧化过程条件
  氧气流量   氮气流量   氧化温度   氧化气压   氧化时间
  1.6SLPM   8SLPM   700-1100°   大气压   每层5-60分钟
图3绘出了后-退火之后所沉积的多晶硅薄膜的x-光图案。所沉积的多晶硅是非晶的。在约590℃的后退火之后，在28.2和47.1度出现了非常小的波峰，这是多晶硅晶化的成核现象已经发生的证据。随着后退火温度的升高，两个波峰的值增大，这是多晶硅的结晶粒度也已增大的证据。
图4绘出了热氧化之后纳米晶多晶硅的形成。随着热氧化温度从560℃提高到850℃，多晶硅的结晶粒度从几nm增加到30nm。
纳米硅粒子的结晶粒度还由多晶硅薄膜厚度和氧化厚度控制。多晶硅结晶粒度随着多晶硅薄膜厚度的减小而减小，随着热氧化厚度的增加而减小。
图5绘出了多晶硅的氧化厚度和氧化时间之间的关系。该图表示可以控制多晶硅的沉积和氧化时间以获得期望的纳米晶硅结晶粒度。
图6绘出了在形成了3-5层/叠多晶硅/SiO2超晶格之后不同沉积时间的纳米硅粒子结构的x-光图形。每层沉积的多晶硅的厚度在约3-10nm，每层的氧化厚度是约2-6nm。根据x-光计算，纳米晶硅的最终结晶粒度是约1-5nm。使用这些技术，可以为纳米硅量子点非易失闪存制作纳米晶硅存储薄膜。
图7A到图7F是部分剖面图，示出了纳米晶硅量子点存储设备的完成步骤。P-型硅晶片被用作纳米硅量子点闪存设备基片。
图7A示出了井(well)的形成以及阈电压调节栅极氧化。
图7B示出了采用CVD多层多晶硅的纳米硅粒子沉积和热氧化过程。
图7C示出了CVD控制氧化物沉积和多晶硅栅极沉积。
图7D示出了栅极蚀刻，它在栅极氧化物停止。
图7E示出了源和漏极注入以及氧化物沉积。
图7F示出了光致抗蚀剂接触蚀刻、首次互连金属化和最终的设备结构。
图8绘出了一般纳米硅量子点闪存设备的漏极电流(ID)与栅极电压的函数关系。使用上述集成过程，已经制造出了大小为10*10、20*20、50*20微米(μm)的高质量的纳米硅量子点闪存设备。对隧道氧化物为5nm、纳米硅粒子大小为2nm的10*10μm的设备来说，漏极电压被保持恒定在0.1V。设备的漏结泄漏电流非常小(约1PA)，不会影响设备的存储性能。在编程为“断开”状态后，VD为0.1V和VG为2V时的漏极电流(ID)约为1×10-12A。编程为“导通”状态后VD为0.1V和VG为2V时的漏电流约5×10-5A，约比“断开”状态时高7个数量级。
图9绘出了对隧道氧化物厚度为5nm、纳米硅粒子大小为2nm的10*10μm的设备进行不同的编程时漏极电流(ID)和漏极电压(VD)的关系。在编程为“导通”或“断开”状态后，在1V处读出的漏极电流分别约为5×10-6和1×10-11A。“导通”电流和“断开”电流的比约6个数量级，与图8中ID与VG的关系一致。
图10绘出了隧道氧化物厚度为5nm、纳米硅粒子大小为3nm、设备大小为10*10μm的纳米硅量子点闪存设备的漏极电流(ID)与栅极电压的函数关系。漏极电压被保持恒定在0.1V。设备的漏结泄漏电流非常小，约1PA，不影响设备的存储性能。在编程为“断开”状态后，VD为0.1V和VG为2V时的漏极电流(ID)约为1×10-12A。编程后VD为0.1V和VG为2V时“导通”状态的漏级电流约1×10-4A，约比“断开”状态时高8个数量级。
图11绘出了对隧道氧化物厚度为5nm、纳米硅粒子大小为3nm的10*10μm的设备进行各种编程时漏极电流(ID)与漏极电压(VD)的关系。在编程为“导通”或“断开”状态后，在1V处读出的漏极电流分别约为1×10-5和1×10-12A。“导通”电流和“断开”电流的比约7个数量级，与图10中ID与VG的关系一致
图12绘出了隧道氧化物厚度为5nm、纳米硅粒子大小为4nm、设备大小为20*20μm的纳米硅量子点闪存设备的漏极电流(ID)与栅极电压的函数关系。漏极电压被保持恒定在0.1V。设备的漏结泄漏电流非常小，约1PA，不影响设备的存储性能。在编程为“断开”状态后，VD为0.1V和VG为2V时的漏极电流(ID)约为1×10-12A。编程后VD为0.1V和VG为2V时“导通”状态的漏极电流约4×10-4A，约比“断开”状态时高8个数量级。
图13绘出了对隧道氧化物厚度为5nm、纳米硅粒子大小为4nm、大小为20*20μm的设备进行各种编程时漏极电流(ID)与漏极电压(VD)的关系。在编程为“导通”或“断开”状态后，在1V处读出的漏极电流分别约为5×10-4和5×10-12A。“导通”电流和“断开”电流的比约8个数量极，与图12中ID与VG的关系一致。
图14绘出了隧道氧化物厚度为8.2nm、纳米硅粒子大小为4nm、设备大小为20*20μm的纳米硅量子点闪存设备的漏极电流(ID)与栅极电压的函数关系。漏极电压被保持恒定在0.1V。设备的漏结泄漏电流约0.1nA。在编程为“断开”状态后，VD为0.1V和VG为0V时的漏极电流(ID)约为5×10-9A。编程后VD为0.1V和VG为2V时“导通”状态的漏电流约6×10-4A，约比“断开”状态时高4个数量级。
图15绘出了对隧道氧化物厚度为8.2nm、纳米硅粒子大小为4nm、大小为20*20μm的设备进行各种编程时漏极电流(ID)与漏极电压(VD)的关系。在编程为“导通”或“断开”状态后，在1V处读出的漏极电流分别约为2×10-5和1×10-8A。“导通”电流和“断开”电流的比约3个数量级，与图14中ID与VG的关系一致.
图16是说明形成纳米晶硅量子点存储设备的方法的流程图。尽管为清晰起见将该方法说明为一系列编了号的步骤，但编号并不一定表示步骤的顺序。应该理解可以跳过其中的一些步骤、并行执行这些步骤或者不必保持严格的顺序执行这些步骤。该方法从步骤1600开始。
步骤1602形成覆盖在硅基片有源层上的栅极(隧道)氧化物层。步骤1604形成覆盖在栅极氧化物层上的纳米晶硅存储薄膜。纳米晶硅存储薄膜包括多晶硅/二氧化硅的层叠。步骤1606形成覆盖在纳米晶硅存储薄膜上的控制氧化硅层。步骤1608形成覆盖在控制氧化物层上的(控制)栅电极。步骤1610形成硅有源层中的源/漏(S/D)区域。应该理解这些步骤是为了说明NOR和NAND闪存设备的制造。
通常，步骤1604中的形成纳米晶硅存储薄膜包括形成直径为1到30nm的硅纳米晶。另一方面，步骤1604中的形成纳米晶硅存储薄膜包括子步骤。步骤1604a用CVD过程沉积一层非晶硅(a-Si)。步骤1604b热氧化多晶硅层的一部分。通常，步骤1604中的形成纳米晶硅存储薄膜包括重复非晶硅沉积和氧化过程(步骤1604a和1604b)，形成多个多晶硅/二氧化硅的层叠。例如，可以形成2到5个多晶硅/二氧化硅的层叠。
一方面，步骤1604b中热氧化一部分非晶硅包括热氧化非晶硅层中约10-80％的范围。另一方面，步骤1604a中沉积非晶硅层包括沉积一层厚度约2到10nm的非晶硅。
一方面，步骤1604a中沉积非晶硅层包括附加子步骤(未示出)。步骤1604a1以每分钟约40到200标准立方厘米(sccm)的流量引入硅烷。步骤1604a2将基片加热到约500℃到600℃。步骤1604a3在约150到250mtorr的范围内建立沉积气压。步骤1604a4沉积约1到5分钟。
在一个不同的方面，步骤1604b中热氧化一部分非晶硅层包括附加子步骤(未示出)。步骤1604b1以每分钟约1.6标准升(SLPM)的流速引入氧气。步骤1604b2以约8SLPM的流速引入氮气。步骤1604b3将基片加热到约700℃到1100℃。步骤1604b4建立约为环境大气压的氧化气压，步骤1604b5氧化约5到60分钟。
一方面，步骤1606中形成控制氧化硅层包括子步骤。步骤1606a用CVD或喷涂等沉积工艺沉积非晶硅。步骤1606b热氧化非晶硅。通常，控制氧化硅层的厚度在约10到50nm。或者，步骤1606用CVD或喷涂过程沉积氧化硅。
一方面，形成纳米晶硅存储薄膜包括降低沉积的非晶硅层(步骤1604a)的厚度。纳米晶硅结晶粒度随沉积的非晶硅层的厚度降低而降低。另一方面，步骤1604b增加热氧化的非晶硅部分。纳米晶硅结晶粒度随层叠中二氧化硅厚度的增加而降低。
图17是说明操作纳米晶硅量子点存储设备的方法的流程图。该方法从步骤1700开始。步骤1702提供一种硅量子点存储设备，其具有硅基片、带有沟道区的硅有源层、覆盖沟道区的栅极氧化物层、覆盖栅极氧化物层包括多晶硅/二氧化硅层叠的纳米晶硅薄膜、覆盖纳米晶硅薄膜的控制氧化硅层、覆盖控制氧化物层的栅电极以及与沟道区相邻的硅活动区中的源/漏区域(见图1的说明)。
步骤1704将设备编程为第一存储状态。步骤1706响应该第一存储状态提供第一漏极电流。步骤1708响应第一漏极电流读取第一存储状态。步骤1710将设备编程为第二存储状态。步骤1712随着第二存储状态提供第二漏极电流，至少比第一漏极电流高6个数量极。步骤1714响应第二漏极电流读取第二存储状态，见上面对图8-15的说明。
一方面，步骤1702中提供硅量子点存储设备包括提供具有厚度为约3到10nm的栅极氧化物和厚度比栅极氧化物高约1.5到3倍的控制氧化物的设备。步骤1704和1710中分别编程第一和第二存储状态包括提供小于20V的漏极电压。步骤1716保持第一和第二存储状态超过10年。
已经提供了一种纳米晶硅量子点存储设备以及相关制造过程。已经举例提供了材料和过程细节以阐述本发明。但是，本发明不仅限于这些示例。本领域的技术人员将会想到本发明的其它变化和实施例。

Claims (22)

1.一种制造纳米晶硅(Si)量子点存储设备的方法，该方法包括：
形成覆盖在硅基片有源层上的栅极氧化物层；
形成覆盖在栅极氧化物层上的纳米晶硅存储薄膜，包括多晶硅(poly-Si)/二氧化硅层；
形成覆盖在纳米晶硅存储薄膜上的控制氧化硅层叠；
形成覆盖在控制氧化物层上的栅电极；并且，
形成硅有源层中的源/漏区域。
2.权利要求1的方法，其中形成覆盖在栅极氧化物层上的纳米晶硅存储薄膜包括：
用化学气相沉积(CVD)过程沉积非晶硅(a-Si)层；并且
热氧化该非晶硅层的一部分。
3.权利要求2的方法，其中形成覆盖在栅极氧化物层上的纳米晶存储薄膜包括重复非晶硅沉积和氧化过程，形成多个多晶硅/二氧化硅的层叠。
4.权利要求3的方法，其中形成多个多晶硅/二氧化硅的层叠包括形成约2-5个多晶硅/二氧化硅的层叠.
5.权利要求2的方法，其中热氧化一部分非晶硅包括热氧化非晶硅层的10-80％。
6.权利要求2的方法，其中沉积该非晶硅层包括沉积一层厚度约2到10纳米(nm)的非晶硅。
7.权利要求2的方法，其中沉积该非晶硅层包括：
以每分钟约40到200标准立方厘米(sccm)的流量引入硅烷；
将基片加热到约500℃到600℃；
在约150到250mtorr的范围内建立沉积气压；
沉积约1到5分钟。
8.权利要求2的方法，其中热氧化该部分非晶硅层包括：
以每分钟约1.6标准升(SLPM)的流速引入氧气；
以约8SLPM的流速引入氮气；
将基片加热到约700℃到1100℃；
建立约为环境大气压的氧化气压；
氧化持续约5到60分钟。
9.权利要求1的方法，其中形成覆盖栅极氧化物层的纳米晶硅存储薄膜包括形成直径约1到30nm的硅纳米晶。
10.权利要求1的方法，其中形成控制氧化硅层包括：
用化学气相沉积(CVD)和喷涂法之一的沉积工艺沉积非晶硅；并
热氧化沉积的非晶硅。
11.权利要求1的方法，其中形成控制氧化硅层包括形成厚度约10到50nm的氧化硅层。
12.权利要求2的方法，其中形成纳米晶硅存储薄膜包括降低所沉积的非晶硅层的厚度；并
随着沉积的非晶硅层厚度的降低而降低纳米晶硅结晶粒度。
13.权利要求2的方法，其中形成纳米晶硅存储薄膜包括增加热氧化的非晶硅层部分；并且
随着层叠中二氧化硅厚度的增加而降低纳米晶硅结晶粒度。
14.一种纳米晶硅(Si)量子点存储设备，该存储设备包括：
具有硅有源层的硅基片，硅有源层具有沟道区；
覆盖在沟道区上的栅极氧化物层；
覆盖在栅极氧化物层上的纳米晶硅存储薄膜，包括多晶硅(poly-Si)/二氧化硅层叠；
覆盖在纳米晶硅存储薄膜上的控制氧化硅层；
覆盖在控制氧化物层上的栅电极；和
与沟道区相邻的硅有源层中的源/漏区域。
15.权利要求14的存储设备，其中纳米晶硅存储薄膜包括多个多晶硅/二氧化硅层叠。
16.权利要求15的存储设备，其中纳米晶硅存储薄膜包括约2-5个多晶硅/二氧化硅层叠。
17.权利要求15的存储设备，其中每个多晶硅/二氧化硅层叠有层叠厚度，每个层叠的二氧化硅部分的厚度为层叠厚度的10-80％。
18.权利要求15的存储设备，其中每个多晶硅/二氧化硅层叠的层叠厚度在约2到10纳米(nm)之间。
19.权利要求14的存储设备，其中纳米晶硅存储薄膜包括直径约1到30nm的硅纳米晶。
20.权利要求14的存储设备，其中控制氧化物层的厚度为约10到50nm。
21.操作纳米晶硅(Si)量子点存储设备的一种方法，该方法包括：
提供具有硅基片、带有沟道区的硅有源层、覆盖沟道区的栅极氧化物层、覆盖栅极氧化物层包括多晶硅(poly-Si)/二氧化硅层叠的纳米晶硅薄膜、覆盖纳米晶硅薄膜的控制氧化硅层、覆盖控制氧化物层的栅电极以及与沟道区相邻的硅有源区中的源/漏区域的硅量子点存储设备。
将设备编程为第一存储状态；
响应该第一存储状态提供第一漏极电流；
响应第一漏极电流读取第一存储状态；
将设备编程为第二存储状态；
响应第二存储状态提供第二漏极电流，至少比第一漏极电流高6个数量级；
响应第二漏极电流读取第二存储状态。
22.权利要求21的方法，其中提供硅量子点存储设备包括提供具有厚度为3到10nm的栅极氧化物和厚度比栅极氧化物高约1.5到3倍的控制氧化物的设备；
其中编程第一和第二存储状态包括提供小于20V的漏极电压；并且，该方法还包括：
保持第一和第二存储状态超过10年。
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