KR20070052667A - 나노결정 실리콘 양자 도트 메모리 디바이스 - Google Patents
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Abstract
나노결정 실리콘 (Si) 양자 도트 메모리 디바이스 및 관련된 제조 방법이 제공되었다. 본 방법은, Si 기판 활성층을 덮는 게이트 (터널) 산화물층을 형성하는 단계; 게이트 산화물층을 덮는 나노결정 Si 메모리 필름을 형성하는 단계; 폴리결정의 Si (폴리-Si)/Si 이산화물 스택을 포함하는, 게이트 산화물층을 덮는 나노결정 Si 메모리 필름을 형성하는 단계; 나노결정 Si 메모리 필름을 덮는 콘트롤 Si 산화물층을 형성하는 단계; 콘트롤 산화물층을 덮는 게이트 전극을 형성하는 단계; 및 Si 활성층의 소스/드레인 영역을 형성하는 단계를 포함한다. 일 양태에서, 나노결정 Si 메모리 필름은 화학적 기상 증착 (CVD) 및 a-Si 층 부분의 열적인 산화를 사용하는 비결정질 Si (a-Si) 층의 증착에 의해 형성된다. 통상적으로, a-Si 증착 및 산화 프로세스는 반복하여, 복수의 폴리-Si/Si 이산화물 스택 (예를 들면 2 내지 5 개의 폴리-Si/Si 이산화물 스택) 을 형성한다.
나노결정 Si 양자 도트 메모리 디바이스, Si 기판, Si 활성층, 게이트 산화물층, 나노결정 Si 메모리 필름, 콘트롤 Si 산화물층, 게이트 전극
Description
도 1은 나노결정 실리콘 (Si) 양자 도트 메모리 디바이스의 부분 단면도.
도 2는 추가적인 디테일을 포함하는, 도 1의 메모리 디바이스의 부분 단면도.
도 3은 증착시 및, 포스트-어닐링 (post-annealing) 후의 얇은 폴리실리콘 필름의 X-레이 패턴을 도시하는 도면.
도 4는 열적 산화 후의 나노결정 폴리실리콘의 형성을 도시하는 도면.
도 5는 폴리실리콘 산화 두께와 산화 시간 사이의 관계를 도시하는 도면.
도 6은 다양한 증착 시간에서, 3 내지 5 층 (스택) 의 폴리실리콘 Si/SiO2 초격자의 형성 후, 나노-Si 입자 구조의 X-레이 패턴을 도시하는 도면.
도 7a 내지 도 7f는 나노결정 Si 양자 도트 메모리 디바이스의 완성 단계를 도시하는 부분 단면도.
도 8은 게이트 전압의 기능으로서 통상의 나노-Si 양자 도트 플래시 메모리 디바이스의 드레인 전류 (ID) 를 도시하는 도면.
도 9는 5 nm의 터널링 산화물 두께 및 2 nm의 나노-Si 입자 사이즈를 갖는, 10 x 10 ㎛ 디바이스에 대한 다양한 프로그래밍에서, 드레인 전류 (ID) 대 드레인 전압 (VD) 을 도시하는 도면.
도 10은 게이트 전압의 기능으로서, 10 x 10 ㎛의 디바이스 사이즈, 5 nm의 터널링 산화물 두께, 및 3 nm의 나노-Si 입자 사이즈를 갖는, 나노-Si 양자 도트 플래시 메모리 디바이스의 드레인 전류 (ID) 를 도시하는 도면.
도 11은 5 nm의 터널링 산화물 두께 및 3 nm의 나노-Si 입자 사이즈를 갖는, 10 x 10 ㎛ 디바이스에 대한 다양한 프로그래밍에서, 드레인 전류 (ID) 대 드레인 전압 (VD) 을 도시하는 도면.
도 12는 게이트 전압의 기능으로서, 20 x 20 ㎛의 디바이스 사이즈, 5 nm의 터널링 산화물 두께, 및 4 nm의 나노-Si 입자 사이즈를 갖는, 나노-Si 양자 도트 플래시 메모리 디바이스의 드레인 전류 (ID) 를 도시하는 도면.
도 13은 5 nm의 터널링 산화물 두께 및 4 nm의 나노-Si 입자 사이즈를 갖는, 20 x 20 ㎛ 디바이스에 대한 다양한 프로그래밍에서, 드레인 전류 (ID) 대 드레인 전압 (VD) 을 도시하는 도면.
도 14는 게이트 전압의 기능으로서, 20 x 20 ㎛의 디바이스 사이즈, 8.2 nm의 터널링 산화물 두께, 및 4 nm의 나노-Si 입자 사이즈를 갖는, 나노-Si 양자 도트 플래시 메모리 디바이스의 드레인 전류 (ID) 를 도시하는 도면.
도 15는 8.2 nm의 터널링 산화물 두께 및 4 nm의 나노-Si 입자 사이즈를 갖는, 20 x 20 ㎛ 디바이스에 대한 다양한 프로그래밍에서, 드레인 전류 (ID) 대 드레인 전압 (VD) 을 도시하는 도면.
도 16은 나노결정 Si 양자 도트 메모리 디바이스를 형성하는 방법을 도시하는 흐름도.
도 17은 나노결정 Si 양자 도트 메모리 디바이스의 동작 방법을 도시하는 흐름도.
*도면의 주요 부분에 대한 부호의 설명*
100 : 메모리 디바이스 102 : Si 기판
104 : Si 활성층 106 : 채널 영역
108 : 게이트 산화물층 110 : 나노결정 Si 메모리 필름
112 : 폴리-Si/Si 이산화물 스택 118 : 콘트롤 Si 산화물층
120 : 게이트 전극 122 및 124 : 소스/드레인 (S/D) 영역
1. 발명의 분야
본 발명은 일반적으로 집적 회로 (IC) 제조에 관련되며, 더욱 상세하게는, 나노결정의 양자 도트 메모리 필름 (nanocrystalline quantum dot memory film) 을 사용하는 플래시 메모리 디바이스에 관련된다.
2. 관련 분야의 설명
플래시 메모리는 비-휘발성 (non-volatile) 으로, 이는 그의 메모리 상태를 유지하는데 전력을 필요로 하지 않는 것을 의미한다. 플래시 메모리는 상대적으로 빠른 판독 액세스 시간을 제공하며, 하드 디스크에 비하여 더욱 내충격성을 갖는다. 통상의 플래시 메모리 시스템은 하나의 위치 (location) 만이 동시에 삭제되거나 기록되도록 허용한다. 따라서, 시스템 아키텍처가 다중 판독을 단일 기록으로 동시로 발생시키는 경우, 더욱 높은 전체 속도가 획득될 수 있다.
플래시 메모리는 각각의 셀에서 사용되는 로직 게이트에 따라서, NOR 또는 NAND 플래시의 두 가지 형태가 있다. 이런 타입의 메모리의 주요 문제점 중 하나는, 데이터를 저장하는데 사용되는 전하 저장 메카니즘 (chrage storage mechanism) 주변의 절연 또는 터널링 (tunneling) 산화물층 (oxide layer) 의 마모로 인해, 다수의 삭제 동작 이후 셀이 "마모 (wear out)" 되는 것이다. 통상의 NOR 플래시 메모리 유닛은 10,000 - 100,000 삭제/기록 동작 후 마모되며, 통상의 NAND 플래시 메모리는 1,000,000 후에 마모된다.
플래시 메모리는 본질적으로 게이트와 소스/드레인 단자 사이에 현수되는 추가의 전도체를 갖는 NMOS 트랜지스터이다. 이 변형은 플로팅-게이트 애벌랜치-인젝션 금속 산화물 반도체 (Floating-Gate Avalanche-Injection Metal Oxide Semiconductor; FAMOS) 트랜지스터로 지칭된다.
플래시 메모리는, 각각이 통상적으로 1 비트의 정보를 저장하는, "셀" 로서 지칭되는, 플로팅 게이트 트랜지스터의 어레이에 정보를 저장한다. 플로팅 게이트 MOSFET의 내부에서, 주요 구성요소는 콘트롤 게이트, 플로팅 게이트 및 얇은 산화물층이다. 플로팅 게이트 MOSFET 에 전하가 부여되면, 파울러-노르다임 (Fowler-Nordheim) 터널링으로 알려진 프로세스를 통해, 전하는 얇은 절연 산화물층에 트랩된다. 때로, 멀티-레벨 셀 디바이스로 지칭되는 더욱 새로운 플래시 메모리 디바이스는, 셀의 플로팅 게이트에 배치되는 전하의 수를 변경함으로써, 셀당 2 비트 이상을 저장할 수 있다.
NOR 플래시의 경우, 단지 하나의 게이트 대신 2 개의 게이트를 가지는 것을 제외하고, 각각의 셀은 종래의 MOSFET 과 유사하게 보인다. 제 1 게이트는 종래의 MOS 게이트에서와 같은 콘트롤 게이트 (CG) 이지만, 제 2 게이트는 산화물층에 의해 주변이 완전히 절연된 플로팅 게이트 (FG) 이다. FG 는 CG 와 기판사이에 위치한다. FG 가 절연 산화층에 의해 격리되기 때문에, 내부에 위치하는 임의의 전자가 트랩되고, 정보의 저장부로서 작동한다. 전자들이 FG 내에 있는 경우, 이들은 CG 로부터 들어오는 전계를 변형 (부분적으로 캔슬시킨다) 시키고, 이것은, 셀의 임계 전압 (Vt) 을 변형시킨다. 따라서, CG 에 특정 전압을 위치시킴으로써 셀이 "판독"되는 경우, FG 의 전자의 수에 의해 콘트롤되는 셀의 Vt 에 의존하여, 전류는 흐르거나 또는 흐르지 않는다. 이런 전류의 존재 또는 부재는 감지되고 1 과 0 들로 변환되어, 저장된 데이터를 재생한다. 셀당 2 비트 이상의 정보를 저장하는 멀티 레벨 셀 디바이스의 경우, FG 에 저장된 전자의 수를 결정하기 위해, 단순한 전류의 존부보다는 전류 흐름의 양이 감지된다.
NOR 플래시 셀은 소스에서 드레인으로의 전자 흐름을 개시함으로써 프로그래밍 (특정의 데이터 값으로 설정) 된다. 그 후, CG 에 위치된 큰 전압이 FG 내로 이들을 "흡입 (suck up)"하기에 충분히 강한 전계를 제공하는데, 핫-전자 주입 (hot-electron injection) 으로 지칭되는 프로세스이다. NOR 플래시 셀을 삭제하기 위해 (재프로그래밍을 위한 준비에서, 모두 1로 리셋), CG 와 소스사이에 큰 전압 차이가 위치하고, 이것은 양자 터널링을 통해 전자를 인출한다 (pull off). 블록내의 모든 메모리 셀은 동시에 삭제되어야 한다. 그러나, NOR 프로그래밍은 일반적으로 한번에 1 바이트 또는 워드로 수행될 수 있다. NAND 플래시는 기록을 위해 터널 주입을, 삭제를 위해 터널 방출을 사용한다.
상기 언급한 바와 같이, 플래시 메모리와 관련된 근본적인 문제는 마모 인자 (wear factor) 이다. 이 문제는 통상적으로 절연 산화물의 비-균일성에 기인한다. 약한 스폿이 존재하는 경우에, 이 스폿에서의 누설 전류 밀도가 인접한 영역에서보다 더 크기 때문에, 플로팅 게이트의 저장된 전하 전부가 누설되기 쉽다. 이 문제는 산화물의 두께를 얇게함에 따라 증가한다. 따라서, 사이즈를 감소시키거나, 플래시 메모리의 밀도를 증가시키기가 어렵다.
플래시 메모리의 플로팅 게이트가 나노 입자로 대체되는 경우, 절연 산화물층의 약한 스폿은 단지 하나의 인접 나노 입자에만 영향을 미칠 뿐, 다른 저장 입자에는 영향을 미치지 않는다. 따라서, 메모리 보존 시간을 희생함이 없이, 터 널 (게이트) 산화물 및 인터-레벨 (콘트롤) 산화물 모두의 두께가 감소될 수 있다. 본 발명은 절연 산화물의 취약 문제를 다루는 나노-Si 양자 도트 플래시 메모리 제조를 위한 다중-층 화학적 기상 증착 (multi-layer chemical vapor deposition) (CVD) 폴리-Si 및 열적 산화 (thermal oxidation) 프로세스를 제공한다.
실리콘 이산화물에 포함된 나노결정 Si 양자 도트는 다중-층 CVD 폴리-Si 및 열적 산화 프로세스를 사용하여 제조될 수 있다. 폴리-Si 두께 및 포스트-산화 (post-oxidation) 프로세스를 제어함으로써, 나노-Si 입자 사이즈가 변할 수 있다. X-레이 및 광루미네슨스 (photoluminescence; PL) 측정은 나노결정 Si 양자 도트 특성의 측정에 사용될 수 있다. 나노결정 Si 양자 도트는 플래시 메모리 디바이스에 집적되어 왔고, 이 플래시 메모리 디바이스는 뛰어난 메모리 수행 기능을 보여준다. 메모리 윈도우는 약 5 내지 12 V이고, "온" 전류의 "오프" 전류에 대한 비율은 약 104 내지 106의 크기이다. 또한, 데이터는 터널링 산화물 두께의 증가없이, 동작 전압이 감소될 수 있고 메모리 보존이 증진될 수 있음을 보여준다.
따라서, 나노결정 Si 양자 도트 메모리 디바이스를 형성하는 방법이 제공된다. 이 방법은, Si 기판 활성층을 덮는 게이트 (터널) 산화물층을 형성하는 단계; 폴리결정의 Si (폴리-Si)/ Si 이산화물 스택 (stack) 을 포함하는, 게이트 산화물층을 덮는 나노결정 Si 메모리 필름을 형성하는 단계; 나노결정 Si 메모리 필름을 덮는 콘트롤 Si 산화물층을 형성하는 단계; 콘트롤 산화물층을 덮는 게이트 전극을 형성하는 단계; 및 Si 활성층에 소스/드레인 영역을 형성하는 단계를 포함한다.
일 양태에서, 나노결정 Si 메모리 필름은, 화학적 기상 증착 (CVD) 프로세스를 이용하여 비결정질 Si (a-Si) 의 층을 증착하고 a-Si 층의 일부를 열적 산화함으로써 형성된다. 통상적으로, a-Si 증착 및 산화 프로세스가 반복되고, 복수의 폴리-Si/Si 이산화물 스택 (예로서, 2 내지 5 개의 폴리-Si/Si 이산화물 스택들) 을 형성한다.
또 다른 양태에서, 각각의 a-Si 층은 약 2 내지 10 나노미터 (nm) 범위의 두께를 갖고, 약 10 내지 80 %의 a-Si 층이 열적 산화된다. 형성된 Si 나노결정은 통상적으로 약 1 내지 30 nm 범위의 직경을 갖는다.
이하, 상기 기술한 방법 및 나노결정 Si 양자 도트 메모리 디바이스의 추가적인 상세한 설명을 제공한다.
도 1은 나노결정 실리콘 (Si) 양자 도트 메모리 디바이스의 부분 단면도이다. 메모리 디바이스 (100) 는, 종래의 MOSFET 디바이스와 같이, 채널 영역 (106) 을 갖는 Si 활성층 (104) 을 갖는 Si 기판 (102) 을 포함한다. 게이트 산화물층 (108) 이 채널 영역 (106) 을 덮는다. 게이트 산화물층 (108) 은 또한 터널링 산화물층으로 지칭된다. 여기에서 메모리 필름으로 지칭되는, 나노결정 Si 필름 (110) 은 게이트 산화물층 (108) 을 덮는다. 나노결정 Si 메모리 필름 (110) 은 또한 플로팅 게이트 (FG) 로서 공지되어 있다. 나노결정 Si 메 모리 필름 (110) 은 하나 이상의 폴리결정의 Si (폴리-Si)/Si 이산화물 스택 (112) 을 포함하고, 각각의 스택은 폴리-Si 층 (114) 및 Si 이산화물층 (116) 을 포함한다.
콘트롤 Si 산화물층 (118) 은 나노결정 Si 메모리 필름 (110) 을 덮는다. 게이트 전극 (120), 또는 콘트롤 게이트 (CG) 가, 콘트롤 산화물층 (118) 을 덮는다. 게이트 전극 (120) 은 예를 들어, 폴리-Si 또는 금속일 수 있다. 종래와 같이, 소스/드레인 (S/D) 영역 (122 및 124) 은, 채널 영역 (106) 에 인접한, Si 활성층 (104) 에 형성된다.
상기 나타낸 바와 같이, 나노결정 Si 메모리 필름 (110) 은 복수의 폴리-Si/Si 이산화물 스택 (112) 을 통상적으로 포함한다. 2 개의 스택 (112) 이 도시되지만, 나노결정 Si 메모리 필름 (110) 내에 약 2 내지 5 개의 폴리-Si/Si 이산화물 스택 (112) 이 존재할 수 있다.
각각의 폴리-Si/Si 이산화물 스택 (112) 은 스택 두께 (126) 를 가지며, 각각의 스택의 Si 이산화물 부분은 스택 두께 (126) 의 약 10 내지 80%인 두께 (128) 를 갖는다. 각각의 폴리-Si/Si 이산화물 스택 (112) 은 약 2 내지 10 나노미터 (nm) 범위의 스택 두께 (126) 를 갖는다.
일 양태에서, 나노결정 Si 메모리 필름 (110) 내의 Si 나노결정 (도시되지 않은) 은 약 1 내지 30 nm 범위의 직경을 갖는다. 또 다른 양태에서, 콘트롤 산화물층 (118) 은 10 내지 50 nm 범위의 두께 (134) 를 갖는다.
기능적인 설명
상기 기술된 나노결정 Si 양자 도트 메모리 디바이스는 다중-층 CVD 폴리-Si 증착, 포스트-어닐링, 및 열적 산화 프로세스를 사용하여 제조될 수 있다.
도 2는 추가적인 디테일을 포함하는, 도 1의 메모리 디바이스의 부분 단면도이다. CVD 프로세스는 약 2 내지 5 nm의 매우 얇은 폴리실리콘층을 증착하는데 사용될 수 있다. 그 후, 열적 산화 프로세스가 약 10 내지 80 %의 폴리실리콘을 실리콘 이산화물로 변환시킨다. 2 회 이상 사이클의 폴리실리콘 CVD 증착 및 열적 산화 프로세스를 반복한 후, 나노-Si 입자가 획득될 수 있다. CVD 폴리실리콘 증착 및 열적 산화 프로세스는 표 1 및 2에서 도시된다.
표 1 CVD 폴리실리콘 증착 프로세스 조건
| 실란 (Silane) 흐름 | 증착 온도 | 증착 압력 | 증착 시간 |
| 40 내지 200 sccm | 500 내지 600 ℃ | 150 내지 250 mtorr | 층당 1 내지 10 분 |
표 2 열적 산화 프로세스 조건
| 산소 흐름 | 질소 흐름 | 산화 온도 | 산화 압력 | 산화 시간 |
| 1.6 SLPM | 8 SLPM | 700 내지 1100℃ | 공기압 | 층당 5 내지 60 분 |
도 3은 증착시 (as-deposited), 및 포스트-어닐링 후의 얇은 폴리실리콘 필름의 X-레이 패턴을 도시한다. 증착시의 폴리실리콘은 비결정질이다. 590 ℃주변에서 포스트-어닐링 후, 28.2 및 47.1 도 (degree) 에서 매우 작은 피크가 나타나는데, 이는 폴리실리콘 결정의 핵형성이 발생되었다는 증거이다. 포스트-어닐링 온도가 증가하면, 2 개 피크의 카운트가 증가하고, 이는 폴리실리콘의 입도 (grain size) 또한 증가되었다는 증거이다.
도 4는 열적 산화 후, 나노결정 폴리실리콘의 형성을 도시한다. 열적 산화 온도가 560 ℃에서 850 ℃로 증가함에 따라, 폴리실리콘의 입도는 수 nm에서 30 nm로 증가한다.
나노-Si 입자의 입도는 또한 폴리실리콘 필름 두께 및 산화물 두께에 의해 콘트롤된다. 폴리실리콘의 입도는 폴리실리콘 필름 두께의 감소와 함께 감소하며, 또한 열적 산화 두께의 증가와 함께 감소한다.
도 5는 폴리실리콘의 산화 두께와 산화 시간사이의 관계를 도시한다. 그래프는 폴리실리콘의 증착 및 산화 시간이 원하는 나노결정 Si 입도를 달성하기 위해 콘트롤될 수 있음을 도시한다.
도 6은 다양한 증착 시간에서, 3 내지 5 층 (스택) 의 폴리실리콘 Si/SiO2 초격자를 형성한 후의, 나노-Si 입자 구조의 X-레이 패턴을 도시한다. 증착시의 폴리실리콘의 두께는 각 층에 대해 약 3 내지 10 nm이고, 각 층에 대한 산화 두께는 약 2 내지 6 nm이다. X-레이 계산에 기초한 나노결정 Si의 최종 입도는 약 1 내지 5 nm이다. 이러한 기술들을 사용하여, 나노결정 Si 메모리 필름이 나노-Si 양자 도트 비-휘발성 플래시 메모리용으로 제조될 수 있다.
도 7a 내지 도 7f는 나노결정 Si 양자 도트 메모리 디바이스를 완성하는 단계를 도시하는 부분 단면도이다. P-타입 Si 웨이퍼가 나노-Si 양자 도트 플래시 메모리 디바이스 기판으로서 사용되었다.
도 7a는 우물 (well) 형성 및 임계 전압 조정 게이트 산화를 도시한다.
도 7b는 CVD 다중층 폴리-Si 및 열적 산화 프로세스를 사용한 나노-Si 입자 증착을 도시한다.
도 7c는 CVD 콘트롤 산화물 증착 및 폴리-Si 게이트 증착을 도시한다.
도 7d는 게이트 산화물에서 정지하는, 게이트 에칭을 도시한다.
도 7e는 소스 및 드레인 주입, 및 산화물 증착을 도시한다.
도 7f는 포토레지스트 (photoresist) 접촉 에칭, 제 1 상호접속 (interconnect) 금속화, 및 최종 디바이스 구조를 도시한다.
도 8은 게이트 전압의 기능으로서, 통상의 나노-Si 양자 도트 플래시 메모리 디바이스의 드레인 전류 (ID) 를 도시한다. 상기 기술한 집적화 프로세스를 사용하여, 10 x 10, 20 x 20, 50 x 20 마이크로미터 (㎛) 의 디바이스 사이즈를 갖는 고품질 나노-Si 양자 도트 플래시 메모리 디바이스가 제조되었다. 10 x 10 ㎛ 디바이스의 경우, 5 nm의 터널링 산화물 두께, 및 2 nm의 나노-Si 입자 사이즈에서, 드레인 전압은 0.1 V로 일정하게 유지된다. 디바이스의 드레인 정션 (junction) 누설 전류는 매우 작고 (약 1 PA), 디바이스의 메모리 특성에 영향을 미치지 않는다. "오프 (off)" 상태로 프로그래밍 후, 0.1 V의 VD 및 2 V의 VG에서 드레인 전류 (ID) 는 약 1 x 10-12 A이다. 프로그래밍 직후, 0.1 V의 VD 및 2 V의 VG에서 "온" 상태의 드레인 전류 (ID) 는 약 5 x 10-5 A이고, 이는 "오프" 상태의 전류보다 107이 높은 크기이다.
도 9는 5 nm의 터널링 산화물 두께 및 2 nm의 나노-Si 입자 사이즈를 갖는, 10 x 10 ㎛ 디바이스의 다양한 프로그래밍에서, 드레인 전류 (ID) 대 드레인 전압 (VD) 을 도시한다. "온" 또는 "오프" 상태로 프로그래밍한 후, 1 V에서 판독되는 드레인 전류는 각각 약 5 x 10-6 A 및 1 x 10-11 A이다. "온" 전류의 "오프" 전류에 대한 비율은 약 106으로, 도 8의 ID 대 VG 측정과 일치한다.
도 10은 게이트 전압의 기능으로서, 10 x 10 ㎛의 디바이스 사이즈, 5 nm의 터널링 산화물 두께, 및 3 nm의 나노-Si 입자 사이즈를 갖는, 나노-Si 양자 도트 플래시 메모리 디바이스의 드레인 전류 (ID) 를 도시한다. 드레인 전압은 0.1 V로 일정하게 유지된다. 디바이스의 드레인 정션 누설 전류는, 약 1 PA로 매우 작고, 디바이스의 메모리 특성에 영향을 미치지 않는다. "오프 (off)" 상태로 프로그래밍 후, 0.1 V의 VD 및 2 V의 VG에서 드레인 전류 (ID) 는 약 1 x 10-12 A이다. 프로그래밍 직후, 0.1 V의 VD 및 2 V의 VG에서 "온" 상태의 드레인 전류 (ID) 는 약 5 x 10-4 A이고, 이는 "오프" 상태의 전류보다 108이 더 높다.
도 11은 5 nm의 터널링 산화물 두께 및 3 nm의 나노-Si 입자 사이즈를 갖는, 10 x 10 ㎛ 디바이스의 다양한 프로그래밍에서, 드레인 전류 (ID) 대 드레인 전압 (VD) 을 도시한다. "온" 또는 "오프" 상태로 프로그래밍한 후, 1 V에서 판독되 는 드레인 전류는 각각 약 1 x 10-5 A 및 1 x 10-12 A이다. "온" 전류의 "오프" 전류에 대한 비율은 약 107으로, 도 10의 ID 대 VG 측정과 일치한다.
도 12는 게이트 전압의 기능으로서, 20 x 20 ㎛의 디바이스 사이즈, 5 nm의 터널링 산화물 두께, 및 4 nm의 나노-Si 입자 사이즈를 갖는, 나노-Si 양자 도트 플래시 메모리 디바이스의 드레인 전류 (ID) 를 도시한다. 드레인 전압은 0.1 V로 일정하게 유지된다. 디바이스의 드레인 정션 누설 전류는, 약 1 PA로 매우 작고, 디바이스의 메모리 특성에 영향을 미치지 않는다. "오프 (off)" 상태로 프로그래밍 후, 0.1 V의 VD 및 2 V의 VG에서 드레인 전류 (ID) 는 약 1 x 10-12 A이다. 프로그래밍 직후, 0.1 V의 VD 및 2 V의 VG에서 "온" 상태의 드레인 전류 (ID) 는 약 4 x 10-4 A이고, 이는 "오프" 상태의 전류보다 108이 더 높다.
도 13은 5 nm의 터널링 산화물 두께 및 4 nm의 나노-Si 입자 사이즈를 갖는, 20 x 20 ㎛ 디바이스의 다양한 프로그래밍에서, 드레인 전류 (ID) 대 드레인 전압 (VD) 을 도시한다. "온" 또는 "오프" 상태로 프로그래밍한 후, 1 V에서 판독되는 드레인 전류는 각각 약 5 x 10-4 A 및 5 x 10-12 A이다. "온" 전류의 "오프" 전류에 대한 비율은 약 108으로, 도 12의 ID 대 VG 측정과 일치한다.
도 14는 게이트 전압의 기능으로서, 20 x 20 ㎛의 디바이스 사이즈, 8.2 nm의 터널링 산화물 두께, 및 4 nm의 나노-Si 입자 사이즈를 갖는, 나노-Si 양자 도트 플래시 메모리 디바이스의 드레인 전류 (ID) 를 도시한다. 드레인 전압은 0.1 V로 일정하게 유지된다. 디바이스의 드레인 정션 누설 전류는 약 0.1 nA이다. "오프 (off)" 상태로 프로그래밍 후, 0.1 V의 VD 및 0 V의 VG에서 드레인 전류 (ID) 는 약 5 x 10-9 A이다. 프로그래밍 직후, 0.1 V의 VD 및 2 V의 VG에서 "온" 상태의 드레인 전류 (ID) 는 약 6 x 10-4 A이고, 이는 "오프" 상태의 전류보다 104이 더 높다.
도 15은 8.2 nm의 터널링 산화물 두께 및 4 nm의 나노-Si 입자 사이즈를 갖는, 20 x 20 ㎛ 디바이스의 다양한 프로그래밍에서, 드레인 전류 (ID) 대 드레인 전압 (VD) 을 도시한다. "온" 또는 "오프" 상태로 프로그래밍한 후, 1 V에서 판독되는 드레인 전류는 각각 약 2 x 10-5 A 및 1 x 10-8 A이다. "온" 전류의 "오프" 전류에 대한 비율은 약 103으로, 도 14의 ID 대 VG 측정과 일치한다.
도 16은 나노결정 Si 양자 도트 메모리 디바이스를 형성하는 방법을 도시하는 흐름도이다. 이 방법은 명료성을 위해 넘버링된 단계들의 시퀀스 (sequence)로 도시되지만, 넘버링이 반드시 단계들의 순서를 지시하는 것은 아니 다. 이러한 단계들 중 일부가 생략되거나, 병렬적으로 실행되거나, 시퀀스의 엄격한 순서를 유지할 필요없이 실행될 수 있음이 이해되어야 한다. 이 방법은 단계 (1600) 에서 시작한다.
단계 (1602) 는 Si 기판 활성층을 덮는 게이트 (터널) 산화물층을 형성한다. 단계 (1604) 는 게이트 산화물층을 덮는 나노결정 Si 메모리 필름을 형성한다. 나노결정 Si 메모리 필름은 폴리-Si/Si 이산화물 스택을 포함한다. 단계 (1606) 는 나노결정 Si 메모리 필름을 덮는 콘트롤 Si 산화물층을 형성한다. 단계 (1608) 는 콘트롤 산화물층을 덮는 (콘트롤) 게이트 전극을 형성한다. 단계 (1610) 는 Si 활성층에 소스/드레인 (S/D) 영역을 형성한다. 이 단계들은 NOR 및 NAND 플래시 메모리 디바이스 모두의 제조를 기재하기 위한 의도임이 이해되어야 한다.
통상적으로, 단계 (1604) 의 나노결정 Si 메모리 필름 형성은 약 1 내지 30 nm 범위의 직경을 갖는 Si 나노결정의 형성을 포함한다. 또 다른 양태에서, 단계 (1604) 의 나노결정 Si 메모리 필름 형성은 하위 단계들을 포함한다. 단계 (1604a) 는 CVD 프로세스를 사용하여 비결정질 Si (a-Si) 층을 증착시킨다. 단계 (1604b) 는 a-Si 층의 부분을 열적으로 산화시킨다. 통상적으로, 단계 (1604) 의 나노결정 Si 메모리 필름의 형성은, 복수의 폴리-Si/Si 산화물 스택을 형성하는, a-Si 증착 및 산화 프로세스 (단계 (1604a) 및 (1604b)) 의 반복을 포함한다. 예를 들면, 약 2 내지 5개의 폴리-Si/Si 산화물 스택이 형성될 수도 있다.
일 양태에서, 단계 (1604b) 의 a-Si 의 부분의 열적 산화는 a-Si 층의 10 내지 80 % 범위의 열적 산화를 포함한다. 또 다른 양태에서, 단계 (1604a) 의 a-Si 층의 증착은 약 2 내지 10 nm 범위의 두께를 갖는 a-Si 층의 증착을 포함한다.
일 양태에서, 단계 (1604a) 의 a-Si 층의 증착은 추가적인 하위단계들 (도시되지 않음) 을 포함한다. 단계 (1604a1) 는 분당 약 40 내지 200 표준 큐빅 센티미터 (standard cubic centimeners per minute; sccm) 범위의 플로우 레이트에서 실란을 주입한다. 단계 (1604a2) 는 기판을 약 500 내지 600 ℃ 범위의 온도로 가열한다. 단계 (1604a3) 는 약 150 내지 250 밀리-토르 (milli-torr; mtorr) 범위의 증착 압력을 설정한다. 단계 (1604a4) 는 약 1 내지 5 분 범위의 지속 기간동안 증착시킨다.
다른 양태에서, 단계 (1604b) 의 a-Si 층의 부분의 열적 산화는 추가적인 하위 단계들 (도시되지 않음) 을 포함한다. 단계 (1604b1) 는 분당 약 1.6 표준 리터 (standard liters per minute; SLPM) 의 플로우 레이트에서 산소를 주입한다. 단계 (1604b2) 는 약 8 SLPM 의 플로우 레이트에서 질소를 주입한다. 단계 (1604b3) 는 기판을 약 700 내지 1100 ℃ 범위의 온도로 가열한다. 단계 (1604b4) 는 약 대기 분위기의 산화 압력을 설정하고, 단계 (1604b5) 는 약 5 내지 60 분 범위의 지속 기간동안 산화시킨다.
일 양태에서, 단계 (1606) 의 콘트롤 Si 산화물층 형성은 하위 단계들을 포함한다. 단계 (1606a) 는 CVD 또는 스퍼터링과 같은 증착 프로세스를 사용하여 a-Si 를 증착시킨다. 단계 (1606b) 는 a-Si 를 열적으로 산화시킨다. 통상 적으로, 콘트롤 Si 산화물층은 약 10 내지 50 nm 범위의 두께를 갖는다. 또 다른 방법으로, 단계 (1606) 는 CVD 또는 스퍼터링 프로세스를 사용하여 Si 산화물을 증착시킨다.
일 양태에서, 나노결정 Si 메모리 필름의 형성은 증착된 a-Si 층 (단계 1604a) 의 두께 감소를 포함한다. 나노결정 Si 입도는 증착된 a-Si 층의 감소된 두께에 대응하여 감소한다. 다른 양태에서, 단계 (1604b) 는 열적으로 산화된 a-Si 층의 부분을 증가시킨다. 나노결정 Si 입도는 스택 내의 Si 이산화물 두께의 증가에 대응하여 감소한다.
도 17은 나노결정 Si 양자 도트 메모리 디바이스를 동작시키는 방법을 도시하는 흐름도이다. 이 방법은 단계 (1700) 에서 시작한다. 단계 (1702) 는 Si 기판, 채널 영역을 갖는 Si 활성층, 채널 영역을 덮는 게이트 산화물층, 게이트 산화물층을 덮고 폴리결정의 Si (폴리-Si)/Si 이산화물 스택을 포함하는 나노결정 Si 필름, 나노결정 Si 필름을 덮는 콘트롤 Si 산화물층, 콘트롤 산화물층을 덮는 게이트 전극, 및 채널 영역에 인접한 Si 활성층내의 소스/드레인 영역을 갖는 Si 양자 도트 메모리 디바이스를 제공한다 (도 1의 설명 참조).
단계 (1704) 는 디바이스를 제 1 메모리 상태로 프로그래밍한다. 단계 (1706) 는 제 1 메모리 상태에 응답하여 제 1 드레인 전류를 공급한다. 단계 (1708) 는 제 1 드레인 전류에 응답하여 제 1 메모리 상태를 판독한다. 단계 (1710) 는 디바이스를 제 2 메모리 상태로 프로그래밍한다. 단계 (1712) 는 제 2 메모리 상태에 응답하여, 제 1 드레인 전류보다 적어도 106 큰 제 2 드레인 전류를 공급한다. 단계 (1714) 는 제 2 드레인 전류에 응답하여 제 2 메모리 상태를 판독한다. (상기 도 8 내지 15의 설명 참조)
일 양태에서, 단계 (1702) 의 Si 양자 도트 메모리 디바이스의 제공은, 약 3 내지 10 nm 범위의 게이트 산화물 두께 및 게이트 산화물 두께보다 약 1.5 내지 3 배 큰 콘트롤 산화물 두께를 갖는 디바이스의 제공을 포함한다. 단계 (1704) 및 (1710) 의 제 1 및 제 2 메모리 상태 프로그래밍은 각각, 20 볼트 미만의 드레인 전압을 공급하는 것을 포함한다. 단계 (1716) 는 제 1 및 제 2 메모리 상태를 10년보다 긴 지속 기간동안 보존한다.
관련되는 제조 프로세스와 함께 나노결정 Si 양자 도트 메모리 디바이스가 제공되었다. 재료 및 프로세스 디테일은 본 발명을 설명하는 예로서 제공되었다. 그러나, 본 발명은 단지 이러한 예들로 제한되지 않는다. 본 발명의 다른 변형 및 실시형태를 당업자는 실시할 수 있다.
상술한 바와 같은 본 발명에 따르면, 플래시 메모리의 폴로팅 게이트가 나노 입자로 대체되는 경우, 절연 산화물층의 취약 스폿은 단지 하나의 인접 나노 입자에만 영향을 미칠 뿐, 다른 저장 입자에는 영향을 미치지 않는다. 따라서, 메모리 보존 시간을 희생함이 없이, 터널 (게이트) 산화물 및 인터-레벨 (콘트롤) 산화물 모두의 두께가 감소될 수 있다. 본 발명은 절연 산화물의 취약 문제를 다 루는 나노-Si 양자 도트 플래시 메모리 제조를 위한 다중-층 화학적 기상 증착 (CVD) 폴리-Si 및 열적 산화 프로세스를 제공한다.
Claims (22)
- Si 기판 활성층을 덮는 게이트 산화물층을 형성하는 단계;폴리결정의 Si (폴리-Si)/Si 이산화물 스택을 포함하는, 상기 게이트 산화물층을 덮는 나노결정 Si 메모리 필름을 형성하는 단계;상기 나노결정 Si 메모리 필름을 덮는 콘트롤 Si 산화물층을 형성하는 단계;상기 콘트롤 산화물층을 덮는 게이트 전극을 형성하는 단계; 및상기 Si 활성층에 소스/드레인 영역을 형성하는 단계를 포함하는, 나노결정 실리콘 (Si) 양자 도트 메모리 디바이스를 형성하는 방법.
- 제 1 항에 있어서,상기 게이트 산화물층을 덮는 상기 나노결정 Si 메모리 필름을 형성하는 단계는,화학적 기상 증착 (CVD) 프로세스를 사용하여 비결정질 Si (a-Si) 층을 증착시키는 단계; 및상기 a-Si 층의 부분을 열적으로 산화시키는 단계를 포함하는, 나노결정 실리콘 (Si) 양자 도트 메모리 디바이스를 형성하는 방법.
- 제 2 항에 있어서,상기 게이트 산화물층을 덮는 상기 나노결정 Si 메모리 필름의 형성하는 단 계는 상기 a-Si 증착 및 산화 프로세스를 반복하여 복수의 폴리-Si/Si 이산화물 스택을 형성하는 단계를 포함하는, 나노결정 실리콘 (Si) 양자 도트 메모리 디바이스를 형성하는 방법.
- 제 3 항에 있어서,상기 복수의 폴리-Si/Si 이산화물 스택을 형성하는 단계는 약 2 내지 5 개의 폴리-Si/Si 이산화물 스택을 형성하는 단계를 포함하는, 나노결정 실리콘 (Si) 양자 도트 메모리 디바이스를 형성하는 방법.
- 제 2 항에 있어서,상기 a-Si 의 부분을 열적으로 산화시키는 단계는 a-Si 층의 약 10 내지 80 % 범위에서 열적으로 산화시키는 단계를 포함하는, 나노결정 실리콘 (Si) 양자 도트 메모리 디바이스를 형성하는 방법.
- 제 2 항에 있어서,상기 a-Si 층을 증착시키는 단계는 약 2 내지 10 나노미터 (nm) 범위의 두께를 갖는 a-Si 층을 증착시키는 단계를 포함하는, 나노결정 실리콘 (Si) 양자 도트 메모리 디바이스를 형성하는 방법.
- 제 2 항에 있어서,상기 a-Si 층을 증착시키는 단계는,분당 약 40 내지 200 표준 큐빅 센티미터 (standard cubic centimeters per minute; sccm) 범위의 플로우 레이트에서 실란을 주입 (introduce) 하는 단계;약 500 내지 600 ℃ 범위의 온도로 기판을 가열하는 단계;약 150 내지 250 밀리-토르 (mtorr) 범위로 증착 압력을 설정하는 단계; 및약 1 내지 5 분 범위의 지속 기간동안 증착시키는 단계를 포함하는, 나노결정 실리콘 (Si) 양자 도트 메모리 디바이스를 형성하는 방법.
- 제 2 항에 있어서,상기 a-Si 층의 부분을 열적으로 산화시키는 단계는,분당 약 1.6 표준 리터 (standard liters per minute; SLPM) 의 플로우 레이트에서 산소를 주입하는 단계;약 8 SLPM의 플로우 레이트에서 질소를 주입하는 단계;약 700 내지 1100 ℃ 범위의 온도로 상기 기판을 가열하는 단계;약 대기 분위기의 산화 압력을 설정하는 단계; 및약 5 내지 60 분 범위의 지속 기간동안 산화하는 단계를 포함하는, 나노결정 실리콘 (Si) 양자 도트 메모리 디바이스를 형성하는 방법.
- 제 1 항에 있어서,상기 게이트 산화물층을 덮는 상기 나노결정 Si 메모리 필름을 형성하는 단 계는 약 1 내지 30 nm 범위의 직경을 갖는 Si 나노결정을 형성하는 단계를 포함하는, 나노결정 실리콘 (Si) 양자 도트 메모리 디바이스를 형성하는 방법.
- 제 1 항에 있어서,상기 콘트롤 Si 산화물층을 형성하는 단계는,화학 기상 증착 (CVD) 및 스퍼터링으로 이루어진 그룹에서 선택된 증착 프로세스를 사용하여 a-Si 를 증착시키는 단계; 및상기 a-Si를 열적으로 산화시키는 단계를 포함하는, 나노결정 실리콘 (Si) 양자 도트 메모리 디바이스를 형성하는 방법.
- 제 1 항에 있어서,상기 콘트롤 Si 산화물층을 형성하는 단계는 약 10 내지 50 nm 범위의 두께를 갖는 Si 산화물층을 형성하는 단계를 포함하는, 나노결정 실리콘 (Si) 양자 도트 메모리 디바이스를 형성하는 방법.
- 제 2 항에 있어서,상기 나노결정 Si 메모리 필름을 형성하는 단계는,상기 증착된 a-Si 층의 두께를 감소시키는 단계; 및상기 증착된 a-Si 층의 감소된 두께에 대응하여 나노결정 Si 입도를 감소시키는 단계를 포함하는, 나노결정 실리콘 (Si) 양자 도트 메모리 디바이스를 형성하 는 방법.
- 제 2 항에 있어서,상기 나노결정 Si 메모리 필름을 형성하는 단계는,열적으로 산화된 a-Si 층의 부분을 증가시키는 단계; 및스택내의 Si 이산화물의 두께 증가에 대응하여 나노결정 Si 입도를 감소시키는 단계를 포함하는, 나노결정 실리콘 (Si) 양자 도트 메모리 디바이스를 형성하는 방법.
- 채널 영역을 갖는 Si 활성층을 갖는 Si 기판;상기 채널 영역을 덮는 게이트 산화물층;폴리결정의 Si (폴리-Si)/Si 이산화물 스택을 포함하는, 상기 게이트 산화물층을 덮는 나노결정 Si 메모리 필름;상기 나노결정 Si 메모리 필름을 덮는 콘트롤 Si 산화물층;상기 콘트롤 산화물층을 덮는 게이트 전극; 및상기 채널 영역에 인접한, 상기 Si 활성층 내의 소스/드레인 영역을 포함하는, 나노결정 실리콘 (Si) 양자 도트 메모리 디바이스.
- 제 14 항에 있어서,상기 나노결정 Si 메모리 필름은 복수의 폴리-Si/Si 이산화물 스택을 포함하 는, 나노결정 실리콘 (Si) 양자 도트 메모리 디바이스.
- 제 15 항에 있어서,상기 나노결정 Si 메모리 필름은 약 2 내지 5 개의 폴리-Si/Si 이산화물 스택을 포함하는, 나노결정 실리콘 (Si) 양자 도트 메모리 디바이스.
- 제 15 항에 있어서,상기 각각의 폴리-Si/Si 이산화물 스택은 스택 두께를 갖고, 각각의 스택의 Si 이산화물 부분은 상기 스택 두께의 약 10 내지 80 %의 두께를 갖는, 나노결정 실리콘 (Si) 양자 도트 메모리 디바이스.
- 제 15 항에 있어서,상기 각각의 폴리 Si/Si 이산화물 스택은 약 2 내지 10 나노미터 (nm) 범위의 스택 두께를 갖는, 나노결정 실리콘 (Si) 양자 도트 메모리 디바이스.
- 제 14 항에 있어서,상기 나노결정 Si 메모리 필름은 약 1 내지 30 nm 범위의 직경을 갖는 Si 나노결정들을 포함하는, 나노결정 실리콘 (Si) 양자 도트 메모리 디바이스.
- 제 14 항에 있어서,상기 콘트롤 산화물층은 10 내지 50 nm 범위의 두께를 갖는, 나노결정 실리콘 (Si) 양자 도트 메모리 디바이스.
- Si 기판, 채널 영역을 갖는 Si 활성층, 상기 채널 영역을 덮는 게이트 산화물층, 폴리결정의 Si (poly-Si)/Si 이산화물 스택을 포함하는, 상기 게이트 산화물층을 덮는 나노결정 Si 필름, 상기 나노결정 Si 필름을 덮는 콘트롤 Si 산화물층, 상기 콘트롤 산화물층을 덮는 게이트 전극, 및 상기 채널 영역에 인접한, 상기 Si 활성층 내의 소스/드레인 영역을 갖는 Si 양자 도트 메모리 디바이스를 제공하는 단계;상기 디바이스를 제 1 메모리 상태로 프로그래밍하는 단계;상기 제 1 메모리 상태에 응답하여 제 1 드레인 전류를 공급하는 단계;상기 제 1 드레인 전류에 응답하여, 상기 제 1 메모리 상태를 판독하는 단계;상기 디바이스를 제 2 메모리 상태로 프로그래밍하는 단계;상기 제 2 메모리 상태에 응답하여, 상기 제 1 드레인 전류보다 적어도 106 큰 제 2 드레인 전류를 공급하는 단계; 및상기 제 2 드레인 전류에 응답하여, 상기 제 2 메모리 상태를 판독하는 단계를 포함하는, 나노결정 실리콘 (Si) 양자 도트 메모리 디바이스를 동작시키는 방법.
- 제 21 항에 있어서,상기 Si 양자 도트 메모리 디바이스를 제공하는 단계는 약 3 내지 10 나노미터 (nm) 범위의 게이트 산화물 두께 및 상기 게이트 산화물 두께보다 약 1.5 내지 3 배 큰 콘트롤 산화물 두께를 갖는 디바이스를 제공하는 단계를 포함하고;상기 제 1 메모리 상태 및 제 2 메모리 상태를 프로그래밍하는 단계는 20 볼트 미만의 드레인 전류를 공급하는 단계를 포함하며;상기 방법은 상기 제 1 메모리 상태 및 제 2 메모리 상태를 10 년보다 긴 지속 기간동안 보존시키는 단계를 또한 포함하는, 나노결정 실리콘 (Si) 양자 도트 메모리 디바이스를 동작시키는 방법.
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