KR20080047155A - 비휘발성 메모리 소자 및 그 제조방법과 이를 포함한메모리 장치 - Google Patents

비휘발성 메모리 소자 및 그 제조방법과 이를 포함한메모리 장치 Download PDF

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Abstract

본 발명은 비휘발성 메모리 소자에 있어서, 기존의 제 1산화막을 아산화질소(N2O) 플라즈마를 이용한 실리콘 옥시 나이트라이드(SiOxNy)층이 포함되도록 형성하고, 기존의 질화막을 실리콘 과잉 질화막으로 형성함으로써, 비정질 실리콘 층의 레이저 조사에 의해 발생되는 폴리실리콘 층의 표면 불균일과 거칠기에 의해 야기되는 과도한 누설 전류를 저감시킬 수 있는 한편 저온 공정을 통해서도 유리기판 상에 비휘발성 메모리 소자를 제작할 수 있는 비휘발성 메모리 소자 및 그 제조 방법과 이를 포함하는 메모리 장치를 제공한다.

Description

비휘발성 메모리 소자 및 그 제조방법과 이를 포함한 메모리 장치{Non-Volatile Memory Device and fabrication method thereof and apparatus of memory including thereof}
도 1은 종래의 반도체 기판 상에 형성된 비휘발성 메모리 소자 구조를 도시한 단면도.
도 2는 종래의 유리기판 상에 형성된 비휘발성 메모리 소자 구조를 도시한 단면도.
도 3a 내지 도 3h는 본 발명의 실시예에 의한 비휘발성 메모리 소자의 제조 공정을 나타내는 공정 단면도.
도 4는 본 발명의 실시예에 의한 질화막 내의 비정질 실리콘 나노점의 형성을 나타내는 포토루미네센스 피크(Photoluminescence peak)를 나타내는 그래프.
도 5는 본 발명의 실시예에 의한 비휘발성 메모리 소자의 C-V 특성을 나타내는 그래프.
도 6a는 NAND형 구조의 비휘발성 메모리 장치를 나타내는 평면도.
도 6b는 도 6a에 대한 등가 회로도.
도 7a는 NOR형 구조의 비휘발성 메모리 장치를 나타내는 평면도.
도 7b는 도 7a에 대한 등가 회로도.
도 8은 본 발명의 실시예에 의한 평판 표시장치의 구성을 나타내는 블록도.
<도면 주요 부분에 대한 부호의 설명>
100 : 유리 기판 101 : 완충 산화막
102 : 비정질 실리콘 103 : 폴리 실리콘 층
110 : 제 1 절연막 106 : 실리콘 과잉 질화막
120 : 제 2 절연막 108 : 게이트 전극
130 : 소오스 140 : 드레인
본 발명은 비휘발성 메모리 소자 및 그 제조방법에 관한 것으로, 특히 유리기판 상에 형성되는 비휘발성 메모리 소자 및 그 제조방법과 이를 포함하는 메모리 장치에 관한 것이다.
일반적으로 비휘발성 메모리 소자는 플로팅 게이트형과 전하 트랩형 메모리 소자로 구분되는데, 플로팅 게이트형 메모리는 포텐셜 우물을 사용하여 기억을 유지하는 소자이고, 전하 트랩형 메모리는 질화막 내의 트랩 영역이나 질화막과 절연막 사이의 계면에 존재하는 트랩 영역에 전하를 트랩하여 기억을 유지하는 소자이다.
상기의 비휘발성 메모리 소자 중 전하 트랩형 메모리 소자의 대표적인 형태는 SONOS(Silicon-Oxide-Nitride-Oxide-Semiconductor) 구조이다.
도 1은 종래의 반도체 기판 상에 형성된 SONOS 구조의 비휘발성 메모리 소자의 단면을 나타낸 도면이다.
도 1을 참조하면, 종래 SONOS 구조의 비휘발성 메모리 소자는 반도체 기판(10) 상에 제1산화막(13), 질화막(14), 그리고 제2산화막(15)의 ONO 구조를 형성하고 상기 증착된 구조 위에 게이트 전극(16)을 형성하고, 게이트 전극(16) 양측의 반도체 기판(10) 표면에 소오스(17), 드레인(18)으로 구성된다.
상기 제1산화막(13)은 터널링 산화막이라고 하며, 비휘발성 메모리에서 질화막(14) 내의 트랩 영역이나 질화막(14) 계면의 트랩 영역으로 전자들이 터널링할 수 있는 역할을 한다. 제2산화막(15)은 블로킹 산화막이라고 하며, 질화막(14)과 게이트 전극(16) 간의 전하 이동을 막는 블로킹 역할을 한다. 상기 질화막(14)은 전하 저장을 위하여 사용되며, 전하의 저장 위치는 질화막(14) 내의 트랩 영역이나 질화막(14) 계면의 트랩 영역이다.
최근 들어 상기 비휘발성 메모리 소자를 도 1에 도시된 바와 같이 반도체 기판 상에 형성하는 것 외에 유리 기판 상에 형성하는 것이 널리 사용되고 있다.
도 2는 종래의 유리기판 상에 형성된 비휘발성 메모리 구조를 도시한 단면도이다.
도 2를 참조하면, 종래의 유리기판 상에 형성된 비휘발성 메모리 소자는 유리기판(20) 위에 유리기판(20)을 보호할 수 있도록 완충 산화막(21)을 증착하고, 플라즈마 CVD(Chemical Vapoer Deposition) 방법을 사용하여 비정절 실리콘 층을 형성한다. 상기 비정질 실리콘 층을 폴리실리콘 층(22)으로 변화시키기 위하여 상 기 비정질 실리콘 층에 레이저를 조사하여 다결정화 시킨다.
또한, 상기 폴리실리콘 층(22) 상에 제1산화막(23)을 형성하고, 상기 형성된 제1산화막(23) 상에 질화막(24)을 형성하고, 상기 질화막(24) 상에 제2산화막(25)을 형성하고, 상기 제2산화막(25) 상에 게이트 전극(26)을 형성하고, 게이트 전극(26) 양측의 폴리실리콘 층(22) 표면에 고농도 불순물을 도핑함으로써 형성된 소오스(27), 드레인(28)으로 구성된다.
단, 이 경우 상기 형성된 폴리실리콘 층(22)의 표면은 매우 거칠고, 불균일하여 유리기판 상에 비휘발성 메모리 제작시에 매우 큰 누설전류를 발생시키는 원인이 된다는 문제가 있다.
즉, 도 2에 도시된 유리기판(20) 상에서 구성된 SONOS 구조의 비휘발성 메모리 소자의 경우 폴리실리콘 층(22) 표면의 불균일과 거칠기로 인하여 누설전류가 매우 커지게 되며, 이로 인하여 프로그래밍/소거 시에 정상적인 기능이 수행되지 않는다는 단점이 있다.
본 발명은 비휘발성 메모리 소자에 있어서, 기존의 제 1산화막을 아산화질소(N2O) 플라즈마를 이용한 실리콘 옥시 나이트라이드(SiOxNy)층이 포함되도록 형성하고, 기존의 질화막을 실리콘 과잉 질화막으로 형성함으로써, 비정질 실리콘 층의 레이저 조사에 의해 발생되는 폴리실리콘 층의 표면 불균일과 거칠기에 의해 야기되는 과도한 누설 전류를 저감시킬 수 있는 한편 저온 공정을 통해서도 유리기판 상에 비휘발성 메모리 소자를 제작할 수 있는 비휘발성 메모리 소자 및 그 제조 방법과 이를 포함하는 메모리 장치를 제공함에 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 실시예에 의한 비휘발성 메모리 소자는, 유리기판 상에 형성된 완충 산화막과; 상기 완충 산화막 상에 형성된 폴리실리콘층과; 상기 폴리실리콘층 상에 적층 구조의 실리콘옥시나이트라이드층(SiOxNy층)과 산화실리콘층(SiO2층)으로 형성된 제 1절연막과; 상기 제 1 절연막 상에 형성된 실리콘 과잉 질화막과; 상기 질화막 상에 형성된 제 2절연막과; 상기 제 2 절연막 상에 형성된 게이트 전극과; 상기 폴리실리콘층의 노출 영역에 불순물 이온 주입을 통해 형성된 소오스/드레인이 포함되어 구성됨을 특징으로 한다.
여기서, 상기 실리콘 과잉 질화막 내에는 비정질 실리콘 나노점(a-Si Nano Dot)이 포함됨을 특징으로 한다.
또한, 상기 실리콘 과잉 질화막은 유도 결합 플라즈마 CVD를 통해 SixNy 증착 가스 중 실리콘이 과잉되도록 유량을 조절하여 형성되며, 상기 SixNy의 증착을 위한 SiH4 : NH3 가스의 비율은 6 : 4 ~ 6 : 3 임을 특징으로 한다.
또한, 상기 SiOxNy층 및 SiO2층은 유도 결합 플라즈마 CVD 장비 내에서 아산화질소 플라즈마를 이용한 산화에 의해 형성됨을 특징으로 한다.
또한, 본 발명의 실시예에 의한 비휘발성 메모리 소자의 제조방법은, 유리기판 상에 완충 산화막이 형성되는 단계와; 상기 완충 산화막 상에 폴리실리콘층이 형성되는 단계와; 상기 폴리실리콘층 상에 아산화질소 플라즈마를 사용하여 실리콘 옥시나이트라이드층(SiOxNy층) 및 산화실리콘층(SiO2층)의 적층 구조로 구현되는 제 1절연막이 형성되는 단계와; 상기 제 1 절연막 상에 실리콘 과잉 질화막이 형성되는 단계와; 상기 질화막 상에 제 2절연막이 형성되는 단계와; 상기 제 2 절연막 상에 게이트 전극이 형성되는 단계와; 상기 폴리실리콘층의 노출 영역에 불순물 이온 주입을 통해 소오스/드레인이 형성되는 단계가 포함되어 구성됨을 특징으로 한다.
이 때, 상기 실리콘 과잉 질화막은 유도 결합 플라즈마 CVD를 통해 SixNy 증착 가스 중 실리콘이 과잉되도록 유량을 조절하여 형성되고, 상기 SixNy의 증착을 위한 SiH4 : NH3 가스의 비율은 6 : 4 ~ 6 : 3 임을 특징으로 하는 한다.
또한, 본 발명의 실시예에 의한 비휘발성 메모리 장치는, 활성영역을 정의하는 필드영역과; 상기 활성영역 및 필드영역을 가로지르는 워드라인이 형성되며, 상기 워드라인과 활성영역의 교차지점에 형성되는 비휘발성 메모리 소자가 구비되는 비휘발성 메모리 장치에 있어서,
상기 비휘발성 메모리 소자는, 유리기판 상에 형성된 완충 산화막과; 상기 완충 산화막 상에 형성된 폴리실리콘층과; 상기 폴리실리콘층 상에 적층 구조의 실리콘옥시나이트라이드층(SiOxNy층)과 산화실리콘층(SiO2층)으로 형성된 제 1절연막과; 상기 제 1 절연막 상에 형성된 실리콘 과잉 질화막과; 상기 질화막 상에 형성된 제 2절연막과; 상기 제 2 절연막 상에 형성된 게이트 전극과; 상기 폴리실리콘층의 노출 영역에 불순물 이온 주입을 통해 형성된 소오스/드레인이 포함되어 구성 됨을 특징으로 한다.
또한, 본 발명의 실시예에 의한 평판표시장치는, 전원부, 메모리부, 프로그램부, 버퍼부 및 패널부가 포함되어 구성되는 평판표시장치에 있어서, 상기 메모리부는 비휘발성 메모리 소자를 포함하며,
상기 비휘발성 메모리 소자는, 유리기판 상에 형성된 완충 산화막과; 상기 완충 산화막 상에 형성된 폴리실리콘층과; 상기 폴리실리콘층 상에 적층 구조의 실리콘옥시나이트라이드층(SiOxNy층)과 산화실리콘층(SiO2층)으로 형성된 제 1절연막과; 상기 제 1 절연막 상에 형성된 실리콘 과잉 질화막과; 상기 질화막 상에 형성된 제 2절연막과; 상기 제 2 절연막 상에 형성된 게이트 전극과; 상기 폴리실리콘층의 노출 영역에 불순물 이온 주입을 통해 형성된 소오스/드레인이 포함되어 구성됨을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하도록 한다.
도 3a 내지 도 3h는 본 발명의 실시예에 의한 비휘발성 메모리 소자의 제조 공정을 나타내는 공정 단면도이다.
먼저 도 3a를 참조하면, 유리기판(100) 상에 CVD 방법을 사용하여 완충 산화막(101)을 증착한다.
이 때, 상기 완충 산화막(101)은 유리기판과 추후 형성될 비휘발성 메모리 소자 사이의 불순물을 차단하기 위하여 3,000Å 정도의 두께로 증착하는 것이 바람직하다.
다음으로 도 3b에 도시된 바와 같이 상기 완충 산화막(101) 상에 비정질 실리콘층(102)을 CVD 방법을 사용하여 500~600Å 정도 증착하고, 상기 증착된 비정질 실리콘층(102)에 레이저를 조사한다.
상기 공정을 거치게 되면 도 3c에 도시된 바와 같이 상기 비정질 실리콘(102)층은 폴리실리콘층(103)으로 변환된다. 단, 상기 공정을 통해 형성된 폴리실리콘층(103)의 표면은 균일하지 않고 거친 상태를 나타내게 된다.
이에 도 3d에 도시된 바와 같이 상기 표면이 거친 폴리실리콘층(103) 상에 제 1절연막(110)을 형성한다.
이 때, 상기 제 1절연막(110)은 500℃ 이하의 저온 공정을 유지 하기 위해 유도 결합 플라즈마 CVD 장비 내에서 아산화질소(N2O) 플라즈마를 이용한 산화에 의해 형성됨을 특징으로 한다.
또한, 상기 공정을 통해 상기 제 1절연막(110)은 실리콘 옥시 나이트라이드(SiOxNy)층(112)과 산화실리콘층(SiO2층)(114)의 적층구조로 형성될 수 있다.
이 때, 상기 SiOxNy층(112)의 두께는 10~20Å 정도의 두께로 형성될 수 있으며, 15Å 정도로 형성되는 것이 바람직하며, SiO2층(114)의 두께는 10~25Å 정도의 두께로 형성될 수 있으며, 15Å 정도로 형성되는 것이 바람직하다.
즉, 상기 제 1절연막을 구성하는 SiOxNy층(112) 및 SiO2층(114)은 동일한 장비에 의해 순차적으로 형성되는데, 폴리실리콘층(103) 표면 상에 아산화질소(N2O) 플라즈마를 이용한 산화 공정을 수행할 경우 상기 폴리실리콘 상에 형성되는 절연층에 포함된 질소의 농도가 상기 폴리실리콘 표면으로부터 점차적으로 저하되기 때문에, 상기 폴리실리콘 표면 상에 형성되는 SiOxNy층(112)은 고 농도의 질소가 포함되어 있고, 상기 SiOxNy층(112) 상에 형성된 SiO2층(114)에는 질소가 거의 포함되어 있지 않게 되는 것이다.
보다 상세히 설명하면, 폴리실리콘 표면 상에 아산화질소 플라즈마를 이용한 산화 공정의 초기 단계에서는 폴리실리콘 표면에서 Si3N4 결합이 매우 빠르게 형성되면서 폴리실리콘 표면에서는 질소의 농도가 높으며, 이후 상기 절연층이 성장하면서 N2O로부터 형성된 원자화된 산소가 질소를 대처하는 현상이 나타나게 된다.
이에 따라 상기 절연층은 질소가 포함된 층의 농도를 기준으로 SiOxNy층(112) 및 SiO2층(114)으로 구분할 수 있게 되는 것이다.
즉, 증착된 상기 절연층의 두께가 30Å이라 가정할 경우 폴리실리콘 표면으로부터 15Å이상에서는 질소 농도가 거의 0에 가까우므로 상기 15Å 두께 이전의 절연층은 SiOxNy층(112)이 되는 것이고, 그 이상의 절연층은 SiO2층(114)이 되는 것이다.
이와 같이 형성되는 상기 SiOxNy층(112)과 SiO2층(114)은 기존의 폴리실리콘의 표면특성에 의해 발생되는 누설 전류를 저감토록 함으로써 전하의 프로그래밍/소거 시에 정상적인 기능이 수행되도록 한다.
다음으로 도 3e에서와 같이 상기 제 1 절연막(110) 상에 유도 결합 플라즈마 CVD를 사용하여 실리콘 과잉 질화막(106)을 형성한다.
즉, 본 발명의 실시예의 경우 상기 실리콘 과잉 질화막(106)의 증착 공정에 있어서, SixNy 증착 가스의 유량을 조절하여 기존의 질화막에 비해 실리콘이 과잉되도록 그 유량을 조절한다. 이 때, 상기 SixNy 박막 증착을 위한 SiH4 : NH3 가스 비율은 약 6 : 4 ~ 6 : 3 임이 바람직하다.
이와 같이 실리콘이 과잉되도록 가스의 유량이 조절될 경우 과잉되는 실리콘 입자끼리 서로 결합하여 상기 질화막 내에 비정질 실리콘 나노점(a-Si Nano Dot)이 형성되며, 이에 따라 결과적으로 실리콘 과잉 질화막(106)이 형성되는 것이다.
즉, 본 발명의 실시예에 의할 경우 상기 질화막 내에 비정질 실리콘 나노점들이 저온 공정을 통한 증착 과정에서 형성됨으로써, 실리콘 과잉 질화막이 형성되고, 이 때, 상기 형성된 비정질 실리콘 나노점들은 전하 저장의 역할을 하게되어 상기 질화막(106) 내의 트랩영역 또는 제 1 절연막(110)와 질화막(106) 사이의 계면 트랩 영역이나 질화막(106)과 추후 형성될 제 2 절연막(도 3f의 120) 사이의 계면 트랩 영역에 전하를 트랩하여 저장할 수 있다.
상기 질화막(106)은 50~350Å 정도의 두께로 형성될 수 있으며, 150Å 정도로 형성되는 것이 바람직하다.
또한, 상기 SixNy 증착 가스의 유량을 조절함을 통해 상기 실리콘 나노점의 크기를 조절할 수 있다. 상기 실리콘 나노점의 크기에 따른 효과는 이하 도 4를 통해 설명하도록 한다.
도 4는 본 발명의 실시예에 의한 질화막 내의 비정질 실리콘 나노점의 형성을 나타내는 포토루미네센스 피크(Photoluminescence peak)를 나타내는 그래프이다.
도 4를 참조하면, x축은 파장을 나타내는 것으로, 피크가 단파장에서 나타나는 것은 질화막 내에 형성된 비정질 실리콘 나노점의 크기가 작은 것을 의미하고, 피크가 장파장에서 나타나는 것은 질화막 내에 형성된 비정질 실리콘 나노점의 크기가 큰 것을 의미한다.
또한, y축은 상기 질화막 내에 비정질 실리콘 나노점에 의해서 나타나는 발광 특성을 보여주는 것으로, 비정질 실리콘 나노점이 너무 작은 경우에는 거대한 양자구속 효과에 의하여 터널링 장벽이 낮아져서 전하 저장의 효과를 알 수 있는 C-V 곡선의 평탄 밴드 전압 변화 폭이 줄어들게 된다.
반면에 비정질 실리콘 나노점이 너무 큰 경우에는 bulk 비정질 실리콘 특성을 나타냄으로 인하여 전하 저장 효과가 줄어들게 된다.
즉, 상기 도 4를 통해 도출된 데이터를 통해 실리콘 과잉 질화막 내에 형성된 비정질 실리콘 나노점의 크기를 조절함으로써 전하 저장이 극대화 될 수 있음을 확인할 수 있다.
그 다음 도 3f를 참조하면, 상기 질화막(106) 상에 유도 결합 플라즈마 CVD를 사용하여 제 2 절연막(120)을 형성한다. 상기 제 2 절연막(120)은 50~200Å 정도의 두께로 형성될 수 있으며, 85Å 정도로 형성되는 것이 바람직하다.
상기 제 2 절연막(120)은 유리기판 상에 형성된 비휘발성 메모리에서 게이트 전극과 전하 트랩 영역을 가진 질화막(106) 사이에서 전하의 이동을 블로킹함으로써 블로킹 산화막의 역할을 한다.
그 다음 도 3g에 도시된 바와 같이 상기 제 2 절연막(120) 상에 게이트 전극의 증착 공정 후에 사진 및 식각 공정을 수행하여 패터닝을 실행함으로써 게이트 전극(108)을 형성하며, 마지막으로 도 3h에 도시된 바와 같이 상기 형성된 박막 상에서 사진 및 식각 공정을 수행하고, 상기 노출된 폴리실리콘층(103) 상에 불순물 이온 주입을 통하여 소오스(130)/드레인(140)을 형성한다.
도 5는 본 발명의 실시예에 의한 비휘발성 메모리 소자의 C-V 특성을 나타내는 그래프이다.
도 5는 기존의 질화막을 사용하였을 경우와 본 발명의 실시예에 의한 실리콘 과잉 질화막을 사용하였을 때의 C-V 곡선을 나타내는 것으로서, C-V hystersis 곡선의 평탄 밴드 전압 변화 폭이 큰 것이 더욱 전하 저장을 많이 할 수 있음을 의미한다.
즉, 기존의 질화막을 사용하였을 경우의 C-V 곡선에 의하면, 평탄 밴드 전압 변화 폭이 본 발명의 실시예에 의한 비정질 실리콘 나노점이 구비된 실리콘 과잉 질화막을 사용한 C-V 곡선의 평탄 밴드 전압 변화 폭에 비해 작다는 것을 알 수 있으며, 따라서, 전하 저장의 효과가 본 발명의 실시예에 의할 경우 훨씬 증대하였음을 확인할 수 있다.
상기 도 5의 그래프의 결과를 나타내기 위한 구체적인 실험의 조건은 비정질 실리콘 나노점이 구비된 실리콘 과잉 질화막의 증착을 위하여 SiH4 : NH3의 가스비를 6 : 4 로 하였고, 기판의 온도는 300℃로 하였고, RF power는 200W를 사용하였다.
앞서 도 3을 통해 설명한 비휘발성 메모리 소자를 이용하여 비휘발성 메모리를 구현할 수 있다.
상기 비휘발성 메모리는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory)와 함께 중요한 위치를 차지하는 것으로, 사용하는 데이터가 일시적으로 기억되는 휘발성의 RAM(Random Access Memory)에 비해 상기 비휘발성 메모리는 전원을 끊어도 기억하고 있는 정보를 잃지 않는 특성을 가지고 있다.
상기 비휘발성 메모리 중에서도, EEPROM(Electrically Erasable and Programmable Read Only Memory)은 전기적으로 데이터의 프로그램과 소거가 가능하고, 시스템에 넣은 채로 손쉽게 데이터의 고쳐 쓰기가 가능하기 때문에 시스템측에서의 요구가 강하다.
디지털 데이터를 전기적으로 읽고 쓸 수 있는 비휘발성 메모리에는 셀 단위로 소거와 읽기가 가능한 바이트 소거 메모리와, 수십 또는 수백 바이트 이상의 블록 단위로만 데이터를 소거하고 바이트 단위로 기록할 수 있는 플래시 메모리로 크게 분류할 수 있다.
바이트 소거 메모리는 바이트 단위로 선택적으로 소거, 프로그램되기 때문에 사용하기 쉽고 응용면에서도 유리하지만, 2개의 트랜지스터 셀을 필 요로 하기 때 문에 칩사이즈가 커지고 가격이 높다. 플래시 메모리는 프로그램은 비트마다 가능하지만, 소거는 전비트 일괄 또는 블록단위로 한다.
플래시 메모리는 메모리 셀이 1개의 트랜지스터로 이루어져 셀 면적이 적으며, 기억정보가 전원이 꺼지더라도 없어지지 않는 비휘발성 메모리이다.
현재 가장 일반적인 플래시 메모리의 구조는 크게 비트라인과 접지 사이에 셀이 병렬로 배치된 NOR형 구조와 직렬로 배치된 NAND형 구조로 나눌 수 있다.
도 6a는 NAND형 구조의 비휘발성 메모리 셀을 나타내는 평면도이며, 도 6b는 이에 대한 등가 회로도이다.
도 6a를 참조하면, 활성영역(2)을 정의하는 필드영역이 형성되어 있다. 상기 활성영역(2) 및 필드영역을 가로지르는 워드라인(4)이 형성되어 있으며, 상기 워드라인(4)이 활성영역(2)을 가로지르는 영역은 메모리 소자 즉, 트랜지스터의 게이트전극(6)이 된다. 상기 워드라인(4)과 수직하여 비트라인(8)이 형성되어 있다. 도면부호 A는 하나의 기억 정보 단위인 셀을 나타낸다.
이 때, 상기 셀은 앞서 도 3을 통해 설명한 바와 같은 본 발명의 실시예에 의한 비휘발성 메모리 소자로 구현됨을 특징으로 한다.
도 7a는 NOR형 구조의 비휘발성 메모리 셀을 나타내는 평면도이며, 도 7b는 이에 대한 등가 회로도이다.
도 7a를 참조하면, 활성영역을 정의하는 필드영역(62)이 형성되어 있다. 상기 활성영역 및 필드영역(62)을 가로질러 워드라인(64)이 형성되어 있으며, 상기 워드라인(64)이 활성영역을 가로지르는 영역은 메모리 소자 즉, 트랜지스터의 게이 트전극(66)이 된다. 상기 게이트전극(66)의 양 측면의 활성영역은 불순물이 이온주입되어 소오스 영역(68) 및 드레인 영역(70)이 되며, 상기 드레인 영역(70)에는 상기 워드라인(64)과 수직하여 형성된 비트라인(72)과 연결되는 콘택(74)이 형성되어 있다. 도면부호 B는 하나의 기억 정보 단위인 셀을 나타낸다.
이 때, 상기 셀은 앞서 도 3을 통해 설명한 바와 같은 본 발명의 실시예에 의한 비휘발성 메모리 소자로 구현됨을 특징으로 한다.
기능적으로는, NAND형 플래시는 랜덤 읽어냄의 속도가 NOR형에 비해 늦고, 또 데이터 써넣기와 소거를 NAND형셀 어레이에 직렬 접속한 복수의 셀을 하나의 집단으로 해야 하는 제한이 붙는다.
반면에, NAND형 플래시는 셀 면적을 작게 할 수 있기 때문에, 비트당 단가를 싸게 할 수 있는 이점을 갖는다. 이는 셀의 구조에서 1비트 당 콘택이 차지하는 면적을 작게 할 수 있기 때문이다.
또한, 이와 같이 본 발명의 실시예에 의한 비휘발성 메모리 소자가 구비된 메모리는 유기 전계발광 표시장치와 같은 평판 표시장치에 구비될 수 있다.
도 8은 본 발명의 실시예에 의한 평판 표시장치의 구성을 나타내는 블록도이다.
단, 도 8에서는 평판 표시장치 중 유기 전계발광 표시장치를 그 예로 설명하나, 본 발명의 실시예에 의한 평판 표시장치가 반드시 이에 한정되는 것은 아니다.
도 8을 참조하면, 본 발명의 실시예에 의한 유기 전계발광 표시장치(700)는, 전원부(710), 메모리부(720), 프로그램부(FPGA : 730), 버퍼부(Buffer : 740) 및 패널부(Panel : 750)로 구성된다.
먼저, 상기 전원부(710)는 전원 공급원으로부터 전원을 공급 받아 스탭 다운(step down)시켜 상기 전원이 분할된 전원 전압을 각 내장 회로부별로 전달한다.
즉, 상기 전원부(710)는 메모리부(720), 프로그램부(730), 버퍼부(740) 및 패널부(750)로 상기 전원 전압으로 가변하여 각 내장 회로부에 전달하도록 설계된다.
여기서, 상기 내장 회로부는 메모리부(720), 프로그램부(730), 버퍼부(740) 및 패널부(750)를 총칭하여 명명하며, 상기 전원부(710)도 내장 회로부에 포함된다.
다음, 상기 메모리부(720)는 앞서 도 6 및 도 7을 통해 설명한 비휘발성 메모리로 구현되는 것으로, 상기 메모리부를 구성하는 메모리 소자는 앞서 도 3을 통해 설명된 본 발명의 실시예에 의한 비휘발성 메모리 소자임을 특징으로 한다.
특히, 최근 들어 상기 메모리부의 데이터 처리 속도가 계속적으로 빨라짐에 따라, 상기 메모리부(720)에 저장된 데이터는 상기 프로그램부(730)로 신속하게 전달된다.
또한, 상기 프로그램부(Field Programmable Gate Array : 730)는 이미 이식된 프로그램 로직에 따라 상기 메모리부(720)로부터 데이터를 전달받고 상기 메모리부(720)에 커맨드 신호(command signal) 및 어드레스 신호(address signal)를 전달한다. 즉, 상기 메모리부(720)는 상기 커맨드 신호 및 어드레스 신호에 따라 상기 메모리부(720)의 어드레스(address)를 지정하고, 상기 어드레스에 상응하는 데 이터를 상기 프로그램부(730)에 출력한다.
따라서, 상기 프로그램부(730)에 수신된 데이터(Data)는 상기 프로그램 로직에 의해 프로그램 신호 및 컨트롤 신호로 생성및 변환되어 버퍼부(140)에 전달된다.
여기서, 상기 컨트롤 신호는 패널부(750)의 유기전계 발광소자를 동작시키는 상기 프로그램 신호를 제어한다.
또한, 상기 버퍼부(740)는 일시적인 정보를 저장하는 기억 장소이며 한 장치에서 다른 장치로 정보를 송신할 때 일어나는 시간의 차이나 정보 흐름 속도의 차이를 보상하기 위해 사용하는 장치이다.
또한, 상기 패널부(750)는 픽셀부(780), 데이터 구동부(760) 및 스캔 구동부(770)를 구비하며 상기 픽셀부(780)는 유기전계 발광소자를 구비한다.
또한, 상기 패널부(750)는 상기 버퍼부(740)로부터 프로그램 신호 및 컨트롤 신호를 입력받아 상기 유기전계 발광소자가 자발광되게 한다.
이상에서 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하였으나, 본 발명은 이에 한정되는 것이 아니며 본 발명의 기술적 사상의 범위 내에서 당업자에 의해 그 개량이나 변형이 가능하다.
이상에서 살펴본 바와 같이, 본 발명은 유리기판 상에 형성되는 비휘발성 메모리 소자의 소형화, 축소화를 위하여 기존의 제 1산화막으로 사용되는 실리콘 산화막 대신에 아산화질소(N2O) 플라즈마를 이용한 실리콘 옥시 나이트라이 드(SiOxNy)층으로 형성하고, 기존의 질화막을 실리콘 과잉 질화막으로 형성함으로써, 비정질 실리콘 층의 레이저 조사에 의해 발생되는 폴리실리콘 층의 표면 불균일과 거칠기에 의해 야기되는 과도한 누설 전류를 저감시킬 수 있는 한편 저온 공정을 통해서도 유리기판 상에 비휘발성 메모리 소자를 제작할 수 있다는 장점이 있다.
즉, 고온 공정을 사용하지 않으면서도 유리기판 상에 비휘발성 메모리 소자를 제조할 수 있게 되어, 결과적으로 유기 전계발광 표시장치 등의 평판 표시장치에 적용 가능하다는 장점이 있다.

Claims (20)

  1. 유리기판 상에 형성된 완충 산화막과;
    상기 완충 산화막 상에 형성된 폴리실리콘층과;
    상기 폴리실리콘층 상에 적층 구조의 실리콘옥시나이트라이드층(SiOxNy층)과 산화실리콘층(SiO2층)으로 형성된 제 1절연막과;
    상기 제 1 절연막 상에 형성된 실리콘 과잉 질화막과;
    상기 질화막 상에 형성된 제 2절연막과;
    상기 제 2 절연막 상에 형성된 게이트 전극과;
    상기 폴리실리콘층의 노출 영역에 불순물 이온 주입을 통해 형성된 소오스/드레인이 포함되어 구성됨을 특징으로 하는 비휘발성 메모리 소자.
  2. 제 1항에 있어서,
    상기 실리콘 과잉 질화막 내에는 비정질 실리콘 나노점(a-Si Nano Dot)이 포함됨을 특징으로 하는 비휘발성 메모리 소자.
  3. 제 1항에 있어서,
    상기 실리콘 과잉 질화막은 유도 결합 플라즈마 CVD를 통해 SixNy 증착 가스 중 실리콘이 과잉되도록 유량을 조절하여 형성됨을 특징으로 하는 비휘발성 메모리 소자.
  4. 제 3항에 있어서,
    상기 SixNy의 증착을 위한 SiH4 : NH3의 가스 비율은 6 : 4 ~ 6 : 3 임을 특징으로 하는 비휘발성 메모리 소자.
  5. 제 1항에 있어서,
    상기 실리콘 과잉 질화막은 약 50 내지 350Å의 두께로 형성됨을 특징으로 하는 비휘발성 메모리 소자.
  6. 제 1항에 있어서,
    상기 SiOxNy층 및 SiO2층은 유도 결합 플라즈마 CVD 장비 내에서 아산화질소 플라즈마를 이용한 산화에 의해 형성됨을 특징으로 하는 비휘발성 메모리 소자.
  7. 제 1항에 있어서,
    상기 제 1절연막 내의 SiOxNy층의 두께는 약 10 내지 20Å의 두께로 형성됨을 특징으로 하는 비휘발성 메모리 소자.
  8. 제 1항에 있어서,
    상기 제 1절연막 내의 SiO2층의 두께는 약 10 내지 25Å의 두께로 형성됨을 특징으로 하는 비휘발성 메모리 소자.
  9. 유리기판 상에 완충 산화막이 형성되는 단계와;
    상기 완충 산화막 상에 폴리실리콘층이 형성되는 단계와;
    상기 폴리실리콘층 상에 아산화질소 플라즈마를 사용하여 실리콘 옥시나이트라이드층(SiOxNy층) 및 산화실리콘층(SiO2층)의 적층 구조로 구현되는 제 1절연막이 형성되는 단계와;
    상기 제 1 절연막 상에 실리콘 과잉 질화막이 형성되는 단계와;
    상기 질화막 상에 제 2절연막이 형성되는 단계와;
    상기 제 2 절연막 상에 게이트 전극이 형성되는 단계와;
    상기 폴리실리콘층의 노출 영역에 불순물 이온 주입을 통해 소오스/드레인이 형성되는 단계가 포함되어 구성됨을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
  10. 제 9항에 있어서,
    상기 폴리실리콘층은 상기 완충 산화막에 증착된 비정질 실리콘층에 레이저가 조사되어 형성됨을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
  11. 제 9항에 있어서,
    상기 SiOxNy층 및 (SiO2층은 유도 결합 플라즈마 CVD 장비 내에서 아산화질소 플라즈마를 이용한 산화에 의해 형성됨을 특징으로 하는 비휘발성 메모리 소자 제조방법.
  12. 제 9항에 있어서,
    상기 SiOxNy층은 고 농도의 질소가 포함되어 있음을 특징으로 하는 비휘발성 메모리 소자 제조방법.
  13. 제 9항에 있어서,
    상기 실리콘 과잉 질화막 내에는 비정질 실리콘 나노점(a-Si Nano Dot)이 포함됨을 특징으로 하는 비휘발성 메모리 소자 제조방법.
  14. 제 9항에 있어서,
    상기 실리콘 과잉 질화막은 유도 결합 플라즈마 CVD를 통해 SixNy 증착 가스 중 실리콘이 과잉되도록 유량을 조절하여 형성됨을 특징으로 하는 비휘발성 메모리 소자 제조방법.
  15. 제 14항에 있어서,
    상기 SixNy 의 증착을 위한 SiH4 : NH3의 가스 비율은 6 : 4 ~ 6 : 3 임을 특징으로 하는 비휘발성 메모리 소자 제조방법.
  16. 활성영역을 정의하는 필드영역과; 상기 활성영역 및 필드영역을 가로지르는 워드라인이 형성되며, 상기 워드라인과 활성영역의 교차지점에 형성되는 비휘발성 메모리 소자가 구비되는 비휘발성 메모리 장치에 있어서,
    상기 비휘발성 메모리 소자는,
    유리기판 상에 형성된 완충 산화막과;
    상기 완충 산화막 상에 형성된 폴리실리콘층과;
    상기 폴리실리콘층 상에 적층 구조의 실리콘옥시나이트라이드층(SiOxNy층)과 산화실리콘층(SiO2층)으로 형성된 제 1절연막과;
    상기 제 1 절연막 상에 형성된 실리콘 과잉 질화막과;
    상기 질화막 상에 형성된 제 2절연막과;
    상기 제 2 절연막 상에 형성된 게이트 전극과;
    상기 폴리실리콘층의 노출 영역에 불순물 이온 주입을 통해 형성된 소오스/드레인이 포함되어 구성됨을 특징으로 하는 비휘발성 메모리 장치.
  17. 제 16항에 있어서,
    상기 실리콘 과잉 질화막 내에는 비정질 실리콘 나노점(a-Si Nano Dot)이 포 함됨을 특징으로 하는 비휘발성 메모리 장치.
  18. 제 16항에 있어서,
    상기 비휘발성 메모리 장치는 NAND형 구조 또는 NOR형 구조로 이루어짐을 특징으로 하는 비휘발성 메모리 장치.
  19. 전원부, 메모리부, 프로그램부, 버퍼부 및 패널부가 포함되어 구성되는 평판표시장치에 있어서,
    상기 메모리부는 비휘발성 메모리 소자를 포함하며,
    상기 비휘발성 메모리 소자는,
    유리기판 상에 형성된 완충 산화막과;
    상기 완충 산화막 상에 형성된 폴리실리콘층과;
    상기 폴리실리콘층 상에 적층 구조의 실리콘옥시나이트라이드층(SiOxNy층)과 산화실리콘층(SiO2층)으로 형성된 제 1절연막과;
    상기 제 1 절연막 상에 형성된 실리콘 과잉 질화막과;
    상기 질화막 상에 형성된 제 2절연막과;
    상기 제 2 절연막 상에 형성된 게이트 전극과;
    상기 폴리실리콘층의 노출 영역에 불순물 이온 주입을 통해 형성된 소오스/드레인이 포함되어 구성됨을 특징으로 하는 평판표시장치.
  20. 제 19항에 있어서,
    상기 실리콘 과잉 질화막 내에는 비정질 실리콘 나노점(a-Si Nano Dot)이 포함됨을 특징으로 하는 평판표시장치.
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