KR100678295B1 - 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 제조 방법에 관한 것으로, 보다 자세하게는 실리콘 기판 상에 터널 산화막을 적층하는 단계, 상기 터널 산화막 상에 전장의 균일도를 증가 시키기 위해 비결정질 폴리실리콘(amorphous polysilicon)막인 플로팅 게이트를 증착시키는 단계, 상기 플로팅 게이트 상에 유전체 ONO 막을 증착하는 단계, 상기 유전체 ONO 막상에 컨트롤 게이트를 증착하는 단계, 이후 포토레지스트를 스트립 후, 패턴 식각(pattern etch) 및 소오스/드레인을 형성하는 단계로 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 반도체 제조 방법은 플로팅 게이트 구성 시 비결정질 폴리실리콘을 미세한 그래인 폴리실리콘으로 증착하여 그래인 경계(grain boundary) 영역을 확대시켜 균일한 전자 농도를 가지고, 플래쉬 메모리 프로그램 및 지움 특성을 향상시키는 효과가 있다.
터널 산화막, 플로팅 게이트, 그래인 경계

Description

반도체 소자 제조 방법{Method for manufacturing of semiconductor device}
도 1a 내지 도 1e는 종래 기술에 의한 반도체 소자 제조 방법 단면도.
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자 제조 방법 단면도.
본 발명은 반도체 소자 제조 방법 에 관한 것으로, 보다 자세하게는 플로팅 게이트 증착 시 미세한 그래인(grain)을 가진 비결정질 폴리실리콘(amorphous polysilicon)을 증착하여 전자 농도를 균일화 시켜 플래쉬 메모리의 프로그램(program) 저장 및 지움(erase) 특성을 향상 시키는 반도체 소자 제조 방법에 관한 것이다.
반도체 메모리 소자에는 휘발성 메모리 소자는 DRAM나 SRAM, 비휘활성 메모리인 마스크(mask) ROM나 PROM, EPROM, EEPROM 등이 포함되지만, 메모리 셀 1개당 1개의 트랜지스터(transistor)를 갖는 EEPROM인 이른바 플래쉬 메모리는 소형, 대용량, 저소비 전력을 특징으로 하고 있다.
일반적인 스택 게이트 구조를 갖는 플래쉬 메모리에서 데이터의 프로그램(program) 저장 및 판독(read)방법은 다음과 같다. 콘트롤 게이트(control gate) 및 드레인(drain)에 고전압을 인가하고 이때 발생하는 핫 캐리어 효과(hot carrier effect) 또는 파울러 노드하임 터널링(F-N tunneling) 현상을 이용하여 터널 산화막(tunnel oxide)으로 전하를 통과시켜 이를 플로팅 게이트(floating gate)에 저장시키므로써 데이터가 프로그램 저장된다. 또한 데이터를 판독할때에는 데이터를 프로그램 저장하는 경우보다 낮은 전압을 콘트롤 게이트에 인가하고 소오스(source)와 드레인 사이에 전위차를 유지시킨 상태에서 소오스와 드레인 사이에 흐르는 전류를 이용하여 데이터를 판독할 수 있다.
스택 게이트 형태의 플래쉬 메모리에서는 플로팅 게이트와 콘트롤 게이트 사이에 형성되는 유전체막의 역할이 매우 중요하다. 즉, 데이터 프로그램 시 콘트롤 게이트에 인가되는 고전압에서 전하가 플로팅 게이트 내부에만 유도되고 콘트롤 게이트에는 유지되지 않도록 배리어(barrier) 역할을 해야 한다. 또한, 유전체막은 데이터를 프로그램한 후 인위적으로 소거시키지 않는 한 플로팅 게이트 내에 계속적으로 전하가 유지되도록 해주는 데이터 리텐션(data retention)특성을 향상시킬 수 있도록 누설 전류량을 최소화할 수 있는 구조로 제조되어야 한다.
도 1a 내지 도 1e는 종래 기술에 의한 반도체 소자 제조 방법 단면도이다.
먼저, 도 1a에 도시된 바와 같이 실리콘 기판(100)상에 분리(isolation)를 위한 플래쉬 터널 산화막(tunnel oxide, 101)을 형성한다. 상기 터널 산화막(101)의 형성은 실리콘 기판(100)상에서 5nm 내지 15nm의 두께, 800℃ 내지 1100℃의 온 도로 건식 산화(dry oxidation) 또는 습식 산화(wet oxidation)을 노(furance)에서 진행하는 것이 일반적이다.
다음, 도 1b에 도시된 바와 같이 반도체 소자 동작시 전자의 균일도를 증가시키기 위해서 플로팅 게이트로 사용 할 비결정질 폴리실리콘(amorphous polysilicon,102)을 상기 터널 산화막(101)상에 증착한다.
다음, 도 1c에 도시된 바와 같이 유전체 ONO(Oxide-Nitride-Oxide)막(103)을 상기 비결정질 폴리실리콘막(102)상에 증착한다. 상기 ONO막(103)은 LPCVD에 의해 산화막 50Å, 질화막 100Å, 산화막 100Å 두께, 600℃ 내지 700℃의 온도에서 증착된다.
다음, 도 1d에 도시된 바와 같이 콘트롤 게이트로 사용할 폴리실리콘막(104)을 상기 유전체 ONO막(103) 상에 증착한다.
다음, 도 1e에 도시된 바와 같이 콘트롤 게이트 증착 후 열처리 공정을 실시한다. 플로팅 게이트(102)에 비정질 폴리 실리콘의 그래인 거대화된다.
후 공정으로 스트립한 상태에서, 패턴 식각(pattern etch)하고, 소오스/실레인(soruce/drain) 이온 주입를 실시하여 소오스/드레인을 형성한다.
상기 비결정질 폴리실리콘(102)는 후 열처리를 통하여 큰 크기(size)의 그래인(grain)을 형성함을 목적으로 한다. 플로팅 게이트내의 전자는 플로팅 게이트 그래인 경계(grain bounary)에 몰려 있고, 이로 인해 프로그램 저장 및 지움(erase) 특성이 나빠짐으로 최대한 그래인 경계를 감소시키기 위해 플로팅 게이트 폴리실리콘은 비결정질로 증착한다. 상기 지움의 특성은 전자를 이용하여 콘트롤 게이트와 플로팅 게이트 폴리실리콘에 넣고 빼는 것을 일컫는다. 상기 비결정질은 후 열처리를 통하여 큰 그래인을 형성함으로 그래인 경계가 를 최소화 한다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 플로팅 게이트 증착시 반도체 소자 동작의 균일성을 향상시키기 위해 비결정질 폴리실리콘을 증착하고 미세한 그래인을 형성함으로써 면적의 대부분이 그래인 경계가 되어 그래인 효과를 최소화 시킨다. 상기 플로팅 게이트의 비결정질 폴리실리콘은 그래인 경계 영역을 확대시켜 균일한 전자 농도를 형성하여 프로그램 및 지움 특성을 향상시키는 것을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 실리콘 기판 상에 터널 산화막을 적층하는 단계, 상기 터널 산화막 상에 전장의 균일도를 증가시키기 위해 비결정질 폴리실리콘막인 플로팅 게이트을 증착시키는 단계, 상기 플로팅 게이트 상에 유전체 ONO 막을 증착하는 단계, 상기 유전체 ONO 막상에 컨트롤 게이트를 증착하는 단계, 포토레지스트를 스트립 후, 패턴 식각(pattern etch) 및 소오스/드레인을 형성하는 단계로 이루어진 반도체 제조 소자 방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면(또는, 본 발명의 명세서 에 첨부된 도면)을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자 제조 방법 단면도이다.
먼저, 도 2a에 도시된 바와 같이 터널 산화막(201)을 실리콘 기판(200)상에 적층을 시킨다. 상기 터널 산화막(201)은 건식 산화 또는 습식 산화 방법을 사용하여 100Å 내지 120Å의 두께로 형성한다.
다음, 도 2b에 도시된 바와 같이 소자 동작시 전장의 균일도를 증가 시키기위해 비결정질 폴리실리콘막(202)을 증착한다. 미세 그래인을 형성함으로써 면적의 대부분이 그래인 경계가 됨으로써 그래인 효과가 최소화된다. 그래인 면적이 그래인의 경계 면적보다 크면 전자 농도가 그래인 경계로 집적화되어 프로그램 및 지움 특성이 열화된다. 상대적으로 전자 고농도인 그래인 경계가 불균일의 역할을 하게된다. 저농도에서 고농도 면적이 존재하는 것보다 고농도에서 저농도 면적이 존재하는 것이 균일성이 더 크다.
미세한 그래인을 형성하기 위한 조건은 100Pa 내지 200Pa의 압력, 1000sccm 내지 3000sccm의 SiH4 가스 유량, 580℃ 내지 650℃의 온도, 5sccm PH3을 반드시 흘려주는 조건이다. 상기 PH3 흐름 시 그래인 형성이 느려져 폴리실리콘 특유의 수지상정(columnar) 구조가 형성되지 않으며, 증착속도(deporate)가 높은 조건임으로 그래인 시드(grain seed)가 자라기 전에 주위 그래인 시드를 계속 형성함으로써 미세 그래인을 갖는 폴리실리콘이 형성된다.
다음, 도 2c에 도시된 바와 같이 상기 비결정질 폴리실리콘막(202) 상에 유 전체 ONO막(203)을 증착한다. 상기 ONO막(203)은 600℃ 내지 700℃의 온도, 산화막 50Å 내지 55Å , 질화막 70Å 내지 75Å, 산화막 75Å 내지 80Å의 두께로 증착한다.
다음, 도 2d에 도시된 바와 같이 컨트롤 게이트(204)는 600℃ 내지 700℃의 온도, 2000Å의 두께로 증착한다.
상기 플로팅 게이트(202), ONO막(203), 컨트로 게이트(204)는 LPCVD 방식을 이용하여 증착한다.
상기 증착 공정 후 포토레지스트를 스트립한 상태에서, 패턴 식각(pattern etch)하고, 소오스/드레인(soruce/drain)에 이온 주입를 실시하여 소오스/드레인을 형성한다.
상술한 본 발명의 실시예는 플로팅 게이트 증착시 반도체 소자 동작의 균일성을 향상시키기 위해 비결정질 폴리실리콘을 증착한다. 미세한 그래인을 형성함으로써, 면적의 대부분이 그래인 경계가 되어 그래인의 효과를 최소화 한다. 상기 플로팅 게이트의 비결정질 폴리실리콘은 그래인 경계 영역을 확대 시켜 균일한 전자 농도를 형성하여 프로그램 저장 및 지움 특성을 향상시킨다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 반도체 소자 제조 방법은 플로팅 게이트 구성 시 비결정질 폴리실리콘을 미세한 그래인 폴리실리콘으로 증착하여 그래인 경계영역을 확대시켜 균일한 전자 농도를 가지고, 프로그램 저장 및 지움 특성을 향상시키는 효과가 있다.

Claims (3)

  1. 반도체 소자 제조 방법에 있어서,
    (가) 실리콘 기판 상에 터널 산화막을 적층하는 단계;
    (나) 상기 터널 산화막 상에 전장의 균일도를 증가시키기 위해 100Pa 내지 200Pa의 압력, 1000sccm 내지 3000sccm의 SiH4의 가스 유량, 580℃ 내지 650℃의 온도, 5sccm 이상의 PH3를 흘려주는 조건에서 비결정질 폴리실리콘막인 플로팅 게이트를 증착시키는 단계;
    (다) 상기 플로팅 게이트 상에 유전체 ONO막을 증착하는 단계;
    (라) 상기 유전체 ONO막 상에 컨트롤 게이트를 증착하는 단계; 및
    (마) 소정의 포토레지스트를 스트립 후, 패턴 식각(pattern etch) 및 소오스/드레인을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  2. 삭제
  3. 제 1항에 있어서,
    상기 (다) 단계의 ONO막 증착 시 1600℃ 내지 700℃의 온도, 산화막 50Å 내지 55Å , 질화막 70Å 내지 75Å, 산화막 75Å 내지 80Å의 두께로 LPCVD 방법으로 증착하는 조건임을 특징으로 하는 반도체 소자 제조 방법.
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