JP3469212B2 - 半導体記憶素子 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶素子に
関し、特に電荷を蓄積することによって電源を切断して
も情報を保持することができる不揮発性半導体記憶素子
に関する。

【０００２】

【従来の技術】近年、電気的消去及び書き込みが可能な
メモリ（以下不揮発性メモリと記す）は、電荷を蓄積す
ることによって電源を切断しても情報を保持することが
できる特徴を持ち、磁気ディスクのような駆動部品が無
く小型かつ軽量であるため、携帯情報機器などの記憶媒
体として、低電圧駆動化と大容量化の開発がすすめられ
ている。

【０００３】図１９に、このような不揮発性メモリセル
の断面図を示す。

【０００４】この不揮発性メモリセルは、ｐ型シリコン
基板１、このシリコン基板１上に形成されたシリコン酸
化膜からなる第１のトンネル絶縁層２（厚さ２ｎｍ）、
この第１のトンネル絶縁層２上に形成された真性多結晶
シリコン層３（厚さ５ｎｍ）、この多結晶シリコン層３
上に形成されたシリコン酸化膜からなる第２のトンネル
絶縁層４（厚さ２ｎｍ）、この第２のトンネル絶縁層４
上に形成されたｎ^＋型多結晶シリコンからなる浮遊電極
５（厚さ１００ｎｍ）、この浮遊電極５上に形成された
酸化シリコンからなる制御絶縁層６（厚さ１０ｎｍ）、
この制御絶縁層６上に形成されたｎ^＋型多結晶シリコン
からなる制御電極７（５００ｎｍ）、シリコン基板１中
の第１のトンネル絶縁層２直下に位置するチャネル領域
１０、このチャネル領域１０が間に挟まれるようにシリ
コン基板１中に対向して配置されたｎ^＋型シリコンから
なるソース領域８及びｎ^＋型シリコンからなるドレイン
領域９とを具備している。

【０００５】この構造のうちシリコン基板１側のソース
領域８、ドレイン領域９及びこれらに挟まれたチャネル
領域１０は、ｎチャネル電界効果トランジスタとして機
能する。

【０００６】また、第１のトンネル絶縁層２及び第２の
トンネル絶縁層３に挟まれた多結晶シリコン層３は、ク
ーロンブロッケード条件を満たす微結晶で形成されてお
り、シリコン基板１表面と浮遊電極５との間でトンネル
により電子或いは正孔等の電荷が入出可能となってい
る。クーロンブロッケード条件とは電子或いは正孔一個
の充電エネルギーが熱揺らぎよりも大きいことである。

【０００７】浮遊電極５は、第２のトンネル絶縁層４、
制御絶縁層６により電気的に絶縁された電気的浮遊領域
となっており、電荷を蓄積可能となっている。

【０００８】この不揮発性メモリの書き込み方法は、シ
リコン基板１及び制御電極７間に１０Ｖ程度の電圧を印
加したとき、電荷として例えば電子（反転層のキャリア
電子）が量子力学的トンネル現象によってソース領域８
から、第１のトンネル絶縁層２、多結晶シリコン層３及
び第２のトンネル絶縁層４からなる積層構造を抜けて浮
遊電極５中に引き込まれることによって行なわれる。

【０００９】また、読み出し方法は、ソース領域８及び
ドレイン領域９間とソース領域８及び制御電極７間に電
圧を印加すると、浮遊電極５に電子が注入されて負に帯
電している状態と、電子が注入されていない状態で、ソ
ース領域８からドレイン領域９間に流れる電流値が違う
状態を検出することによって１、０を判定している。

【００１０】また、消去方法は、ソース領域８及び浮遊
電極５間に１０Ｖ程度電圧を印加して浮遊電極５中の電
子をドレイン領域９に量子力学的トンネル現象により引
き抜くことによって行う。

【００１１】このような不揮発性メモリでは、浮遊電極
５中に蓄積された電荷が電源を切断した後も抜け出さな
いようにすることが重要である。

【００１２】一方、これまで半導体微細化技術の進歩に
より、半導体集積回路の高集積化が図られてきており、
このような不揮発性メモリも例外ではない。半導体素子
の微細化により前記電界効果トランジスタ部もチャネル
領域１０の長さ、第１のトンネル絶縁層２の厚さ、ソー
ス領域８及びドレイン領域９の接合深さ等が縮小化され
てきている。

【００１３】図１９に記載した不揮発性メモリでは、第
１のトンネル絶縁層２、シリコン微粒子層３及び第２の
トンネル絶縁層４の積層構造によるクーロンブロッケー
ド効果を利用して、第１のトンネル絶縁層２の厚さを３
ｎｍ程度に薄くしても、電源を切断した後に電子の抜け
をある程度防ぐことができ、素子の微細化を実現でき
る。

【００１４】しかしながらこのような不揮発性メモリで
も、長時間放置すると電荷が抜けてしまい、まだまだ実
用化には十分に長い保持時間を実現できていない。

【００１５】

【発明が解決しようとする課題】上述したように、従来
の不揮発性メモリでは、実用化に耐えうる十分に長い保
持時間を実現できていない。

【００１６】本発明は、上記問題点に鑑みてなされたも
ので、電界効果トランジスタのチャネル領域上に、第１
のトンネル絶縁膜、微粒子層及び第２のトンネル絶縁膜
からなる積層構造を形成し、このクーロンブロッケード
効果を利用した不揮発性メモリにおいて、第１のトンネ
ル絶縁層を３ｎｍ程度に薄くしても、長時間電荷の抜け
を防ぐことにより、実用化に耐える十分に長い保持時間
を実現する半導体記憶素子を提供することを目的とす
る。

【００１７】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体層と、前記半導体層中に形成され
たソース領域及びドレイン領域と、前記ソース領域及び
ドレイン領域間に形成されたチャネル領域と、前記チャ
ネル領域上に形成され、量子力学的に電子が直接トンネ
ルすることが可能な第1の絶縁層と、前記第1の絶縁層上
に形成され、電子１個の充電エネルギーが熱揺らぎより
も大きい条件を満たす導電性微粒子を具備する導電性微
粒子層と、前記導電性微粒子層上に形成され、量子力学
的に電子が直接トンネルすることが可能な第2の絶縁層
と、前記第2の絶縁層上に形成された電荷蓄積部と、前
記電荷蓄積部上に形成された制御電極とを具備し、前記
電荷蓄積部における情報電荷となる電子が注入されるエ
ネルギーレベルが、前記チャネル領域或いは前記制御電
極における伝導体端のエネルギーレベルよりも低く、 前
記第1の絶縁層と、前記導電性微粒子と、前記第２の絶
縁層と前記電荷蓄積部とが膜厚方向に対して、チャネル
面に垂直に重なるよう設計されていることを特徴とする
半導体記憶素子を提供する。

【００１８】また、本発明は、半導体層と、前記半導体
層中に形成されたソース領域及びドレイン領域と、前記
ソース領域及びドレイン領域間に形成されたチャネル領
域と、前記チャネル領域上に形成され、量子力学的に正
孔が直接トンネルすることが可能な第1の絶縁層と、前
記第1の絶縁層上に形成され、電子１個の充電エネルギ
ーが熱揺らぎよりも大きい条件を満たす導電性微粒子を
具備する導電性微粒子層と、前記導電性微粒子層上に形
成され、量子力学的に正孔が直接トンネルすることが可
能な第2の絶縁層と、前記第2の絶縁層上に形成された電
荷蓄積部と、前記電荷蓄積部上に形成された制御電極と
を具備し、前記電荷蓄積部における情報電荷となる正孔
が注入されるエネルギーレベルが、前記チャネル領域或
いは前記制御電極における伝導体端のエネルギーレベル
よりも高く、 前記第1の絶縁層と、前記導電性微粒子
と、前記第２の絶縁層と前記電荷蓄積部とが膜厚方向に
対して、チャネル面に垂直に重なるよう設計されている
ことを特徴とする半導体記憶素子を提供する。

【００１９】また、本発明は、半導体層と、前記半導体
層中に形成されたソース領域及びドレイン領域と、前記
ソース領域及びドレイン領域間に形成されたチャネル領
域と、前記チャネル領域上に形成され、量子力学的に電
荷が直接トンネルすることが可能な第１の絶縁層と、前
記第１の絶縁層上に形成され、電荷一個の充電エネルギ
ーが熱揺らぎよりも大きい条件を満たす導電性微粒子を
具備する導電性微粒子層と、前記導電性微粒子層上に形
成され、量子力学的に電荷が直接トンネルすることが可
能な第２の絶縁層と、前記第２の絶縁層上に形成され、
原子間結合の欠陥によるトラップ準位からなる電荷蓄積
部と、前記電荷蓄積部上に形成された制御電極とを具備
することを特徴とする半導体記憶素子を提供する。

【００２０】このとき、前記原子間結合の欠陥が窒化シ
リコン膜中又はその界面に存在することが好ましい。

【００２１】また、前記トラップ準位の面密度が、２．
５×１０^１１ｃｍ^−２以上であることが好ましい。

【００２２】また、前記電荷部が、粒径１５ｎｍ以下の
電荷蓄積微粒子であり、前記導電性微粒子と前記電荷蓄
積微粒子とが膜厚方向に重なっていることが好ましい。

【００２３】また、前記電荷蓄積微粒子の粒径が０．５
ｎｍ以上１０ｎｍ以下であることが好ましい。

【００２４】本発明によると、チャネル領域或いは制御
電極における伝導帯端或いは価電子帯端のエネルギーレ
ベルが、電荷蓄積部における情報電荷が注入されるエネ
ルギーレベルに対してバリアとなるように形成すること
によって、電荷が電荷蓄積部からチャネル領域或いは制
御電極に抜けないようにでき、電源切断後においても長
時間の電荷保持が可能となる。ここで電荷蓄積部におけ
る情報電荷が注入されるエネルギーレベルに対してバリ
アとなるようにとは、電荷が電子の場合電荷蓄積部にお
ける電子が注入されるエネルギーレベルがチャネル領域
或いは制御電極における伝導帯端よりも低くなることを
いい、電荷が正孔の場合電荷蓄積部における正孔が注入
されるエネルギーレベルがチャネル領域或いは制御電極
における価電子帯端よりも高くなることをいう。

【００２５】したがって記憶保持（低電圧状態或いは電
源切断状態）での充放電経路上の導電性微粒子のクーロ
ンブロッケード効果によるエネルギー障壁が実効的に、
より高くなるため保持特性が良好となる。

【００２６】なお、電荷が直接トンネル可能な第１のト
ンネル絶縁層或いは第２のトンネル絶縁層としては、シ
リコン酸化膜等を挙げることができる。この他には、絶
縁層の障壁高さＷ（ｅＶ）と厚さｄ（ｎｍ）との関係
が、Ｗ／ｄ＞０．９の関係を満たす場合には、その絶縁
層は直接トンネル可能となる。

【００２７】また、書き込み或いは消去は直接トンネル
領域にある第１及び第２のトンネル絶縁層を経由してい
るために十分に速い。

【００２８】

【発明の実施の形態】以下、図面を参照して本発明の好
ましい実施形態について説明する。

【００２９】（実施形態１）図1は、本発明の実施形態1
に係る不揮発性半導体記憶素子の断面図である。

【００３０】この不揮発性半導体記憶素子は、ｐ型シリ
コンからなる半導体層１１と、この半導体層１１中に形
成されたｎ^＋型シリコンからなるソース領域１８及びド
レイン領域１９と、このソース領域１８及びドレイン領
域１９間に形成されたチャネル領域２０と、このチャネ
ル領域２０上に形成された第１のトンネル絶縁層１２
（厚さ２ｎｍ）と、この第１のトンネル絶縁層１２上に
形成された導電性粒子層１３（厚さ５ｎｍ）と、この導
電性微粒子層１３上に形成された第２のトンネル絶縁層
１４（厚さ２ｎｍ）と、この第２のトンネル絶縁層１４
上に形成された電荷蓄積部１５（厚さ２０ｎｍ）と、こ
の電荷蓄積部１５上に形成された制御絶縁層１６（厚さ
１０ｎｍ）と、この制御絶縁層上に形成された制御電極
１７（厚さ５００ｎｍ）とを具備した構造となってい
る。

【００３１】第１のトンネル絶縁層１２の材料として
は、酸化シリコンや窒化シリコン等が挙げられる。そし
て量子力学的に電子がトンネル可能となる厚さで形成さ
れる。また、導電性微粒子層１３の材料としては、真性
多結晶シリコンが挙げられる。

【００３２】また、第２のトンネル絶縁層４の材料とし
ては、酸化シリコンや窒化シリコン等が挙げられる。そ
して量子力学的に電子がトンネル可能となる厚さで形成
される。

【００３３】また、電荷蓄積部１５の材料としては、ｐ
^＋型ゲルマニウムが挙げられる。また、制御酸化膜１６
の材料としては、酸化シリコンや窒化シリコンが挙げら
れる。また、制御電極１７の材料としては、ｎ^＋型多結
晶シリコンが挙げられる。

【００３４】このような記憶素子では、電荷蓄積部１５
がｐ型ゲルマニウムで形成され、チャネル領域２０がシ
リコンで形成されている。したがって真空レベルから見
て電荷蓄積部１５（ｐ型ゲルマニウム）の価電子帯端の
エネルギーレベルは、チャネル領域２０（シリコン）の
伝導帯端のエネルギーレベルよりも低くなっている。こ
のように構成することで、この記憶素子では、電荷蓄積
部１５に蓄積された電子がチャネル領域２０に抜け難く
なり保持時間が著しく長くなる。

【００３５】また、電荷蓄積部１５ではｐ^＋型ゲルマニ
ウムを採用しているが、ｐ型ドーパント濃度の薄いもの
を用いてもかまわない。ゲルマニウムの他に、ｎ型Ｇａ
Ａｓ等、電子供給源であるチャネル領域２０の伝導帯端
よりも真空レベルから見てエネルギー的に低い位置に電
子が注入される半導体であればよい。

【００３６】この実施形態では、電子は電荷蓄積部１５
からチャネル領域２０へ放出される例を示した。しかし
ながら電子が電荷蓄積部１５から制御電極１７へ放出す
るようにしても良い。この場合は、真空レベルから見て
電荷蓄積部１５（ｐ型ゲルマニウム）の価電子帯端のエ
ネルギーレベルは、制御電極１７（シリコン）の伝導帯
端のエネルギーレベルよりも低くなっていれば同様の効
果が得られる。

【００３７】また、電荷として正孔を用いる場合は、電
荷蓄積部１５の情報電荷である正孔が注入されるエネル
ギーレベルが、チャネル領域２０或いは制御電極１７に
おける価電子帯端のエネルギーレベルよりも高くなるよ
うに材料を選択すればよい。こうすることによって正孔
に対してエネルギー障壁となり保持時間が長くなる。こ
の場合、半導体基板としては正孔をキャリアとする電界
効果トランジスタとすれば良い。

【００３８】次に、図２（ａ）（ｂ）（ｃ）を用いて図
１に示した不揮発性半導体記憶素子の製造方法について
説明する。

【００３９】先ず、ｐ型シリコン基板１１を用意する。
次に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏ
ｌａｔｉｏｎ）法などを用いて、素子分離を施した後、
１０００℃以上の高温熱酸化を行い、シリコン基板１１
上に酸化シリコンからなる第１のトンネル絶縁層１２を
形成する。

【００４０】次に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、第１の
トンネル絶縁層１２上にアモルファスシリコン薄膜（厚
さ６ｎｍ）を堆積する。次に、７００℃、５分間のドラ
イ酸化を行い、アモルファスシリコン薄膜上に酸化シリ
コンからなる第２のトンネル絶縁層１４を堆積する。こ
のドライ酸化によってアモルファスシリコン薄膜は厚さ
５ｎｍになる。

【００４１】次に、窒素雰囲気中で９００℃の高温アニ
ールを行うと、アモルファスシリコン層はナノメートル
サイズの多結晶シリコン微粒子からなる導電性微粒子層
１３が形成される（図２（ａ））。

【００４２】次に、ボロンをドーピングしながらＣＶＤ
法によって、ｐ型ゲルマニウムからなる電荷蓄積部１５
を形成する。レジストパターンをマスクとして用い第１
のトンネル絶縁層１２、導電性微粒子層１３、第２のト
ンネル絶縁層１４及び電荷蓄積部１５からなる積層構造
部をエッチングする（図２（ｂ））。

【００４３】次に、この積層構造部上にＬＰＣＶＤ（Ｌ
ｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏ
ｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって、酸化シリコン
からなる制御絶縁層１６を形成する。さらにこの制御絶
縁層１６上にＣＶＤ法によって、ｎ^＋型多結晶シリコン
からなる制御電極１７を形成する。

【００４４】次に、リンをドーズ量１×１０^１５ｃｍ
^−２、入射エネルギー１５ＫｅＶでイオン注入し、１０
００℃、１０秒の高速アニールを経てｎ^＋型シリコンか
らなるソース領域１８及びドレイン領域１９を形成す
る。最後に、層間絶縁層、メタル配線工程などを経て不
揮発性半導体記憶素子が完成する（図２（ｃ））。

【００４５】このようにして形成された不揮発性半導体
記憶素子において、図３に示すように、電荷蓄積部とし
て微結晶半導体からなる電荷蓄積微粒子２１を形成して
もよい。図２（ｃ）と同一符号で表している部分は同一
構成である。電荷蓄積微粒子２１の直径は０．５ｎｍ以
上１５ｎｍ以下程度であれば良い。好ましくは０．５ｎ
ｍ以上１０ｎｍ以下であれば良い。また、この電荷蓄積
微粒子２１は複数個規則正しく並んでいても、単一のも
のでもかまわない。電荷蓄積部が電荷蓄積微粒子２１に
よって形成されることで、導電性微粒子層１３と電荷蓄
積微粒子２１との間でクーロンブロッケード効果による
エネルギーバリアーが生じより保持時間が長くすること
ができる。また、電荷蓄積微粒子２１と導電性微粒子と
は膜厚方向に重なるように形成されるほうが保持時間を
長くするためには良い。

【００４６】（実施形態２）次に、図４（ａ）（ｂ）
（ｃ）を用いて、図１で示した不揮発性半導体記憶素子
の別の製造方法を説明する。

【００４７】先ず、ｐ型シリコン基板１１を用意する。
次に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏ
ｌａｔｉｏｎ）法などを用いて、素子分離を施した後、
１０００℃以上の高温熱酸化を行い、シリコン基板１１
上に酸化シリコンからなる第１のトンネル絶縁層１２を
形成する。

【００４８】次に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、第１の
トンネル絶縁層１２上にアモルファスシリコン薄膜（厚
さ６ｎｍ）を堆積する。次に、７００℃、５分間のドラ
イ酸化を行い、アモルファスシリコン薄膜上に酸化シリ
コンからなる第２のトンネル絶縁層１４を堆積する。こ
のドライ酸化によってアモルファスシリコン薄膜は厚さ
５ｎｍになる。

【００４９】次に、窒素雰囲気中で９００℃の高温アニ
ールを行うと、アモルファスシリコン層はナノメートル
サイズの多結晶シリコン微粒子からなる導電性微粒子層
１３が形成される（図４（ａ））。

【００５０】次に、スパッタ法によって、タングステン
からなる電荷蓄積部３５（厚さ５０ｎｍ）を形成する。
レジストパターンをマスクとして用い第１のトンネル絶
縁層１２、導電性微粒子層１３、第２のトンネル絶縁層
１４及び電荷蓄積部３５からなる積層構造部をエッチン
グする（図４（ｂ））。

【００５１】次に、この積層構造部上にＬＰＣＶＤ（Ｌ
ｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏ
ｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって、酸化シリコン
からなる制御絶縁層１６を形成する。さらにこの制御絶
縁層１６上にＣＶＤ法によって、ｎ^＋型多結晶シリコン
からなる制御電極１７を形成する。

【００５２】次に、リンをドーズ量１×１０^１５ｃｍ
^−２、入射エネルギー１５ＫｅＶでイオン注入し、１０
００℃、１０秒の高速アニールを経てｎ^＋型シリコンか
らなるソース領域１８及びドレイン領域１９を形成す
る。最後に、層間絶縁層、メタル配線工程などを経て不
揮発性半導体記憶素子が完成する（図４（ｃ））。

【００５３】この実施形態では、電荷蓄積部３５の材料
としてタングステンを用いたが、アルミニウムや銅等他
の金属を用いても良い。またタングステンシリサイド等
を用いても良い。このように電子供給源であるチャネル
領域２０（シリコン）或いは制御電極１７（シリコン）
の伝導帯端よりも、真空レベルから見てエネルギー的に
低い位置にフェルミ準位がある金属等であれば何でもか
まわない。また電荷として正孔を用いる場合電荷供給源
であるチャネル領域２０或いは制御電極１７の価電子帯
端よりも、真空レベルから見てエネルギー的に高い位置
にフェルミ準位がある金属等であればなんでもかまわな
い。

【００５４】このようにして形成された不揮発性半導体
記憶素子において、図５に示すように、電荷蓄積部とし
て微結晶シリコン等からなる電荷蓄積微粒子３１を形成
してもよい。図４（ｃ）と同一符号で表している部分は
同一構成である。電荷蓄積微粒子３１の直径は０．５ｎ
ｍ以上１５ｎｍ以下程度であれば良い。好ましくは０．
５ｎｍ以上１０ｎｍ以下であれば良い。また、この電荷
蓄積微粒子３１は複数個規則正しく並んでいても、単一
のものでもかまわない。電荷蓄積部が電荷蓄積微粒子３
１によって形成されることで、導電性微粒子層１３と電
荷蓄積微粒子３１との間でクーロンブロッケード効果に
よるエネルギーバリアーが生じより保持時間を長くする
ことができる。また、電荷蓄積微粒子３１と導電性微粒
子とは膜厚方向に重なるように形成されるほうが保持時
間を長くするためには良い。

【００５５】（実施形態３）次に、図６（ａ）（ｂ）
（ｃ）を用いて、図１で示した不揮発性半導体記憶素子
の別の製造方法を説明する。

【００５６】先ず、ｐ型シリコン基板１１を用意する。
次に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏ
ｌａｔｉｏｎ）法などを用いて、素子分離を施した後、
１０００℃以上の高温熱酸化を行い、シリコン基板１１
上に酸化シリコンからなる第１のトンネル絶縁層１２を
形成する。

【００５７】次に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、第１の
トンネル絶縁層１２上にアモルファスシリコン薄膜（厚
さ６ｎｍ）を堆積する。次に、７００℃、５分間のドラ
イ酸化を行い、アモルファスシリコン薄膜上に酸化シリ
コンからなる第２のトンネル絶縁層１４を堆積する。こ
のドライ酸化によってアモルファスシリコン薄膜は厚さ
５ｎｍになる。

【００５８】次に、窒素雰囲気中で９００℃の高温アニ
ールを行うと、アモルファスシリコン層はナノメートル
サイズの多結晶シリコン微粒子からなる導電性微粒子層
１３が形成される（図６（ａ））。

【００５９】次に、ＬＰＣＶＤ法によって、窒化シリコ
ンからなる電荷蓄積部４５（厚さ２０ｎｍ）を形成する
（図６（ｂ））。この窒化シリコン膜４５は、界面或い
は内部に真空レベルから見てエネルギー的に低い電子補
足準位（電荷として正孔の場合は高い正孔補足準位）を
有しており電荷蓄積部として機能する。

【００６０】次に、レジストパターンをマスクとして用
い第１のトンネル絶縁層１２、導電性微粒子層１３、第
２のトンネル絶縁層１４及び電荷蓄積部４５からなる積
層構造部をエッチングする。

【００６１】次に、この積層構造部上にＬＰＣＶＤ（Ｌ
ｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏ
ｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって、酸化シリコン
からなる制御絶縁層１６を形成する。さらにこの制御絶
縁層１６上にＣＶＤ法によって、ｎ^＋型多結晶シリコン
からなる制御電極１７を形成する。

【００６２】次に、リンをドーズ量１×１０^１５ｃｍ
^−２、入射エネルギー１５ＫｅＶでイオン注入し、１０
００℃、１０秒の高速アニールを経てｎ^＋型シリコンか
らなるソース領域１８及びドレイン領域１９を形成す
る。最後に、層間絶縁層、メタル配線工程などを経て不
揮発性半導体記憶素子が完成する（図６（ｃ））。

【００６３】このようにして形成された不揮発性半導体
記憶素子において、図７に示すように、電荷蓄積部とし
て窒化シリコン等からなる電荷蓄積微粒子４１を形成し
てもよい。図６（ｃ）と同一符号で表している部分は同
一構成である。電荷蓄積微粒子４１の直径は０．５ｎｍ
以上１５ｎｍ以下程度であれば良い。好ましくは０．５
ｎｍ以上１０ｎｍ以下であれば良い。また、この電荷蓄
積微粒子４１は複数個規則正しく並んでいても、単一の
ものでもかまわない。電荷蓄積部が電荷蓄積微粒子４１
によって形成されることで、導電性微粒子層１３と電荷
蓄積微粒子４１との間でクーロンブロッケード効果によ
るエネルギーバリアーが生じより保持時間を長くするこ
とができる。また、電荷蓄積微粒子４１と導電性微粒子
とは膜厚方向に重なるように形成されるほうが保持時間
を長くするためには良い。

【００６４】（実施形態４）次に、図８（ａ）（ｂ）
（ｃ）を用いて、図１で示した不揮発性半導体記憶素子
の別の製造方法を説明する。

【００６５】先ず、ｐ型シリコン基板１１を用意する。
次に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏ
ｌａｔｉｏｎ）法などを用いて、素子分離を施した後、
１０００℃以上の高温熱酸化を行い、シリコン基板１１
上に酸化シリコンからなる第１のトンネル絶縁層１２を
形成する。

【００６６】次に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、第１の
トンネル絶縁層１２上にアモルファスシリコン薄膜（厚
さ８ｎｍ）を堆積する。次に、７００℃、４時間のドラ
イ酸化を行い、アモルファスシリコン薄膜上に酸化シリ
コン層５９（厚さ６ｎｍ）を形成する。このドライ酸化
によってアモルファスシリコン薄膜は厚さ５ｎｍにな
る。

【００６７】次に、窒素雰囲気中で９００℃の高温アニ
ールを行うと、アモルファスシリコン層はナノメートル
サイズの多結晶シリコン微粒子からなる導電性微粒子層
１３が形成される（図７（ａ））。

【００６８】次に、低加速イオンインプランテーション
（４ＫｅＶ程度の加速電圧）によって、酸化シリコン層
５９中にアルゴンをドーズ量１×１０^１５ｃｍ^−２注入
する。この低加速イオンインプランテーション工程によ
って、酸化シリコン層５９中に電荷蓄積部となるダング
リングボンドによる多数の欠陥準位５５が形成される。
この欠陥準位５５は酸化シリコン層５９の表面から深さ
４ｎｍの位置になるように加速電圧を調整することで、
欠陥準位５５と多結晶シリコン微粒子からなる導電性微
粒子層１３との間の酸化シリコンの厚さは２ｎｍとな
り、第２のトンネル絶縁層１４になる。一方欠陥準位５
５よりも上にある酸化シリコンの厚さは４ｎｍとなり、
制御絶縁層１６となる（図８（ｂ））。

【００６９】次に、レジストパターンをマスクとして用
い第１のトンネル絶縁層１２、導電性微粒子層１３、第
２のトンネル絶縁層１４及び電荷蓄積部５５からなる積
層構造部をエッチングする。次に、ＣＶＤ法によって、
ｎ^＋型多結晶シリコンからなる制御電極１７を形成す
る。

【００７０】次に、リンをドーズ量１×１０^１５ｃｍ
^−２、入射エネルギー１５ＫｅＶでイオン注入し、１０
００℃、１０秒の高速アニールを経てｎ^＋型シリコンか
らなるソース領域１８及びドレイン領域１９を形成す
る。最後に、層間絶縁層、メタル配線工程などを経て不
揮発性半導体記憶素子が完成する（図８（ｃ））。

【００７１】このようにして形成された半導体記憶素子
は、欠陥準位５５が、電子供給源であるチャネル領域２
０（シリコン）或いは制御電極１７（シリコン）の伝導
帯端よりも、真空レベルから見てエネルギー的に低い欠
陥準位５５を電荷蓄積部として用いることで保持時間を
長くすることが可能となる。また電荷として正孔を用い
る場合電荷供給源であるチャネル領域２０或いは制御電
極１７の価電子帯端よりも、真空レベルから見てエネル
ギー的に高い欠陥準位５５として用いることで同様の効
果を期待できる。

【００７２】この実施形態では欠陥準位５５を、アルゴ
ンをインプラして形成したが、欠陥準位ができれば他の
元素をインプラしてもよい。

【００７３】（実施形態５）次に、図９（ａ）（ｂ）
（ｃ）を用いて、図１で示した不揮発性半導体記憶素子
の別の製造方法を説明する。

【００７４】先ず、ｐ型シリコン基板１１を用意する。
次に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏ
ｌａｔｉｏｎ）法などを用いて、素子分離を施した後、
１０００℃以上の高温熱酸化を行い、シリコン基板１１
上に酸化シリコンからなる第１のトンネル絶縁層１２を
形成する。

【００７５】次に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、第１の
トンネル絶縁層１２上にアモルファスシリコン薄膜（厚
さ８ｎｍ）を堆積する。次に、７００℃、１２０分のド
ライ酸化を行い、アモルファスシリコン薄膜上に酸化シ
リコン層６６（厚さ４ｎｍ）を形成する。このドライ酸
化によってアモルファスシリコン薄膜は厚さ６ｎｍにな
る。

【００７６】次に、ＮＨ_３雰囲気中で９００℃、４ＫＰ
ａで５０分間、アンモニア熱処理を行うと、アモルファ
スシリコン層はナノメートルサイズの多結晶シリコン微
粒子からなる導電性微粒子層１３が形成されると共に、
酸化シリコン層６６と導電性微粒子層１３との界面に窒
素が３パーセント（原子パーセント）程度添加される。
これにより１０^１３ｃｍ^−２程度の欠陥準位６５が形成
される（図９（ａ））。

【００７７】次に、さらに熱酸化して、表面の酸化シリ
コン層の膜厚を６ｎｍ程度にすると、欠陥準位６５下の
酸化シリコン層は２ｎｍとなり第２のトンネル絶縁層１
４となる。そして欠陥準位６５上の酸化シリコン層は４
ｎｍとなり制御絶縁層１６となる（図９（ｂ））。

【００７８】次に、レジストパターンをマスクとして用
い第１のトンネル絶縁層１２、導電性微粒子層１３、第
２のトンネル絶縁層１４及び電荷蓄積部６５からなる積
層構造部をエッチングする。次に、ＣＶＤ法によって、
ｎ^＋型多結晶シリコンからなる制御電極１７を形成す
る。

【００７９】次に、リンをドーズ量１×１０^１５ｃｍ
^−２、入射エネルギー１５ＫｅＶでイオン注入し、１０
００℃、１０秒の高速アニールを経てｎ^＋型シリコンか
らなるソース領域１８及びドレイン領域１９を形成す
る。最後に、層間絶縁層、メタル配線工程などを経て不
揮発性半導体記憶素子が完成する（図９（ｃ））。

【００８０】このようにして形成された半導体記憶素子
は、欠陥準位６５が、電子供給源であるチャネル領域２
０（シリコン）或いは制御電極１７（シリコン）の伝導
帯端よりも、真空レベルから見てエネルギー的に低い欠
陥準位６５を電荷蓄積部として用いることで保持時間を
長くすることが可能となる。また電荷として正孔を用い
る場合電荷供給源であるチャネル領域２０或いは制御電
極１７の価電子帯端よりも、真空レベルから見てエネル
ギー的に高い欠陥準位６５として用いることで同様の効
果を期待できる。

【００８１】この実施形態では窒素を、アンモニア処理
により導入しているが、ＮＯやＮ_２Ｏ等の気体雰囲気中
でも窒素を導入することができる。

【００８２】（実施形態６）次に、図１０（ａ）（ｂ）
（ｃ）を用いて、図１で示した不揮発性半導体記憶素子
の別の製造方法を説明する。

【００８３】先ず、ｐ型シリコン基板１１を用意する。
次に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏ
ｌａｔｉｏｎ）法などを用いて、素子分離を施した後、
１０００℃以上の高温熱酸化を行い、シリコン基板１１
上に酸化シリコンからなる第１のトンネル絶縁層１２を
形成する。

【００８４】次に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、第１の
トンネル絶縁層１２上にアモルファスシリコン薄膜（厚
さ６ｎｍ）を堆積する。次に、７００℃、５分間のドラ
イ酸化を行い、アモルファスシリコン薄膜上に酸化シリ
コン層（厚さ２ｎｍ）を堆積して、第２のトンネル絶縁
層１４を形成する。このドライ酸化によってアモルファ
スシリコン薄膜の厚さは５ｎｍとなる。

【００８５】次に、窒素雰囲気中で９００℃の高温アニ
ールを行うと、アモルファスシリコン層はナノメートル
サイズの多結晶シリコン微粒子からなる導電性微粒子層
１３が形成される（図１０（ａ））。

【００８６】次に、ＥＢ（電子ビーム）照射によって、
第２のトンネル絶縁層１４表面に欠陥準位７５を形成す
る（図１０（ｂ））。この欠陥準位７５は電荷蓄積部と
なる。

【００８７】次に、欠陥準位７５が導入された第２のト
ンネル絶縁層１４上に、ＬＰＣＶＤ法によって、厚さ１
０ｎｍの酸化シリコンからなる制御絶縁層１６を形成す
る。次にＣＶＤにより、厚さ２００ｎｍのｎ^＋型多結晶
シリコンからなる制御電極１７を形成する。次に、レジ
ストパターンをマスクとして用い積層構造部をエッチン
グし、リンをドーズ量１×１０^１５ｃｍ^−２、入射エネ
ルギー１５ＫｅＶでイオン注入し、１０００℃、１０秒
の高速アニールを経てｎ^＋型シリコンからなるソース領
域１８及びドレイン領域１９を形成する。最後に、層間
絶縁層、メタル配線工程などを経て不揮発性半導体記憶
素子が完成する（図１０（ｃ））。

【００８８】このようにして形成された半導体記憶素子
は、欠陥準位７５が、電子供給源であるチャネル領域２
０（シリコン）或いは制御電極１７（シリコン）の伝導
帯端よりも、真空レベルから見てエネルギー的に低い欠
陥準位７５を電荷蓄積部として用いることで保持時間を
長くすることが可能となる。また電荷として正孔を用い
る場合電荷供給源であるチャネル領域２０或いは制御電
極１７の価電子帯端よりも、真空レベルから見てエネル
ギー的に高い欠陥準位７５として用いることで同様の効
果を期待できる。

【００８９】この実施形態では第２のトンネル絶縁層１
４表面に欠陥を形成する方法として、電子ビーム照射を
用いたが、ＳＨ（硫酸＋過酸化水素水）処理等のウエッ
ト処理で表面を荒らす方法やアンモニア雰囲気での窒化
添加で最表面の窒素濃度を上げる等のドライ処理による
方法でも良い。

【００９０】（実施形態７）次に、図１１（ａ）（ｂ）
（ｃ）を用いて、図１で示した不揮発性半導体記憶素子
の別の製造方法を説明する。

【００９１】先ず、ｐ型シリコン基板１１を用意する。
次に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏ
ｌａｔｉｏｎ）法などを用いて、素子分離を施した後、
１０００℃以上の高温熱酸化を行い、シリコン基板１１
上に酸化シリコンからなる第１のトンネル絶縁層１２を
形成する。

【００９２】次に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、第１の
トンネル絶縁層１２上にアモルファスシリコン薄膜（厚
さ６ｎｍ）を堆積する。次に、７００℃、５分間のドラ
イ酸化を行い、アモルファスシリコン薄膜上に酸化シリ
コン層（厚さ２ｎｍ）を堆積して、第２のトンネル絶縁
層１４を形成する。このドライ酸化によってアモルファ
スシリコン薄膜は厚さ５ｎｍとなる。

【００９３】次に、窒素雰囲気中で９００℃の高温アニ
ールを行うと、アモルファスシリコン層はナノメートル
サイズの多結晶シリコン微粒子からなる導電性微粒子層
１３が形成される。そしてさらに第２のトンネル絶縁層
１４上にＣＶＤ法でアモルファスシリコン層８９を厚さ
２ｎｍ堆積する（図１１（ａ））。

【００９４】次に、７００℃、１２０分間のドライ酸化
により、アモルファスシリコン層８９を全て酸化して制
御絶縁層１６を形成する。このとき温度７００℃では酸
化時の原子流動が非常に小さいため、第２のトンネル絶
縁層１４上のアモルファスシリコンと酸化シリコンの界
面にダングリングボンドによる欠陥準位８５が形成され
る（図１１（ｂ））。この時の欠陥準位８５の密度は酸
化条件で調節可能である。この第２のトンネル絶縁層１
４表面の欠陥準位８５は電荷蓄積部となる。

【００９５】次に、制御絶縁層１６上に、ＣＶＤによ
り、厚さ２００ｎｍのｎ^＋型多結晶シリコンからなる制
御電極１７を形成する。次に、レジストパターンをマス
クとして用い積層構造部をエッチングし、リンをドーズ
量１×１０^１５ｃｍ^−２、入射エネルギー１５ＫｅＶで
イオン注入し、１０００℃、１０秒の高速アニールを経
てｎ^＋型シリコンからなるソース領域１８及びドレイン
領域１９を形成する。最後に、層間絶縁層、メタル配線
工程などを経て不揮発性半導体記憶素子が完成する（図
１１（ｃ））。

【００９６】このようにして形成された半導体記憶素子
は、欠陥準位８５が、電子供給源であるチャネル領域２
０（シリコン）或いは制御電極１７（シリコン）の伝導
帯端よりも、真空レベルから見てエネルギー的に低い欠
陥準位８５を電荷蓄積部として用いることで保持時間を
長くすることが可能となる。また電荷として正孔を用い
る場合電荷供給源であるチャネル領域２０或いは制御電
極１７の価電子帯端よりも、真空レベルから見てエネル
ギー的に高い欠陥準位８５として用いることで同様の効
果を期待できる。

【００９７】（実施形態８）次に、図１２（ａ）（ｂ）
（ｃ）を用いて、本発明の別の不揮発性半導体記憶素子
について説明する。この不揮発性半導体記憶素子は、図
１で示した不揮発性半導体記憶素子の電荷蓄積部が導電
性微粒子によって構成されたものである。

【００９８】先ず、ｐ型シリコン基板１１を用意する。
次に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏ
ｌａｔｉｏｎ）法などを用いて、素子分離を施した後、
１０００℃以上の高温熱酸化を行い、シリコン基板１１
上に酸化シリコンからなる第１のトンネル絶縁層１２を
形成する。

【００９９】次に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、第１の
トンネル絶縁層１２上にアモルファスシリコン薄膜９９
（厚さ６ｎｍ）を堆積する。次に、７００℃、５分間の
ドライ酸化を行い、アモルファスシリコン薄膜９９上に
酸化シリコン層（厚さ２ｎｍ）を堆積して、第２のトン
ネル絶縁層１４を形成する。このドライ酸化によってア
モルファスシリコン薄膜９９の厚さは５ｎｍとなる。

【０１００】次に、第２のトンネル絶縁層１４上に、ボ
ロンをドーピングしながらＣＶＤすることにより粒径１
５ｎｍ程度のｐ型Ｇｅ微粒子９５を形成する（図１２
（ａ））。

【０１０１】次に、温度７００℃の乾燥酸化雰囲気中
で、アモルファスシリコン薄膜９９を酸化しきるように
酸化時間を調整し、ｐ型Ｇｅ微粒子９５の直下は酸化し
きらずシリコンの微結晶９３が形成される。この微結晶
９３はクーロンブロッケード条件を具備する導電性微粒
子となる（図１２（ｂ））。このように自己整合的に、
シリコンからなる導電性微粒子９３上にゲルマニウムか
らなる電荷蓄積微粒子９５を形成することが可能とな
る。このときの酸化では、ゲルマニウム微粒子９５の酸
化レートは、この表面に生じるストレスにより、通常の
酸化レートよりも遅くなる。

【０１０２】次に、ＬＰＣＶＤ法によって、厚さ１０ｎ
ｍの酸化シリコンからなる制御絶縁層１６を形成する。
次にＣＶＤにより、厚さ２００ｎｍのｎ^＋型多結晶シリ
コンからなる制御電極１７を形成する。次に、レジスト
パターンをマスクとして用い積層構造部をエッチング
し、リンをドーズ量１×１０^１５ｃｍ^−２、入射エネル
ギー１５ＫｅＶでイオン注入し、１０００℃、１０秒の
高速アニールを経てｎ^＋型シリコンからなるソース領域
１８及びドレイン領域１９を形成する。最後に、層間絶
縁層、メタル配線工程などを経て不揮発性半導体記憶素
子が完成する（図１２（ｃ））。

【０１０３】このようにして形成された半導体記憶素子
は、電荷蓄積部にｐ型Ｇｅ微粒子を用い、電子供給源で
あるチャネル領域２０（シリコン）或いは制御電極１７
（シリコン）の伝導帯端よりも、真空レベルから見てエ
ネルギー的に低い所に情報電子が注入されるので保持時
間を長くすることが可能となる。また電荷として正孔を
用いる場合電荷供給源であるチャネル領域２０或いは制
御電極１７の価電子帯端よりも、真空レベルから見てエ
ネルギー的に高いので同様の効果を期待できる。電荷蓄
積部９５にＧｅ微粒子を用いているが、上記条件を満た
すならば他の材料を用いても良い。

【０１０４】また、複数のＧｅ／Ｓｉ二重ドット構造が
位置的にランダムに存在しているが、単一のＧｅ／Ｓｉ
二重ドット構造のものや、位置的に規則的に並んでいる
ものでもかまわない。

【０１０５】本実施形態のように電荷蓄積部が電荷蓄積
微粒子からなり、電荷蓄積微粒子と導電性微粒子とが自
己整合的に重なっているので、保持時間がより長くな
る。 （実施形態９）次に、図１３（ａ）（ｂ）（ｃ）を用い
て、本発明の別の不揮発性半導体記憶素子について説明
する。この不揮発性半導体記憶素子は、図１で示した不
揮発性半導体記憶素子の電荷蓄積部が導電性微粒子によ
って構成されたものである。

【０１０６】先ず、ｐ型シリコン基板１１を用意する。
次に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏ
ｌａｔｉｏｎ）法などを用いて、素子分離を施した後、
１０００℃以上の高温熱酸化を行い、シリコン基板１１
上に酸化シリコンからなる第１のトンネル絶縁層１２を
形成する。

【０１０７】次に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、第１の
トンネル絶縁層１２上にアモルファスシリコン薄膜１０
９（厚さ６ｎｍ）を堆積する。次に、７００℃、５分間
のドライ酸化を行い、アモルファスシリコン薄膜１０９
上に酸化シリコン層（厚さ２ｎｍ）を堆積して、第２の
トンネル絶縁層１４を形成する。このドライ酸化によっ
てアモルファスシリコン１０９の厚さは５ｎｍとなる。

【０１０８】次に、第２のトンネル絶縁層１４上に、ス
パッタ法により粒径１５ｎｍ程度の金（Ａｕ）微粒子１
０５を形成する（図１３（ａ））。

【０１０９】次に、温度７００℃の乾燥酸化雰囲気中
で、アモルファスシリコン薄膜１０９を酸化しきるよう
に酸化時間を調整し、金微粒子１０５の直下は酸化しき
らずシリコンの微結晶１０３が形成される。この微結晶
１０３はクーロンブロッケード条件を具備する導電性微
粒子となる（図１３（ｂ））。このように自己整合的
に、シリコンからなる導電性微粒子１０３上に金からな
る電荷蓄積微粒子１０５を形成することが可能となる。
荷電蓄積微粒子１０５の材料としては、金のように酸化
し難い金属であることが望ましい。

【０１１０】次に、ＬＰＣＶＤ法によって、厚さ１０ｎ
ｍの酸化シリコンからなる制御絶縁層１６を形成する。
次にＣＶＤにより、厚さ２００ｎｍのｎ^＋型多結晶シリ
コンからなる制御電極１７を形成する。次に、レジスト
パターンをマスクとして用い積層構造部をエッチング
し、リンをドーズ量１×１０^１５ｃｍ^−２、入射エネル
ギー１５ＫｅＶでイオン注入し、１０００℃、１０秒の
高速アニールを経てｎ^＋型シリコンからなるソース領域
１８及びドレイン領域１９を形成する。最後に、層間絶
縁層、メタル配線工程などを経て不揮発性半導体記憶素
子が完成する（図１３（ｃ））。

【０１１１】このようにして形成された半導体記憶素子
は、電荷蓄積部１０５に金微粒子を用い、電子供給源で
あるチャネル領域２０（シリコン）或いは制御電極１７
（シリコン）の伝導帯端よりも、真空レベルから見てエ
ネルギー的に低いので保持時間を長くすることが可能と
なる。また電荷として正孔を用いる場合電荷供給源であ
るチャネル領域２０或いは制御電極１７の価電子帯端よ
りも、真空レベルから見てエネルギー的に高いので同様
の効果を期待できる。電荷蓄積部１０５に金微粒子を用
いているが、上記条件を満たすならば他の材料を用いて
も良い。また、金のように酸化され難い金属であること
が望ましい。

【０１１２】また、酸化されやすい金属微粒子の場合で
も、図１４に示すように、選択ＲＩＥによって金属微粒
子真下以外の第２のトンネル絶縁層１４及びアモルファ
スシリコン層をエッチングする方法を用いれば問題な
い。

【０１１３】また、複数の金／Ｓｉ二重ドット構造が位
置的にランダムに存在しているが、単一の金／Ｓｉ二重
ドット構造のものや、位置的に規則的に並んでいるもの
でもかまわない。

【０１１４】本実施形態のように電荷蓄積部が電荷蓄積
微粒子からなり、電荷蓄積微粒子と導電性微粒子とが自
己整合的に重なっているので、保持時間をより長くする
ことができる。 （実施形態１０）次に、図１５（ａ）（ｂ）（ｃ）を用
いて、本発明の別の不揮発性半導体記憶素子について説
明する。この不揮発性半導体記憶素子は、図１で示した
不揮発性半導体記憶素子の電荷蓄積部が導電性微粒子に
よって構成されたものである。

【０１１５】先ず、ｐ型シリコン基板１１を用意する。
次に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏ
ｌａｔｉｏｎ）法などを用いて、素子分離を施した後、
１０００℃以上の高温熱酸化を行い、シリコン基板１１
上に酸化シリコンからなる第１のトンネル絶縁層１２を
形成する。

【０１１６】次に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、第１の
トンネル絶縁層１２上にアモルファスシリコン薄膜１１
９（厚さ６ｎｍ）を堆積する。次に、７００℃、５分間
のドライ酸化を行い、アモルファスシリコン薄膜１１９
上に酸化シリコン層（厚さ２ｎｍ）を堆積して、第２の
トンネル絶縁層１４を形成する。このドライ酸化によっ
てアモルファスシリコン１０９の厚さは５ｎｍとなる。

【０１１７】次に、第２のトンネル絶縁層１４上に、Ｌ
ＰＣＶＤ法により粒径１０ｎｍ程度の窒化シリコン微粒
子１１５を形成する（図１５（ａ））。

【０１１８】次に、温度７００℃の乾燥酸化雰囲気中
で、アモルファスシリコン薄膜１１９を酸化しきるよう
に酸化時間を調整し、窒化シリコン微粒子１１５の直下
は酸化しきらずシリコンの微結晶１１３が形成される。
この微結晶１１３はクーロンブロッケード条件を具備す
る導電性微粒子となる（図１５（ｂ））。このように自
己整合的に、シリコンからなる導電性微粒子１１３上に
窒化シリコンからなる電荷蓄積微粒子１１５を形成する
ことが可能となる。このときの乾燥酸化雰囲気では、窒
化シリコン微粒子１１５は酸化されない。

【０１１９】次に、ＬＰＣＶＤ法によって、厚さ１０ｎ
ｍの酸化シリコンからなる制御絶縁層１６を形成する。
次にＣＶＤにより、厚さ２００ｎｍのｎ^＋型多結晶シリ
コンからなる制御電極１７を形成する。次に、レジスト
パターンをマスクとして用い積層構造部をエッチング
し、リンをドーズ量１×１０^１５ｃｍ^−２、入射エネル
ギー１５ＫｅＶでイオン注入し、１０００℃、１０秒の
高速アニールを経てｎ^＋型シリコンからなるソース領域
１８及びドレイン領域１９を形成する。最後に、層間絶
縁層、メタル配線工程などを経て不揮発性半導体記憶素
子が完成する（図１５（ｃ））。

【０１２０】このようにして形成された半導体記憶素子
は、窒化シリコンからなる電荷蓄積部１１５の周囲の界
面或いは内部に欠陥準位が発生している。この欠陥準位
は、電子供給源であるチャネル領域２０（シリコン）或
いは制御電極１７（シリコン）の伝導帯端よりも、真空
レベルから見てエネルギー的に低いので保持時間を長く
することが可能となる。また電荷として正孔を用いる場
合電荷供給源であるチャネル領域２０或いは制御電極１
７の価電子帯端よりも、真空レベルから見てエネルギー
的に高いので同様の効果を期待できる。

【０１２１】また、複数の窒化シリコン／Ｓｉ二重ドッ
ト構造が位置的にランダムに存在しているが、単一の窒
化シリコン／Ｓｉ二重ドット構造のものや、位置的に規
則的に並んでいるものでもかまわない。

【０１２２】本実施形態のように電荷蓄積部が電荷蓄積
微粒子からなり、電荷蓄積微粒子と導電性微粒子とが自
己整合的に重なっているので、保持時間をより長くする
ことができる。

【０１２３】実施形態１乃至実施形態１０において、制
御電極及びチャネル領域の半導体材料としてシリコンを
用いて説明したが、電荷蓄積部の材料との関係が前述し
た条件を満たすものであれば他の半導体材料であっても
かまわない。

【０１２４】また、実施形態１乃至実施形態１０におい
て、トンネル絶縁層の材料として酸化シリコンを用いて
説明したが、他の絶縁物でも同様の効果が期待できる。

【０１２５】また、実施形態１乃至実施形態１０におい
て、第１のトンネル絶縁層及び第２のトンネル絶縁層に
挟まれたクーロンブロッケード条件を満たす導電性微粒
子の材料としてシリコンを用いて説明したが、他の導電
性材料であっても同様の効果が得られる。

【０１２６】また、実施形態１乃至実施形態１０におい
て、第１のトンネル絶縁層／導電性微粒子／第２のトン
ネル絶縁層の二重トンネル接合構造について説明した
が、多重トンネル接合構造でもかまわない。

【０１２７】図１６に四重トンネル接合構造を採用した
ものを示す。

【０１２８】図１６に示すように、チャネル領域２０と
電荷蓄積部１５との間には、トンネル絶縁層１２２が４
層介在している。トンネル絶縁層１２２間にはそれぞれ
クーロンブロッケード条件を満たす導電性微粒子層１２
３が形成されている。他の構造は図１に示す不揮発性記
憶素子と同様である。

【０１２９】次に、実施形態１乃至実施形態１０で説明
した不揮発性記憶素子が記憶保持特性に優れているかを
以下に詳しく説明する。

【０１３０】先ず、本発明では、電荷が電子の場合、電
荷蓄積部が真空レベルから見て電荷供給部となるチャネ
ル領域或いは制御電極の伝導帯端よりもエネルギー的に
低い位置にある。電荷が正孔の場合は、電荷蓄積部が真
空レベルから見て電荷供給部となるチャネル領域或いは
制御電極の価電子帯端よりもエネルギー的に高い位置に
ある。

【０１３１】さらに、電荷蓄積部への充放電はクーロン
ブロッケード条件を満たす導電性微粒子を挟んだ二重ト
ンネル接合を経由して行われることが望ましい。ここで
クーロンブロッケード条件を満たすとは、電子一個の静
電エネルギー（クーロンブロッケードエネルギー：素電
荷をｑ、導電性微粒子の容量をＣ_ｄｏｔとして、ｑ／２
Ｃ_ｄｏｔで与えられる）が熱揺らぎよりも大きいことで
ある。例えば導電性微粒子が粒径５ｎｍ程度のシリコン
ナノ微結晶ではＣｄｏｔは〜１ａＦであり、クーロンブ
ロッケードエネルギーΔＥ＝ｑ／２Ｃｄｏｔ＝８０ｍｅ
Ｖであり、室温での熱エネルギー２５ｍｅＶよりも大き
いためクーロンブロッケード条件を満たしている。

【０１３２】このような条件を満たすことによって、記
憶保持時間を長くすることができる。記憶保持時間を向
上するためには、低ゲート電圧の状態で情報電荷の漏れ
を効率よく抑制することがかぎとなる。

【０１３３】従来のように、電荷蓄積部への充放電はク
ーロンブロッケード条件を満たす導電性微粒子を挟んだ
二重トンネル接合を経由して行われることのみでは、記
憶保持時間は未だ不十分である。

【０１３４】これは、図１７に示すようにシリコン基板
と電荷蓄積部とが同じ材料でできており、電圧無印加状
態で伝導体端が同じレベルにあるために、シリコンナノ
微粒子におけるエネルギー障壁はクーロンブロッケード
エネルギーΔＥのみである。したがって電荷蓄積部に蓄
積された電子は容易にΔＥを飛び越えてシリコン基板に
抜けていきやすいためである。

【０１３５】これに対し、図１８（ａ）に示すように、
電荷蓄積部の伝導帯端がシリコン基板の伝導帯端よりも
低い位置になるようにすれば、シリコン微粒子における
エネルギー障壁は、クーロンブロッケードエネルギーΔ
Ｅのみならす、電荷蓄積部とシリコン基板の伝導帯端の
エネルギー差εを加えた値となるために、電荷蓄積部に
蓄積された電子は容易にこの障壁を抜け難くなるため記
憶保持時間が実効的に長くなる。

【０１３６】このことは電荷として正孔を用いる場合
は、電荷蓄積部の課電子帯端がシリコン基板の価電子帯
端よりも高くなるようにすることで、同様の効果を得ら
れる。

【０１３７】また、中間シリコン微粒子のエネルギー障
壁は、電荷蓄積部をεだけ低くするとΔＥ＋ε／２と高
くなる。このことは本発明でのシリコン基板と電荷蓄積
部の電位がつりあっている状態（図１８（ｂ））と、従
来技術の電位がつりあっている状態（図１７）を比較す
ると明らかである。したがって中間シリコン微粒子が同
じであっても、本発明の方が高速書き込みを維持しつつ
記憶保持時間を向上させるのにより有利である。

【０１３８】また、本発明の実施形態３乃至実施形態７
で示したダングリングボンドによる欠陥準位を電荷蓄積
部とする場合は、十分なメモリ効果を売るためにある程
度の数の欠陥準位がなければならない。メモリ効果は情
報電荷のクーロン力により、チャネル領域のキャリアが
退けられてドレイン電流が経ることで生じる。シリコン
中でのクーロンスクリーニング距離は典型的に１０ｎｍ
であるから、欠陥準位間の平均距離は２０ｎｍよりも小
さくないと、チャネル上に情報電荷のクーロン力の影響
が及ばない隙間ができてしまい、十分なメモリ効果が得
られない。したがって欠陥準位の面密度が（２０ｎｍ）
^−２＝２．５×１０^１１ｃｍ^−２以上であれば、チャネ
ル全体に情報電荷の影響が及び得るので効果的なメモリ
効果が期待できる。

【０１３９】また、電荷蓄積部を微小粒子群とすると、
危険分散による信頼性の向上を期待できる。さらに、ナ
ノメートルオーダーの非常に小さいトラップ断面積なの
で、特に低電圧領域で顕著にキャリア充放電が律速され
るため記憶保持時間を向上させることができる。典型的
な低電圧動作として酸化膜５ｎｍあたり０．１Ｖのゲー
トドライブがかかった状態では、チャネル面でのキャリ
ア電子密度は４．３×１０^１１ｃｍ^−２である。よって
微粒子郡の平均粒径が（４．３×１０^１１ｃｍ ^−２）
^−１／２＝１５ｎｍよりも小さいと、低電圧状態で微粒
子の真下にいる平均電子数が１個よりも小さくなるた
め、キャリア充放電の律速が大きくなり記憶保持時間を
向上するのに有利である。

【０１４０】さらに、実施形態８乃至実施形態１０に示
すように、二重ドット構造にすると、中間シリコン微粒
子が周囲を全て酸化膜のエネルギーの高い壁で囲まれる
ことになり、空間的に電子がより狭く閉じ込められるの
で、中間シリコン微粒子でのエネルギー障壁がより高く
なり記憶保持が長くなる。

【０１４１】また、中間シリコン微粒子の粒径をプロセ
ス条件によって調整がしやすいため、素子特性の制御が
しやすくなる。

【０１４２】また、本発明ではトンネル絶縁層の膜厚は
高々２ｎｍであるので書き込み及び消去は直接トンネル
でできるので高速に行うことができる。

【０１４３】

【発明の効果】本発明では、情報電荷蓄積部のエネルギ
ーレベルとチャネル領域の伝導帯端或いは価電子帯端
に、それぞれの電荷に対してエネルギーギャップを有し
ているため、電源を切った後においても電荷は蓄積微粒
子内に安定して蓄積可能となり、保持特性が向上する。

【図面の簡単な説明】

【図１】 本発明の第１の実施形態に係る不揮発性半導
体記憶素子の断面図。

【図２】 本発明の実施形態１に係る不揮発性半導体記
憶素子の製造工程を説明するための各工程における断面
図。

【図３】 本発明の実施形態１の変形例に係る不揮発性
半導体記憶素子の断面図。

【図４】 本発明の実施形態２に係る不揮発性半導体記
憶素子の製造工程を説明するための各工程における断面
図。

【図５】 本発明の実施形態２の変形例に係る不揮発性
半導体記憶素子の断面図。

【図６】 本発明の実施形態３に係る不揮発性半導体記
憶素子の製造工程を説明するための各工程における断面
図。

【図７】 本発明の実施形態３の変形例に係る不揮発性
半導体記憶素子の断面図。

【図８】 本発明の実施形態４に係る不揮発性半導体記
憶素子の製造工程を説明するための各工程における断面
図。

【図９】 本発明の実施形態５に係る不揮発性半導体記
憶素子の製造工程を説明するための各工程における断面
図。

【図１０】 本発明の実施形態６に係る不揮発性半導体
記憶素子の製造工程を説明するための各工程における断
面図。

【図１１】 本発明の実施形態７に係る不揮発性半導体
記憶素子の製造工程を説明するための各工程における断
面図。

【図１２】 本発明の実施形態８に係る不揮発性半導体
記憶素子の製造工程を説明するための各工程における断
面図。

【図１３】 本発明の実施形態９に係る不揮発性半導体
記憶素子の製造工程を説明するための各工程における断
面図。

【図１４】 本発明の実施形態９の変形例に係る不揮発
性半導体記憶素子の製造方法を説明するための断面図。

【図１５】 本発明の実施形態１０に係る不揮発性半導
体記憶素子の製造工程を説明するための各工程における
断面図。

【図１６】 本発明の変形例に係る不揮発性半導体記憶
素子の断面図。

【図１７】 従来の不揮発性半導体記憶素子のシリコン
基板／トンネル絶縁層／導電体微粒子／電荷蓄積部のエ
ネルギーレベル構造を示した図。

【図１８】 本発明の不揮発性半導体記憶素子のシリコ
ン基板／トンネル絶縁層／導電体微粒子／電荷蓄積部の
エネルギーレベル構造を示した図であり、（ａ）は低電
圧状態、（ｂ）は電圧印加状態を示す。

【図１９】 従来の不揮発性半導体記憶素子の断面図。

【符号の説明】

１１・・・シリコン基板 １２・・・第１のトンネル絶縁層 １３・・・導電性微粒子層 １４・・・第２のトンネル絶縁層 １５・・・電荷蓄積部 １６・・・制御絶縁層 １７・・・制御電極 １８・・・ソース領域 １９・・・ドレイン領域 ２０・・・チャネル領域

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】半導体層と、 前記半導体層中に形成されたソース領域及びドレイン領
   域と、 前記ソース領域及びドレイン領域間に形成されたチャネ
   ル領域と、 前記チャネル領域上に形成され、量子力学的に電子が直
   接トンネルすることが可能な第1の絶縁層と、 前記第1の絶縁層上に形成され、電子１個の充電エネル
   ギーが熱揺らぎよりも大きい条件を満たす導電性微粒子
   を具備する導電性微粒子層と、 前記導電性微粒子層上に形成され、量子力学的に電子が
   直接トンネルすることが可能な第2の絶縁層と、 前記第2の絶縁層上に形成された電荷蓄積部と、 前記電荷蓄積部上に形成された制御電極とを具備し、 前記電荷蓄積部における情報電荷となる電子が注入され
   るエネルギーレベルが、前記チャネル領域或いは前記制
   御電極における伝導体端のエネルギーレベルよりも低
   く、 前記第1の絶縁層と、前記導電性微粒子と、前記第２の
   絶縁層と前記電荷蓄積部とが膜厚方向に対して、チャネ
   ル面に垂直に重なるよう設計されている ことを特徴とす
   る半導体記憶素子。
2. 【請求項２】半導体層と、 前記半導体層中に形成されたソース領域及びドレイン領
   域と、 前記ソース領域及びドレイン領域間に形成されたチャネ
   ル領域と、 前記チャネル領域上に形成され、量子力学的に正孔が直
   接トンネルすることが可能な第1の絶縁層と、 前記第1の絶縁層上に形成され、電子１個の充電エネル
   ギーが熱揺らぎよりも大きい条件を満たす導電性微粒子
   を具備する導電性微粒子層と、 前記導電性微粒子層上に形成され、量子力学的に正孔が
   直接トンネルすることが可能な第2の絶縁層と、 前記第2の絶縁層上に形成された電荷蓄積部と、 前記電荷蓄積部上に形成された制御電極とを具備し、 前記電荷蓄積部における情報電荷となる正孔が注入され
   るエネルギーレベルが、前記チャネル領域或いは前記制
   御電極における伝導体端のエネルギーレベルよりも高
   く、 前記第1の絶縁層と、前記導電性微粒子と、前記第２の
   絶縁層と前記電荷蓄積部とが膜厚方向に対して、チャネ
   ル面に垂直に重なるよう設計されているこ とを特徴とす
   る半導体記憶素子。
3. 【請求項３】半導体層と、 前記半導体層中に形成されたソース領域及びドレイン領
   域と、 前記ソース領域及びドレイン領域間に形成されたチャネ
   ル領域と、 前記チャネル領域上に形成され、量子力学的に電荷が直
   接トンネルすることが可能な第1の絶縁層と、 前記第1の絶縁層上に形成され、電荷一個の充電エネル
   ギーが熱揺らぎより大きい条件を満たす導電性微粒子を
   具備する導電性微粒子層と、 前記導電性微粒子層上に形成され、量子力学的に電荷が
   直接トンネルすることが可能な第2の絶縁層と、 前記第2の絶縁層上に形成され、原子間結合の欠陥によ
   るトラップ準位からなる電荷蓄積部と、 前記電荷蓄積部上に形成された制御電極とを具備するこ
   とを特徴とする半導体記憶素子。
4. 【請求項４】前記原子間結合の欠陥が窒化シリコン膜中
   又はその界面に存在することを特徴とする請求項３記載
   の半導体記憶素子。
5. 【請求項５】前記トラップ準位の面密度が２．５×１０
   ¹¹ｃｍ^-2以上であることを特徴とする請求項４記載の半
   導体記憶素子。
6. 【請求項６】前記電荷蓄積部が、流刑１５ｎｍ以下の電
   荷蓄積微粒子であり、前記導電性微粒子と前記電荷蓄積
   微粒子とが膜厚方向に対して重なるよう自己整合的に形
   成されていることを特徴とする請求項１或いは２記載の
   半導体記憶素子。
7. 【請求項７】前記電荷蓄積微粒子の粒径が０．５nm以上
   １０ｎｍ以下であることを特徴とする請求項１或いは２
   記載の半導体記憶素子。