KR101179263B1 - 비휘발성 메모리소자 및 제조방법 - Google Patents
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Abstract
비휘발성 메모리소자 및 제조방법을 제시한다. 본 발명의 일 관점은, 반도체 기판 상에 제1터널유전층을 형성하고, 소자분리용 트렌치를 형성한다. 트렌치를 채우고 돌출되는 소자분리패턴을 형성한 후, 상대적으로 높은 유전율을 가지는 제2터널유전층을 수반하여 소자분리패턴들 사이를 채우게 제1플로팅게이트패턴을 형성한다. 제1플로팅게이트패턴에 상측면이 노출된 소자분리패턴을 리세스(recess)하여 높이를 낮추고, 제2플로팅게이트패턴을 형성하여 계단 형상의 플로팅게이트패턴을 형성한다. 유전체층 및 컨트롤게이트층을 순차적으로 형성한다.
낸드플래시, 커플링비, 플로팅게이트, 식각마스크, 계단형상
Description
도 1 내지 도 11은 본 발명의 실시예에 따른 비휘발성 메모리소자 및 제조방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
본 발명은 메모리소자에 관한 것으로, 특히, 신뢰성 개선을 위한 비휘발성 메모리소자 및 제조 방법에 관한 것이다.
최근 비휘발성 메모리소자에 다양한 제품을 제시되고 있다. 비휘발성 메모시소자 중 낸드(NAND)형 플래시(flash) 메모리소자는, 메모리 셀(cell)들이 직렬로 연결된 스트링(string) 구조 형태로 구성되고 있다. 이러한 낸드형 플래시 메모리소자의 하나의 메모리셀은, 소스/드레인(source/drain) 영역들 사이의 채널(channel) 상에 터널(tunnel)유전층이 적층되고, 터널유전층 상에 전하저장층(charge storage layer)을 수반하여 적층된 컨트롤게이트(control gate)를 포함하여 구성되고 있다. 이때, 전하저장층은 도전성 폴리실리콘과 같은 도전층을 이용하여 고립된 플로팅게이트(isolated floating-gate)로 구성될 수 있다.
이러한 낸드형 플래시 메모리소자는 수요의 증가에 따라 점차 대용량, 고집적화가 가속적으로 요구되고 있다. 플래시 메모리소자가 고집적화되고 또한 급속히 소자 축소(shrinkage)됨에 따라, 제품 신뢰성 개선이 매우 중요하게 인식되고 있다. 제한적인 전하용적(charge dimension)에서 보유특성(retention)이나 사이클링 문턱전압 시프트(cycling Vth shift) 등과 같은 제품 신뢰성이 보다 중요하게 인식되고 있다.
플래시 메모리소자 제품의 신뢰성은 터널유전층(tunnel oxide)의 두께와 플로팅게이트의 전하량에 주로 의존하는 것으로 이해될 수 있다. 예컨대, 상대적으로 낮은 유전율을 가지는 터널유전층의 프로그램 속도를 개선하기 위해서, 유효산화막두께(Tox)의 두께 또는 전기적산화막두께(electric oxide thickness)를 현저히 낮추면, 프로그램 속도는 개선될 수 있으나 스트레스유기누설전류(SILC: stress induced of leakage current) 특성이 상대적으로 나빠질 수 있다. 신뢰성 향상을 위해 상대적으로 고유전 물질을 터널유전층으로 적용할 경우, 소자분리층(field oxide) 형성 공정 진행 중에 고유전 물질이 상대적으로 급격하게 산화 및 열화되어 고유전 특성이 상실될 수 있다. 이에 따라, 고유전 물질을 터널유전층으로 적용하는 데 어려움이 수반되고 있다. 또한, 플로팅게이트의 크기가 축소됨에 따라, 보유할 수 있는 전하량이 상대적으로 작아져 요구되는 10년 보유특성을 유지하기 어렵다.
이에 따라, 새로운 플로팅게이트의 구조 및 터널유전층의 구조에 대한 연구 가 많이 수행되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 동작 신뢰성 개선을 구현할 수 있는 비휘발성 메모리소자 및 제조방법을 제시하는 데 있다.
상기 기술 과제를 위한 본 발명의 일 관점은, 반도체 기판 상에 제1터널유전층을 형성하는 단계, 상기 제1터널유전층 및 상기 반도체 기판을 순차적으로 선택적 식각하여 소자분리용 트렌치를 형성하는 단계, 상기 트렌치를 채우고 상기 제1터널유전층 상에 돌출되는 소자분리패턴을 형성하는 단계, 상기 제1터널유전층에 비해 상대적으로 높은 유전율을 가지는 제2터널유전층을 수반하여 상기 소자분리패턴들 사이를 채우게 제1플로팅게이트패턴을 형성하는 단계, 상기 제1플로팅게이트패턴에 상측면이 노출된 상기 소자분리패턴을 리세스(recess)하여 높이를 낮추는 단계, 상기 제1플로팅게이트패턴을 덮는 제2플로팅게이트패턴을 형성하는 단계, 및 상기 제1 및 제2플로팅게이트패턴 상을 덮는 유전체층 및 컨트롤게이트층을 순차적으로 형성하는 단계를 포함하는 비휘발성 메모리소자 제조방법을 제시한다.
상기 제1터널유전층은 산화 방식에 의해 형성될 수 있다.
상기 제1터널유전층은 실리콘산화물층을 포함하여 형성될 수 있다.
상기 제2터널유전층은 상기 실리콘산화물층에 비해 유전율이 높은 알루니늄산화물(Al2O3), 지르코늄산화물(ZrO2), 하프늄산화물(HfO2), 탄탈륨산화물(Ta2O5), 스 트론튬티타늄산화물(SrTiO3) 또는 바륨스트론튬티타늄산화물((Ba,Sr)TiO3)을 포함하여 형성될 수 있다.
상기 제2터널유전층은 상기 제1터널유전층에 비해 상대적으로 얇은 두께로 형성될 수 있다.
상기 소자분리용 트렌치를 형성하는 단계는, 상기 제1터널유전층 상에 식각마스크를 형성하는 단계, 및 상기 식각마스크에 노출된 상기 제1터널유전층 및 상기 반도체 기판 부분을 순차적으로 식각하는 단계를 포함할 수 있다.
상기 소자분리패턴을 형성하는 단계는, 상기 트렌치를 채우는 절연층을 증착하는 단계, 상기 절연층을 상기 식각마스크의 상측면이 노출되게 평탄화하는 단계, 및 상기 식각마스크를 선택적으로 제거하는 단계를 포함할 수 있다.
상기 식각마스크를 실리콘질화물을 포함하여 형성하는 단계, 및 상기 식각마스크를 인산염을 포함하는 식각액을 이용하여 습식 제거하는 단계를 더 포함할 수 있다.
상기 제1플로팅게이트패턴을 형성하는 단계는, 상기 제1터널유전층 상에 상기 소자분리패턴 상으로 연장되는 상기 제2터널유전층을 형성하는 단계, 상기 제2터널유전층 상에 상기 소자분리패턴들 사이를 채우는 제1플로팅게이트층을 형성하는 단계, 및 상기 제1플로팅게이트층을 상기 소자분리패턴의 상측면이 노출되게 평탄화하는 단계를 포함할 수 있다.
상기 평탄화는 상기 소자분리패턴을 연마종료로 이용하는 화학기계적연 마(CMP)를 포함하여 수행될 수 있다.
상기 소자분리패턴을 리세스(recess)하는 단계는, 상기 소자분리패턴을 전면 식각하는 단계, 및 상기 노출되는 제2터널유전층 부분을 습식 식각으로 제거하는 단계를 포함할 수 있다.
상기 소자분리패턴을 리세스(recess)하는 단계에 의해 상기 제1플로팅게이트패턴 측면에 잔류하는 상기 제2터널유전층 부분을 제거하여 상기 리세스된 소자분리패턴 및 상기 제1플로팅게이트패턴 사이에 오목한 홈을 형성하는 단계를 더 포함할 수 있다.
상기 제2플로팅게이트패턴을 형성하는 단계는, 상기 제1플로팅게이트패턴을 덮으며 상기 오목한 홈을 채움에 따라 상기 제1플로팅게이트패턴의 측부에 계단 형상을 유발하는 제2플로팅게이트층을 형성하는 단계, 및 상기 제2플로팅게이트층을 상기 리세스된 소자분리패턴의 상측면이 노출되게 노드 분리하는 단계를 포함할 수 있다.
상기 노드 분리는 상기 제2플로팅게이트층을 전면 식각하는 단계를 포함할 수 있다.
상기 제1 및 2플로팅게이트패턴은 도전성 폴리실리콘층을 포함하여 형성될 수 있다.
상기 제1플로팅게이트패턴은 도전성 폴리실리콘층을 포함하여 형성되고, 상기 제2플로팅게이트패턴은 질화티타늄(TiN), 티타늄(Ti), 코발트(Co), 백금(Pt), 이리듐(Ir), 루테늄(Ru), 질화텅스텐(WN) 또는 텅스텐(W)을 포함하여 형성될 수 있 다.
본 발명의 다른 일 관점은, 반도체 기판 상에 형성된 제1터널유전층, 상기 제1터널유전층 상에 상기 제1터널유전층에 비해 상대적으로 높은 유전율을 가지는 제2터널유전층, 상기 제2터널유전층의 양끝 영역을 일부 노출하게 형성된 제1플로팅게이트패턴, 상기 제1플로팅게이트패턴에 노출된 상기 제2터널유전층 부분 상에서 상기 제2플로팅게이트패턴을 덮게 연장되며 상기 제1플로팅게이트패턴과 함께 계단 형상을 형성하는 제2플로팅게이트패턴, 및 상기 제1 및 제2플로팅게이트패턴을 덮는 유전체층 및 컨트롤게이트층을 포함하는 비휘발성 메모리소자를 제시한다.
상기 반도체 기판에 형성되고 상기 제2플로팅게이트패턴의 하단측면 일부에까지 높이가 연장되게 돌출되는 트렌치형 소자분리패턴을 더 포함할 수 있다.
상기 제2터널유전층은 상기 제1터널유전층에 비해 상대적으로 얇은 두께로 형성될 수 있다.
본 발명에 따르면, 플로팅게이트의 구조를 개선하고 터널유전층의 구조를 개선하여 동작 신뢰성 개선을 구현할 수 있는 비휘발성 메모리소자 및 제조방법을 제시할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 범위가 아래에서 상술하는 실시예로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
본 발명의 실시예에서는 제1터널유전층을 상대적으로 유전율이 낮은 유전물질, 예컨대, 실리콘산화물층을 포함하여 형성하고, 제1터널유전층 상에 상대적으로 높은 유전물질을 제2터널유전층으로 형성한다. 제1터널유전층을 예컨대 산화(oxidation)에 의한 실리콘산화물층 또는 실리콘산질화물층을 포함하여 형성함으로써, 하부의 반도체 기판의 실리콘 활성(silicon active) 표면과 접촉되는 부위에서의 계면 결함(interface defect)을 효과적으로 억제할 수 있다.
또한, 후속 집적화를 통해 고유전 물질들을 증착시켜 제2터널유전층을 형성함으로써, 전기적산화막두께는 낮추고 물리적 두께는 증가시켜 SILC 특성을 향상시킬 수 있다. 더욱이, 요구 사항인 10년 보유특성을 유지하기 위해서, 플로팅게이트를 전형적인 직사각형 단면 구조에 비해 상측 표면적을 증가시키는 신규한 구조를 가지도록 유도할 수 있다.
도 1 내지 도 11은 본 발명의 실시예에 따른 비휘발성 메모리소자 및 제조방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 1을 참조하면, 반도체 기판(100), 예컨대, P형 실리콘 기판 상에 제1터널유전층(210) 및 식각마스크를 위한 층(300)을 순차적으로 형성한다. 제1터널유전층(210)은 실리콘산화물층을 포함하여 바람직하게 형성될 수 있다. 이때, 실리콘산화물층은 실리콘 반도체 기판(100)의 침해에 의한 계면 결함(interface defect)을 억제하기 위해서 산화 방식으로 형성되는 것이 바람직하다. 실리콘산화물층 상에 실리콘질화물층이 더 형성될 수도 있다.
제1터널유전층(210) 상에 식각마스크를 위한 층(300)을 형성한다. 이때, 식 각마스크를 위한 층(300)은 하드마스크(hard mask)의 구현을 위해서, 제1터널유전층(210) 및 반도체 기판(100)과 식각선택비를 상대적으로 높게 구현할 수 있는 절연물질, 예컨대, 실리콘질화물(Si3N4)층을 포함하여 형성될 수 있다. 이러한 실리콘질화물층은 대략 10 내지 1000Å의 두께로 형성될 수 있다.
도 2를 참조하면, 식각마스크를 위한 층(300)을 사진 및 식각과정을 이용하여 선택적으로 식각하여 패터닝하여 식각마스크(301)를 형성한다. 이후에, 식각마스크(301)에 노출된 제1터널유전층(210) 부분 및 하부의 반도체 기판(100) 부분을 선택적으로 식각하여, 반도체 기판(100)에 소자분리를 위한 트렌치(trench: 101)를 형성한다. 따라서, 소자분리는 얕은트렌치소자분리(STI) 과정으로 수행되는 것으로 이해될 수 있다.
도 3을 참조하면, 트렌치(101)를 채우는 소자분리패턴(400)을 형성한다. 예컨대, 트렌치(101)를 채우는 절연층, 예컨대, 실리콘산화물층을 포함하는 절연층을 증착한다. 이후에, 절연층을 화학기계적연마(CMP) 또는 전면식각(etchback) 등으로 식각마스크(301)의 상측 표면이 노출되게 평탄화하여, 소자분리패턴(400)을 형성한다.
도 4를 참조하면, 인산 등과 같은 인산염 계열의 질화물 식각액(etchant)을 이용하는 습식식각을 바람직하게 이용하여 식각마스크(301)를 선택적으로 제거한다. 이에 따라, 소자분리패턴(400)은 메사(mesa) 형태와 같이 돌출된 구조로 상측 측면 일부가 노출되게 된다. 따라서, 소자분리패턴(400)들 사이에는 홈과 같은 오 목한 구조(401)가 형성되게 된다.
도 5를 참조하면, 소자분리패턴(400)들 사이의 오목한 형상의 구조(concave structure: 401)의 프로파일(profile)을 따르는 제2터널유전층(230)을 노출된 제1터널유전층(210) 상에 형성한다. 이때, 제2터널유전층(230)은 제1터널유전층(210)에 비해 상대적으로 더 높은 유전율을 가지는 고유전율 유전물질로 형성된다. 예컨대, 제2터널유전층(230)은 알루니늄산화물(Al2O3), 지르코늄산화물(ZrO2), 하프늄산화물(HfO2), 탄탈륨산화물(Ta2O5), 스트론튬티타늄산화물(SrTiO3) 또는 바륨스트론튬티타늄산화물((Ba,Sr)TiO3)과 같은 강유전물질 또는 고유전물질을 이용하여 형성될 수 있다.
이러한 제2터널유전층(230)은 화학기상증착(CVD)나 원자층증착(ALD) 등과 같이 증착 시 하부의 프로파일을 따라 층 형성도가 높은 증착 방법으로 형성될 수 있다. 또한, 제2터널유전층(230)은 제1터널유전층(210)에 비해 더 높은 유전율을 가지므로, 제1터널유전층(210)에 비해 낮은 두께로 형성될 수 있다. 예컨대, 대략 1 내지 1000Å 미만의 두께로 형성될 수 있다. 하부의 제1터널유전층(210)은 제2터널유전층(230)을 이루는 고유전물질이 산화되거나 열화되는 현상을 방지하는 장벽(barrier)으로 작용할 수 있다.
한편, 본 발명의 실시예에서는 이러한 제2터널유전층(230)을 고유전물질로 형성하는 과정이, 소자분리패턴(400)을 형성하는 과정 다음에 수행된다. 따라서, 소자분리패턴(400)을 이루는 실리콘산화물 등을 형성하는 과정에 의해 고유전물질이 급속히 산화되거나 열화되는 현상 및 이에 따른 고유전 특성 상실의 문제를 방지할 수 있다.
제2터널유전층(230) 상에 소자분리패턴(400) 사이의 오목한 구조(401)를 채우는 제1플로팅게이트를 위한 층(510)을 형성한다. 제1플로팅게이트층(510)은 바람직하게 도전성 폴리실리콘층을 포함하여 형성될 수 있다.
도 6을 참조하면, 제1플로팅게이트층(510)을 CMP 또는 전면식각 등과 같은 평탄화 방법으로 평탄화하여 소자분리패턴(400)의 상측 표면을 노출시키는 전극 분리(node separation) 과정을 수행한다. 이에 따라, 제1플로팅게이트패턴(511)이 소자분리패턴(400) 사이에 위치하게 패터닝된다. 이때, 평탄화의 진행에 따라 노출되는 소자분리패턴(400) 상의 제2터널유전층(230) 부분 또한 선택적으로 제거되어 오목한 구조(401)의 프로파일을 따르는 형상의 제2터널유전층제1패턴(231)이 패터닝된다.
도 7을 참조하면, 제1플로팅게이트패턴(511)에 노출되는 소자분리패턴(400)을 선택적으로 식각하여 리세스(recess)시킨다. 이에 따라, 리세스된 소자분리패턴(403)의 상측 표면 높이는 제1플로팅게이트패턴(511)의 상측표면 높이에 비해 낮아지게 된다. 이러한 리세스 과정은 소자분리패턴(403)을 바람직하게 이루는 실리콘산화물과 같은 유전층에 대한 식각선택비를 가지는 습식식각 또는 전면식각 과정으로 수행될 수 있다.
이때, 소자분리패턴(403)의 리세스에 의해 측면이 노출되는 제2터널유전층제1패턴(231)의 일부 또한 제거되어 제1플로팅게이트패턴(511)의 측면 일부가 노출될 수 있다. 이러한 측면 부분의 제2터널유전층제1패턴(231) 부분은 리세스 과정에 함께 제거될 수도 있으나, 별도의 선택적 전면식각 또는 선택적 습식식각 등으로 선택적으로 제거될 수도 있다.
도 8을 참조하면, 소자분리패턴(403) 및 제1플로팅게이트패턴(511)의 계면 부분에 위치하는 제2터널유전층제1패턴(231) 부분을 선택적으로 리세스하여, 소자분리패턴(403) 및 제1플로팅게이트패턴(511)의 사이에 계면부분에 홈(513)이 유도되게 한다. 이에 따라, 제2터널유전층제2패턴(233)이 패터닝된다.
이때, 이러한 계면 부분의 제2터널유전층제2패턴(233) 부분은 선택적 전면식각 또는 선택적 습식식각 등으로 선택적으로 제거될 수 있다. 이러한 리세스 과정은 제1플로팅게이트패턴(511)의 하단부의 측면부분으로부터 제2터널유전층제2패턴(233) 부분이 바람직하게 제거되어 측면 부분이 노출되게 수행될 수 있다.
도 9를 참조하면, 제1플로팅게이트패턴(511)을 덮고 계면홈(513)을 채우고 리세스된 소자분리패턴(403)의 상측표면을 덮게 연장되는 제2플로팅게이트를 위한 층(530)을 형성한다. 이러한 제2플로팅게이트층(530)은 소자분리패턴(403) 상에 위치하는 부분과, 제1플로팅게이트패턴(511)을 덮는 부분 사이에 단차가 유도될 정도의 두께로 형성되는 것이 바람직하다. 예컨대, 대략 10 내지 5000Å의 두께로 형성될 수 있다.
계면홈(513)의 존재는 제2플로팅게이트층(530)이 증착될 때 제1플로팅게이트패턴(511)의 측부에 단차(step)를 유도하는 역할을 한다. 즉, 제2플로팅게이트층(530)의 증착 시 제2플로팅게이트층(530)이 계면홈(513)을 우선 채우게 되므로, 이에 따라 계면홈(513) 상에 단차가 유발되게 된다. 이러한 단차는 제2플로팅게이트층(530) 및 제1플로팅게이트패턴(511)을 포함하여 형성되게 되는 전체 플로팅게이트의 형상이 계단(stair) 형상을 가지게 유도하게 된다.
이러한 제2플로팅게이트층(530)은 도전성 폴리실리콘층을 포함하여 형성될 수도 있으나, 다른 금속 계열의 도전층, 예컨대, 질화티타늄(TiN), 티타늄(Ti), 코발트(Co), 백금(Pt), 이리듐(Ir), 루테늄(Ru), 질화텅스텐(WN) 또는 텅스텐(W) 등과 같은 금속층을 포함하여 형성될 수 있다. 이와 같은 금속층을 이용할 경우 전하 축적 등의 측면에 보다 유리한 이점이 있다.
도 10을 참조하면, 제2플로팅게이트층(530)을 제1플로팅게이트패턴(511)에 중첩되는 패턴 형상으로 노드 분리(node separation)하여, 제2플로팅게이트패턴(531)을 형성한다. 이러한 노드 분리 과정은 소자분리패턴(403) 상측으로 연장된 제2플로팅게이트층(530) 부분을 선택적으로 제거하여 하부의 소자분리패턴(403) 부분을 노출하게 수행될 수 있다. 이러한 노드 분리 과정은 선택적 식각 과정으로도 수행될 수 있으나, 전면 식각(etch back)에 의해 소자분리패턴(403)의 표면이 노출되게 유도함으로써 보다 간단히 수행될 수 있다.
이와 같이 하여 제1 및 제2플로팅게이트패턴들(511, 531)이 중첩되어 계단 형상을 가지는 플로팅게이트패턴(500)이 형성된다. 플로팅게이트패턴(500)이 계단 형상을 가지므로, 상측 표면의 표면적이 직사각형 단면을 가지는 형상에 비해 크게 증가할 수 있다. 이러한 표면적의 증가는 결국 후속되는 유전체층과 플로팅게이트의 계면적의 증가를 유도할 수 있으므로, 커플링비의 증가를 유도하고 이에 따른 프로그램 속도의 개선을 유도할 수 있다.
도 11을 참조하면, 플로팅게이트패턴(500)을 덮는 유전체층(600)을 형성한다. 이러한 유전체층(600)은 고유전율의 여러 절연층 또는 유전층으로 형성될 수 있다. 예컨대, 실리콘산화물층(601), 실리콘질화물층(603) 및 실리콘산화물층(605)의 복합층, 예컨대, ONO층을 포함하게 유전체층(600)이 형성될 수 있다.
이때, 하부의 플로팅게이트패턴(500)이 계단 형상을 가지므로, 유전체층(600)꽈 하부의 플로팅게이트패턴(500)과의 계면쩍은 보다 효과적으로 증가되게 된다. 이에 따라, 플로팅게이트와 컨트롤게이트 간의 커플링비가 보다 효과적으로 개선될 수 있다.
유전체층(600) 상에 컨트롤게이트층(700)을 형성한다. 컨트롤게이트층(700)은 도전성 폴리실리콘층(710) 및 게이트 금속층(730)의 이중층을 포함하여 형성될 수 있다. 이때, 게이트 금속층(730)은 금속 실리사이드(metal silicide)층, 질화티타늄(TiN), 티타늄(Ti), 코발트(Co), 백금(Pt), 이리듐(Ir), 루테늄(Ru), 질화텅스텐(WN) 또는 텅스텐(W) 등과 같은 금속 성분을 포함하는 금속층으로 이해될 수 있다.
이후에, 컨트롤게이트층(700) 상에 컨트롤게이트층(700), 유전체층(600) 및 플로팅게이트패턴(500)을 순차적으로 선택적 식각하여 워드라인(word line) 방향으로 패터닝하기 위한, 식각 마스크(또는 하드 마스크(hard mask))를 위한 층(도시되지 않음)을 형성한다. 이후에, 식각 마스크를 이용한 선택적 식각을 수행하여, 컨트롤게이트, 유전체층(600)의 패턴 및 고립된 형태의 플로팅게이트로 패터닝하여 비휘발성 메모리의 메모리 셀을 형성한다.
한편, 본 발명의 실시예를 낸드(NAND)형 플래시 메모리소자의 경우를 예시하여 설명하지만, 커플링비의 개선 또는 SILC의 개선이 요구되는 다른 비휘발성 메모리소자의 경우에도 바람직하게 적용될 수 있다.
상술한 본 발명에 따르면, 터널유전층을 이중층, 예컨대, 하부의 상대적으로 낮은 유전율의 실리콘산화물층 및 상부의 상대적으로 높은 유전율의 고유전물질층을 이용하여 형성함으로써, 전기적산화막두께(electric oxide thickness)를 효과적으로 낮추면서 물리적인 두께는 높여 SILC 특성을 향상시킬 수 있다. 또한, 소자분리패턴의 형성을 고유전물질층의 증착 이전에 수행함으로써, 소자분리패턴의 형성에 따른 고유전물질층의 열화를 방지할 수 있다.
아울러, 플로팅게이트의 상측부의 형상을 계단진 형상으로 구현함으로써, 플로팅게이트와 컨트롤게이트 간의 커플링비의 증가를 구현할 수 있다. 이에 따라, 프로그램 속도의 개선을 구현할 수 있다. 즉, 플로팅 게이트의 면적이 급격하게 높아짐에 따라서 축적할 수 있는 전하량이 배가되어 보유 특성의 개선을 구현할 수 있다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
Claims (14)
- 반도체 기판 상에 제1터널유전층을 형성하는 단계;상기 제1터널유전층 및 상기 반도체 기판을 순차적으로 선택적 식각하여 소자분리용 트렌치를 형성하는 단계;상기 트렌치를 채우고 상기 제1터널유전층 상에 돌출되는 소자분리패턴을 형성하는 단계;상기 소자분리패턴 사이에 상기 제1터널유전층에 비해 상대적으로 높은 유전율을 가지는 제2터널유전층 및 제1플로팅게이트패턴을 형성하는 단계;상기 제1플로팅게이트패턴에 상측면이 노출된 상기 소자분리패턴을 리세스(recess)하여 높이를 낮추는 단계;상기 제1플로팅게이트패턴을 덮는 제2플로팅게이트패턴을 형성하는 단계; 및상기 제1 및 제2플로팅게이트패턴 상에 유전체층 및 컨트롤게이트층을 순차적으로 형성하는 단계를 포함하는 비휘발성 메모리소자 제조방법.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 제1터널유전층은 산화 방식에 의해 형성되는 비휘발성 메모리소자 제조방법.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제3항에 있어서,상기 제2터널유전층은 상기 실리콘산화물층에 비해 유전율이 높은 알루미늄산화물(Al2O3), 지르코늄산화물(ZrO2), 하프늄산화물(HfO2), 탄탈륨산화물(Ta2O5), 스트론튬티타늄산화물(SrTiO3) 또는 바륨스트론튬티타늄산화물((Ba,Sr)TiO3)을 포함하여 형성되는 비휘발성 메모리소자 제조방법.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 제2터널유전층은 상기 제1터널유전층에 비해 상대적으로 얇은 두께로 형성되는 비휘발성 메모리소자 제조방법.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 제1플로팅게이트패턴을 형성하는 단계는상기 제1터널유전층 상에 상기 소자분리패턴 상으로 연장되는 상기 제2터널유전층을 형성하는 단계;상기 제2터널유전층 상에 상기 소자분리패턴들 사이를 채우는 제1플로팅게이트층을 형성하는 단계; 및
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 소자분리패턴을 리세스(recess)하는 단계는상기 소자분리패턴을 전면 식각하는 단계; 및상기 제2터널유전층의 노출되는 부분을 습식 식각으로 제거하는 단계를 포함하는 비휘발성 메모리소자 제조방법.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 소자분리패턴을 리세스(recess)하는 단계에 의해 상기 제1플로팅게이트패턴 측면에 잔류하는 상기 제2터널유전층 부분을 제거하여 상기 리세스된 소자분리패턴 및 상기 제1플로팅게이트패턴 사이에 오목한 홈을 형성하는 단계를 더 포함하는 비휘발성 메모리소자 제조방법.
- 청구항 9은(는) 설정등록료 납부시 포기되었습니다.제8항에 있어서,상기 제2플로팅게이트패턴을 형성하는 단계는상기 제1플로팅게이트패턴을 덮으며 상기 오목한 홈을 채움에 따라 상기 제1플로팅게이트패턴의 측부에 계단 형상을 유발하는 제2플로팅게이트층을 형성하는 단계; 및상기 제2플로팅게이트층을 상기 리세스된 소자분리패턴의 상측면이 노출되게 노드 분리하는 단계를 포함하는 비휘발성 메모리소자 제조방법.
- 청구항 10은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 제1 및 2플로팅게이트패턴은 도전성 폴리실리콘층을 포함하여 형성되는 비휘발성 메모리소자 제조방법.
- 청구항 11은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 제1플로팅게이트패턴은 도전성 폴리실리콘층을 포함하여 형성되고상기 제2플로팅게이트패턴은 질화티타늄(TiN), 티타늄(Ti), 코발트(Co), 백금(Pt), 이리듐(Ir), 루테늄(Ru), 질화텅스텐(WN) 또는 텅스텐(W)을 포함하여 형성되는 비휘발성 메모리소자 제조방법.
- 반도체 기판 상에 형성된 제1터널유전층;상기 제1터널유전층 상에 상기 제1터널유전층에 비해 상대적으로 높은 유전율을 가지는 제2터널유전층;상기 제2터널유전층의 양끝 영역을 일부 노출하게 형성된 제1플로팅게이트패턴;상기 제1플로팅게이트패턴에 노출된 상기 제2터널유전층 부분 상에서 상기 제1플로팅게이트패턴을 덮게 연장되며 상기 제1플로팅게이트패턴과 함께 계단 형상을 형성하는 제2플로팅게이트패턴; 및상기 제1 및 제2플로팅게이트패턴을 덮는 유전체층 및 컨트롤게이트층을 포함하는 비휘발성 메모리소자.
- 청구항 13은(는) 설정등록료 납부시 포기되었습니다.제12항에 있어서상기 반도체 기판에 형성되고 상기 제2플로팅게이트패턴의 하단측면 일부에까지 높이가 연장되게 돌출되는 트렌치형 소자분리패턴을 더 포함하는 비휘발성 메모리소자.
- 청구항 14은(는) 설정등록료 납부시 포기되었습니다.제12항에 있어서,상기 제2터널유전층은 상기 제1터널유전층에 비해 상대적으로 얇은 두께로 형성된 비휘발성 메모리소자.
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Payment date: 20160721 Year of fee payment: 5 |
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| FPAY | Annual fee payment |
Payment date: 20170724 Year of fee payment: 6 |
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