TWI440141B - 具有阻障層之記憶體裝置 - Google Patents
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Description
本發明係大致關於半導體裝置及製造半導體裝置之方法。本發明係能特別應用於記憶體裝置並改善記憶體裝置之可靠度。
對與非揮發性記憶體(例如電可抹除可程式化唯讀記憶體(EEPROM)裝置)相關聯之高密度及效能的漸增需求，需要小的設計特徵、高的可靠度且增加的製造生產量。然而，縮小設計特徵對傳統方法的限制而言是一種挑戰。例如，縮小設計特徵係難以使記憶體裝置符合其所期望之資料保持需求。
非揮發性記憶體裝置的一個特殊問題係關於控制閘極與形成於該控制閘極和電荷儲存元件間之閘極間介電質(inter－gate dielectric)之間的反應。例如，在控制閘極與閘極間介電質(包括具有高介電常數(K)值的閘極間電介質)之間之介面的反應，已證明其導致該控制閘極之工作函數(work function)的修改。該控制閘極與該閘極間介電質間之反應亦可導致從該控制閘極至其他層的摻雜物擴散(dopant diffusion)及該閘極間介電質的退化(degradation)。這些問題可使記憶體裝置難以被有效地程式化及/或抹除。此外，這些問題可使記憶體裝置難以符合所期望之資料保持需求，並最終可導致裝置故障(failure)。
符合本發明之實作係提供具有形成於控制閘極與閘極間介電質間之阻障層的記憶體裝置。該阻障層可避免該控制閘極與該閘極間介電質間的反應。
本發明之其他特徵及附加優點將部份提出於以下敘述，且部份將對熟習該技術領域者在審視下列敘述後或可從本發明之實行學習而變為明顯。可如附加之申請專利範圍中特別提出者來實現及獲得本發明之優點及特徵。
根據符合本發明之一態樣，係提供一種記憶體裝置。該記憶體裝置包括基板；第一介電層，形成於該基板上；及電荷儲存元件，形成於該第一介電層上。該記憶體裝置亦包括第二介電層，形成於該電荷儲存元件上；及導電層，包括形成於該第二介電層上的釕。該記憶體裝置復包括形成於該導電層上的控制閘極。
根據符合本發明之另一態樣，係提供一種包含複數個記憶體單元的非揮發性記憶體裝置。各個之該等記憶體單元包括介電層，形成於基板上；電荷儲存元件，形成於該介電層上；及閘極間介電質，形成於該電荷儲存元件上。各個之該等記憶體單元復包括阻障層，形成於該閘極間介電質上；及控制閘極，形成於該阻障層上，其中該阻障層避免該控制閘極與該閘極間介電質間的反應。
根據符合本發明之又一態樣，一種記憶體裝置包括基板；第一介電層，形成於該基板上；及電荷儲存元件，形成於該第一介電層上。該記憶體裝置亦包括閘極間介電質，形成於電荷儲存元件上；導電層，形成於該閘極間介電質上；及控制閘極，形成於該導電層上。
對熟習該技術領域者而言，透過以下詳述將立即明白本發明之其他優點及特徵。所述及圖示之實施例提供打算用以實行本發明之最佳模式。本發明係能在不悖離本發明的情況下，於各種明顯態樣中作修改。因此，隨附圖式將視為作例示用而非限制本發明用。
第1圖係根據本發明之實施例在半導體裝置中形成主動及隔離區域的剖面圖。參照第1圖，半導體裝置100可包括分為隔離區域120及主動區域130的層110。為求簡化，第1圖中僅顯示兩個隔離區域120及一個主動區域130。應當了解，半導體裝置100可包括大量的主動區域130及隔離區域120。
在例示實施例中，層110可為半導體裝置100之基板並可包括矽(例如多晶矽)、鍺、矽鍺或其他半導體材料(semiconducting material)。在其他實施例中，層110可為導電層或在半導體裝置中之基板的表面上方之一些層形成的介電層。
在例示實施例中，溝槽可以習知方式形成於基板110中。例如，溝槽可形成於半導體基板110中於指定為隔離區域120的區域中。然後，可將介電材料(例如矽氧化物(例如SiO2
))填入該溝槽，以形成隔離區域140，如第1圖所示。隔離區域140，亦稱為淺溝槽隔離(shallow trench isolation,STI)區域，作用為隔離半導體裝置100中主動區域。例如，STI區域140可隔離形成於一個與一個記憶體單元相關聯之主動區域中的源極/汲極區域與於另一個與另一個記憶體單元相關聯之主動區域中之源極/汲極區域。雖未圖示於第1圖，STI區域140之上表面可少量突出在基板110之上表面的上方。
然後，可在半導體裝置100之上形成一個或多個層。例如，層210,220及230可形成於半導體裝置100之上，如第2A圖所示。層210可為以習知方式形成於層130上之介電層。在例示實施例中，介電層210可包括氧化物，例如矽氧化物(如SiO2
)，並可具有範圍從約15埃()至約100埃的厚度。介電層210可作用為用於半導體裝置100之後續形成之記憶體單元的穿隧氧化物層(tunnel oxide layer)。或者，層210可包括具有高K值的介電材料，例如K值大於3.9(亦即SiO2
之K值)。例如，層210可包括鋁氧化物(例如Al2
O3
)、鉿氧化物(例如HfO2
)或鋯氧化物(例如ZrO2
)。
層220可以習知方式形成於層210上並可包括介電材料，例如氮化物(例如矽氮化物(如Si3
N4
))或氧化物(例如鋁氧化物(如Al2
O3
)、或鉿氧化物(如HfO2
))。符合本發明，層220可作為用於半導體裝置100之電荷儲存層並可具有範圍從例如約30埃至約100埃的厚度。在其他實施例中，層220可包括導電材料，例如多晶矽，用以形成浮閘(floating gate)電極。在又其他實施例中，層220可包括一些可用以儲存電荷的小的結晶結構，例如奈米晶體(nano－crystal)。
層230可以習知方式形成於層220上並可包括介電材料，例如氧化物(例如SiO2
)。或者，層230可包括具有高K值的材料，例如鋁氧化物(例如Al2
O3
)、鉿氧化物(例如HfO2
)或鋯氧化物(例如ZrO2
)，其可沉積或熱生長在層220上。又或者，層230可為包括一些介電層或薄膜的複合物(composite)。層230可具有範圍從約50埃至約100埃的厚度並可作用為用於半導體裝置100中之記憶體單元的閘極間介電質。
在習知記憶體裝置中，控制閘極層可直接形成於閘極間介電質之上。根據符合本發明之實施例，阻障層可在形成該控制閘極層前沉積在層230之上。例如，在一實施例中，阻障層240可沉積在層230之上，如第2B圖所示。在例示實施例中，阻障層240可包括導電材料，例如釕氧化物(例如RuO2
)。已發現RuO2
具有極佳熱穩定性並能避免後續沉積的控制閘極層與該閘極間介電質(亦即層230)間的反應。以此方式，阻障層240能避免由控制閘極層與閘極間介電層質230間的反應導致的後續沉積之控制閘極層之工作函數(work function)的修改。阻障層240亦幫助避免摻雜物從後續沉積之控制閘極層擴散至閘極間介電層230中，並進一步幫助避免控制閘極層與閘極間介電層230間之反應導致的閘極間介電層230的退化(degradation)，尤其當閘極間介電層230包括高K材料時。
符合本發明之實施例，阻障層240可在形成閘極間介電質230之後，透過氧化製程而沉積，該氧化製程係將釕連同氧一起引入於化學氣相沉積(CVD)室中。該釕與氧反應形成RuO2
於閘極間介電質230之上。以此方法，依據特定端點裝置需求(end device requirement)，可控制各種與阻障層240相關聯的參數，例如阻障層240的厚度。例如，在例示實施例中，阻障層240的厚度範圍可從約50埃至約500埃。然而，應當了解，其他與阻障層240相關聯的厚度亦可使用在本發明之實施例中。
在其他實施例中，阻障層240可包括其他化合物，例如各種金屬氧化物(例如銦氧化物、鋅氧化物、鎘氧化物等)或各種金屬氮化物(例如鉭氧化物、鈦氮化物、鎢氮化物等)。在各種情況中，阻障層240有利地避免控制閘極層與閘極間介電質230間的反應。阻障層240亦具有導電性，致使在記憶體單元310中包含阻障層240不會不利地影響半導體裝置100之後續形成之記憶體單元的程式化及/或抹除。
如第2C圖所示，層250可沉積在阻障層240之上。層250可包括導電材料，例如多晶矽，以習知方式形成於阻障層240上。或者，層250可包括其他半導體材料(例如鍺或矽鍺)、或各種金屬(例如鈦或鎢)。符合本發明，層250可用以形成用於半導體裝置100中之一個或多個記憶體單元的一個或多個控制閘極電極。在例示實施例中，層250可具有範圍從約500埃至約2000埃的厚度。視需要的矽化物層，例如鈦矽化物(未圖示)，可形成於層250上。
光阻材料(photoresist material)可被圖案化(patterned)及蝕刻以形成遮罩260在層250之頂面上，如第2C圖所示。遮罩260可用以促進形成半導體裝置100中的記憶體單元，如以下詳述。
如第3圖所示，半導體裝置100然後可被蝕刻。參照第3圖，層210至250可以習知方式被蝕刻，使蝕刻停止在基板110，因而形成結構310。在其他實施例中，該蝕刻可停在另一層，例如層230。結構310(在此亦稱為記憶體單元310)可代表半導體裝置100之記憶體單元，其中記憶體單元310包括介電層210、電荷儲存層220、閘極間介電層230、阻障層240及控制閘極250。為求簡化，第3圖之半導體裝置100中僅圖示一個記憶體單元310。應了解到，半導體裝置100可典型地包括含有大量記憶體單元310的記憶體陣列。
如上所述，在符合本發明之實施例中，各記憶體單元310可包括在控制閘極層250與最頂端的閘極間介電層(例如層230)之間形成的阻障層240。阻障層240有利地避免控制閘極層250與閘極間介電層230間的反應，該反應可不利地影響記憶體單元310的效能。
源極和汲極區域420和430可形成於基板110中，如第4圖所示。例如，依據該特定端點裝置需求，可在基板110中植入n型或p型雜質以形成源極和汲極區域420和430。形成源極和汲極區域420和430所使用之特定植入劑量及能量可依據特定端點裝置需求而予以選擇。熟習該技術領域者將能依據特定端點裝置需求而最佳化該源極/汲極植入製程。亦應了解到，源極區域420和汲極區域430或者可形成在半導體裝置100之製造過程的其他點處。例如，可在該源極/汲極離子植入前形成側壁間隔物(sidewall spacer)以依據特定端點裝置需求而控制源極/汲極接面(junction)的位置。
光阻遮罩260可使用習知製程去除。如第5圖所示，間隔物510可形成於鄰接記憶體單元310之側壁。例如，介電材料(例如矽氧化物、矽氮化物、矽氧氮化物或另一介電材料)可被沉積及蝕刻以形成間隔物510在記憶體單元310之各側邊上，如第5圖所示。間隔物510可用以電性互相隔離相鄰之記憶體單元310。間隔物510亦可用以促進半導體裝置100中之雜質沉積。
層間介電質(ILD)610可形成於記憶體單元310及基板110之上，如第6A圖所示。在例示實施例中，ILD層610可包括氧化物(例如SiO2
)、磷矽酸鹽玻璃(PSG)材料、硼磷矽酸鹽玻璃(BPSG)材料或某些其他介電材料。ILD 610的厚度範圍可從約2000埃至約8000埃。
ILD 610可視需要地使用習知製程(例如化學機械研磨(CMP)製程)而被平坦化，如第6B圖所示。參照第6B圖，該CMP製程可平坦化ILD 610之頂面以促進形成後續結構，例如互連線。符合本發明，ILD 610可代表位於最接近基板110的ILD。在其他實施例中，ILD 610可代表於基板110之表面上方一些層形成的層間介電質。在各個情況中，ILD 610作用為隔離各種導電結構(例如以下將述之各種互連線)或將源極區域420或汲極區域430與其他導電結構隔離。
如第7A圖所示，接觸孔/溝槽710可利用習知光微影(photolithographic)及蝕刻技術形成於ILD 610中。例如，接觸孔710可用以形成至汲極區域430的接觸件(contact)。然後，金屬層720(例如鎢、銅或鋁)可被沉積以填入接觸孔710，如第7B圖所示。金屬層720可代表至汲極區域430的接觸件。
然後，導電互連線810可形成於ILD 610之平坦化的頂面之上，如第8圖所示。例如，金屬(例如銅、鋁或鎢)可被沉積以形成連接半導體裝置100中之各種特徵的導電線810，像是源極或汲極區域420/430透過接觸件720連接至外部電極(未圖示)。或者，導電線810可連接半導體裝置100中的各種記憶體單元310。導電線810可促進程式化或抹除半導體裝置100中的各種記憶體單元310。
ILD 910可形成於導電線810之上，如第9圖所示。在例示實施例中，ILD 910可包括氧化物、PSG材料、BPSG材料或某些其他介電材料。ILD 910的厚度範圍可從約2000埃至約10000埃。
可執行各種後段製程(back end of line,BEOL)處理以完成半導體裝置100的製造。例如，接觸孔/溝槽可形成於ILD 910中，之後沉積金屬層920(例如銅、鋁或鎢)，如第9圖所示。金屬層920可代表至半導體裝置100之最上層導電層的接觸件。或者，金屬層920可代表至半導體裝置100中之一些導電層中之任一者的接觸件。
然後，導電層可形成於ILD 910之上。例如，金屬(例如銅、鋁或鎢)可被沉積以形成導電線1010，如第10圖所示。導電線1010可代表連接半導體裝置100中之各種特徵的BEOL結構或連接器，像是源極或汲極區域420/430連接至外部電極(未圖示)，以促進程式化或抹除半導體裝置100中的各種記憶體單元310。
頂部介電層1020(亦稱為覆蓋層1020)可形成於導電線1010之上。在例示實施例中，覆蓋層1020可被沉積至厚度範圍從約5000埃至約20000埃。覆蓋層1020可作為保護層以避免在後續處理期間損害導電線1010及半導體裝置100之其他部分。例如，覆蓋層1020可在後續用以完成可操作的記憶體裝置的清洗製程期間，保護半導體裝置100免於雜質污染。
雖為求簡化第10圖中僅圖示兩層ILD(亦即ILD 610及910)和兩個導電層(亦即層810及1010)，但應了解到基於特定電路需求，半導體裝置100可包括更多ILD層及導電層。
例如，可藉由施加約6伏特至約10伏特之電壓至控制閘極250及施加約3伏特至約6伏特之電壓至汲極區域430而程式化記憶體單元310。記憶體單元310可利用Fowler－Nordheim(F－N)程式化或通道熱電子程式化而被程式化。在各個情況中，阻障層240不會不利地影響程式化速度及/或與程式化記憶體單元310相關聯的電流需求。此外，阻障層240不會不利地影響記憶體單元310的抹除，其可利用例如F－N抹除程序而被抹除。
如上所述，在例示實施例中，如第10圖所示之半導體裝置100可為使用介電材料(例如Si3
N4
)以形成電荷儲存層220的記憶體裝置。各記憶體單元310可為EEPROM型記憶體裝置，且一個或多個程式化電路(未圖示)可用以促進程式化及抹除半導體裝置100的一個或多個記憶體單元310。一旦被程式化，電子保持被捕陷在層220中直到執行抹除程序為止。
在符合本發明之例示實施例中，半導體裝置100之各個記憶體單元310可配置以儲存兩個位元的資料。換言之，電荷儲存層220可被程式化以藉由分別將第一及第二電荷侷限至電荷儲存層220的個別左右兩側邊而儲存代表兩個分離位元之資料的電荷，如第10圖所示。例如，記憶體單元310之兩個位元之各個位元可藉由通道熱電子注入或F－N程式化而單獨地程式化，以儲存代表在該電荷儲存層220之各個別側邊上之位元的電荷。以此方法，在電荷儲存層220中的電荷變得有效地被捕陷在電荷儲存層220的各個別側邊上。抹除記憶體單元310中之各位元亦可單獨地執行。在抹除期間，儲存在電荷儲存層220之電荷可穿隧通過介電層210分別進入源極區域420和汲極區域430。
以此方法，半導體裝置100中之記憶體單元310之陣列密度相較於習知每單元僅儲存一個位元資料的記憶體裝置可增加。在其他實施例中，各記憶體單元310可配置為每記憶體單元310儲存一個位元資料。此外，在其他實施例中，半導體裝置100可為浮閘記憶體裝置，其中，電荷儲存層220係由導電材料(例如多晶矽)形成並作用為用於各記憶體單元310的電荷儲存元件。
總之，阻障層240作用為避免控制閘極250與閘極間介電層230間的反應。阻障層240亦不會不利地影響記憶體單元310的程式化或抹除。因此，阻障層240有利地幫助改善整體操作並增加記憶體裝置100的可靠度。
在前面敘述中，提出許多特定細節，例如特定材料、結構、化學品、製程等，以提供本發明之完整了解。然而，符合本發明之原理的實作亦能不依靠由在此特定提出之細節而實行。在其他範例中，未詳述眾所周知的處理結構以避免不必要地模糊本發明之焦點。
例如，根據本發明之用於製造半導體裝置之介電層及導電層能藉由習知沉積技術而沉積。例如，能使用各種化學氣相沉積(CVD)製程，包括低壓化學氣相沉積(LPCVD)及增強化學氣相沉積(ECVD)。此外，亦可使用習知電鍍、光微影及蝕刻技術，因此，在此便不詳述此類技術之細節。
本發明之實作可應用於製造半導體裝置，特別是具有小的設計特徵及高的電路密度之記憶體裝置。本發明可應用於形成任何各種類型的半導體裝置，因此，在此不提出詳細細節以避免模糊本發明之焦點。
此外，在本發明之敘述中，沒有任何所用的元件、動作或製程應被理解為對本發明是關鍵或必要的，除非有明確描述者。而且，在此所用之冠詞“一(a)”意指包合一個或多個項目。如意指僅有一個項目時，係使用“一個(one)”或相似表示。
在此揭露內容中僅圖示及描述本發明之較佳實施例及其一些應用範例。將了解到本發明係使用在各種其他組合及環境，並能如在此所表達之本發明概念之範疇內作修改。
100．．．半導體裝置、記憶體裝置
110．．．基板、層
120．．．隔離區域
130．．．主動區域
140．．．隔離區域、STI區域
210．．．介電層
220．．．層、電荷儲存元件
230．．．層、閘極間介電質、第二介電層
240．．．層、阻障層、導電層
250．．．控制閘極、控制閘極層
260．．．遮罩
310．．．記憶體單元、結構
420．．．源極、源極區域
430．．．汲極、汲極區域
510．．．間隔物
610、910．．．層間介電質(ILD)
710．．．接觸孔/溝槽
720．．．金屬層/接觸件
810．．．導電互連線、導電線
920．．．金屬層
1010．．．導電線
1020．．．頂部介電層、覆蓋層
茲參考隨附圖式，其中具有相同元件符號的元件在全文中代表相似之元件。
第1圖係根據本發明之實施例在半導體裝置中形成主動及隔離區域的剖面圖；第2A圖至第2C圖係根據本發明之實施例用以形成記憶體單元之例示層的剖面圖；第3圖係根據本發明之實施例形成例示記憶體單元的剖面圖；第4圖係根據本發明之實施例在第3圖之裝置中形成源極/汲極區域的剖面圖；第5圖係根據本發明之實施例在第4圖之裝置上形成間隔物的剖面圖；第6A圖及第6B圖係根據本發明之實施例在第5圖之裝置上形成層間介電質的剖面圖；第7A圖及第7B圖係根據本發明之實施例在第6B圖之層間介電質中形成接觸件的剖面圖；第8圖係根據本發明之實施例在第7B圖之裝置上形成導電互連件的剖面圖；第9圖係根據本發明之實施例在第8圖之裝置上形成層間介電質及接觸件的剖面圖；以及第10圖係根據本發明之實施例在第9圖之裝置上形成導電層及介電層的剖面圖。
100．．．半導體裝置、記憶體裝置
110．．．基板、層
140．．．隔離區域、STI區域
210．．．介電層
220．．．層、電荷儲存元件
230．．．層、閘極間介電質、第二介電層
240．．．層、阻障層、導電層
250．．．控制閘極、控制閘極層
260．．．遮罩
310．．．記憶體單元、結構
Claims (10)
- 一種記憶體裝置(100)，包括：基板(110)；第一介電層(210)，形成於該基板(110)上；電荷儲存元件(220)，形成於該第一介電層(210)上；第二介電層(230)，形成於該電荷儲存元件(220)上；導電層(240)，形成於該第二介電層(230)上，該導電層包括釕；以及控制閘極(250)，形成於該導電層(240)上，其中，該導電層(240)避免該控制閘極(250)與該第二介電層(230)之間的反應，其中，該導電層(240)依據避免該控制閘極(250)與該第二介電層(230)之間的該反應，而避免該控制閘極(250)的工作函數的修改，以及其中，該第一介電層具有厚度範圍從約15埃至約100埃，該電荷儲存元件具有厚度範圍從約30埃至約100埃，該第二介電層具有厚度範圍從約50埃至約100埃，而該控制閘極具有厚度範圍從約500埃至約2000埃。
- 如申請專利範圍第1項之記憶體裝置(100)，其中該導電層(240)包括釕氧化物。
- 如申請專利範圍第2項之記憶體裝置(100)，其中該導電層(240)具有厚度範圍從約50埃至約500埃。
- 如申請專利範圍第1項之記憶體裝置(100)，其中該第 一介電層(210)包括矽氧化物，該電荷儲存元件(220)包括矽氮化物，該第二介電層(230)包括矽氧化物，及該控制閘極(250)包括多晶矽。
- 如申請專利範圍第1項之記憶體裝置(100)，其中該第二介電層(230)包括鉿氧化物、鋁氧化物或鋯氧化物中之至少其中一者，而該電荷儲存元件(220)包括鉿氧化物或鋁氧化物中之至少其中一者。
- 如申請專利範圍第1項之記憶體裝置(100)，其中該記憶體裝置(100)包括複數個記憶體單元(310)，各個之該等記憶體單元(310)具有配置以儲存代表兩個位元之資料的電荷的電荷儲存元件。
- 一種非揮發性記憶體裝置(100)，包括：複數個記憶體單元(310)，各個之該等記憶體單元(310)包括：介電層(210)，形成於基板(110)上；電荷儲存元件(220)，形成於該介電層(210)上；閘極間介電質(230)，形成於該電荷儲存元件(220)上；阻障層(240)，形成於該閘極間介電質(230)上；以及控制閘極(250)，形成於該阻障層(240)上，其中該阻障層(240)避免該控制閘極(250)與該閘極間介電質(230)間的反應，並且依據避免該控制閘極(250)與該閘極間介電質(230)間的該反應，而避免該控制閘極(250) 的工作函數的修改，其中，該介電層具有厚度範圍從約15埃至約100埃，該電荷儲存元件具有厚度範圍從約30埃至約100埃，該閘極間介電質具有厚度範圍從約50埃至約100埃，而該控制閘極具有厚度範圍從約500埃至約2000埃。
- 如申請專利範圍第7項之非揮發性記憶體裝置(100)，其中該阻障層(240)包括釕、銥、鋅或鎘中之至少其中一者。
- 一種記憶體裝置(1 00)，包括：基板(110)、形成於該基板(110)上的第一介電層(210)、形成於該第一介電層(210)上的電荷儲存元件(220)、及形成於該電荷儲存元件(220)上的閘極間介電質(230)，該記憶體裝置(100)之特徵在於：導電層(240)，形成於該閘極間介電質(230)上；以及控制閘極(250)，形成於該導電層(240)上，其中，該導電層(240)包括釕氧化物，其中，該導電層(240)避免該控制閘極(250)與該閘極間介電質(230)間的反應，其中，該導電層(240)依據避免該控制閘極(250)與該閘極間介電質(230)間的該反應，而避免該控制閘極(250)的工作函數的修改，其中，該第一介電層具有厚度範圍從約15埃至約 100埃，該電荷儲存元件具有厚度範圍從約30埃至約100埃，該閘極間介電質具有厚度範圍從約50埃至約100埃，而該控制閘極具有厚度範圍從約500埃至約2000埃。
- 如申請專利範圍第9項之記憶體裝置(100)，其中該記憶體裝置(100)配置以利用Fowler-Nordheim程式化或通道熱電子程式化而被程式化，並利用Fowler-Nordheim抹除而被抹除。
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