KR100659210B1 - 반도체 기억 장치 및 그 제조 방법 - Google Patents

반도체 기억 장치 및 그 제조 방법 Download PDF

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KR100659210B1
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Abstract

스택형 메모리 셀의 기입/소거 동작 전압을 저감하고, 이에 의해 메모리 셀의 고집적화나 소비 전력 저감을 실현하는 것이 가능한 반도체 기억 장치 및 반도체 기억 장치의 제조 방법을 제공한다. 터널 효과로 전기 전도하는 게이트 절연막(2)과, 이 게이트 절연막(2) 상의 부유 게이트 전극(21)과, 이 부유 게이트 전극(21) 상에 배치되며, 막 두께의 절반보다 하층측에 양전하층을 갖는 전극간 절연막(11)과, 이 전극간 절연막(11) 상의 제어 게이트 전극(24)을 구비하는 메모리 셀 트랜지스터를 복수개 배치한다.
전극간 절연막, 게이트 절연막, 소전하 밀도, 양전하층, 음전하층, 부유 게이트 전극

Description

반도체 기억 장치 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
도 1의 (a)∼도 1의 (d)는 본 발명의 제1∼제4 실시예에 따른 반도체 기억 장치의 메모리 셀 구조의 기본으로 되는, 원리를 설명하는 에너지 대역도.
도 2는 본 발명의 제1 실시예에 따른 반도체 기억 장치를 도시하는 모식적인 회로 구성도.
도 3은 본 발명의 제1 실시예에 따른 반도체 기억 장치의 메모리 셀 어레이의 일부를 도시하는 모식적인 평면도.
도 4는 본 발명의 제1 실시예에 따른 반도체 기억 장치의 메모리 셀 어레이의 일부를 도시하는 모식적인 단면도로, 도 4의 (a)는 도 3의 B-B 방향을 따른 방향에서 절단한 단면도, 도 4의 (b)는 도 3의 A-A 방향을 따른 방향에서 절단한 단면도.
도 5의 (a), 도 5의 (b)는 본 발명의 제1 실시예에 따른 반도체 기억 장치의 메모리 셀 구조를 설명하는 에너지 대역도.
도 6은 본 발명의 제1 실시예에 따른 반도체 기억 장치의 제조 방법을 설명하기 위한 공정 단면도로, 도 6의 (a)는 도 3의 B-B 방향을 따른 단면도에 대응하는 비트선을 따른 방향에서 절단한 단면도, 도 6의 (b)는 도 3의 A-A 방향을 따른 단면도에 대응하는 워드선에 따른 단면도.
도 7의 (a)는, 도 6(a)에 계속되는, 비트선에 따른 방향에서 절단한 공정 단면도, 도 7의 (b)는, 도 6(b)에 계속되는, 워드선을 따른 공정 단면도.
도 8(a)은, 도 7(a)에 계속되는, 비트선을 따른 방향에서 절단한 공정 단면도, 도 8의 (b)는, 도 7(b)에 계속되는, 워드선을 따른 공정 단면도.
도 9의 (a)는, 도 8의 (a)에 계속되는, 비트선을 따른 방향에서 절단한 공정 단면도, 도 9의 (b)는, 도 8(b)에 계속되는, 워드선을 따른 공정 단면도.
도 10의 (a)는, 도 9(a)에 계속되는, 비트선을 따른 방향에서 절단한 공정 단면도, 도 10의 (b)는, 도 9(b)에 계속되는, 워드선을 따른 공정 단면도.
도 11의 (a)는, 도 10의 (a)에 계속되는, 비트선을 따른 방향에서 절단한 공정 단면도, 도 11의 (b)는, 도 10의 (b)에 계속되는, 워드선을 따른 공정 단면도.
도 12의 (a)는, 도 11의 (a)에 계속되는, 비트선을 따른 방향에서 절단한 공정 단면도, 도 12의 (b)는, 도 11의 (b)에 계속되는, 워드선을 따른 공정 단면도.
도 13의 (a)는, 도 12의 (a)에 계속되는, 비트선을 따른 방향에서 절단한 공정 단면도, 도 13의 (b)는, 도 12의 (b)에 계속되는, 워드선을 따른 공정 단면도.
도 14의 (a)는, 도 13의 (a)에 계속되는, 비트선을 따른 방향에서 절단한 공정 단면도, 도 14의 (b)는, 도 13(b)에 계속되는, 워드선을 따른 공정 단면도.
도 15의 (a)는, 도 14(a)에 계속되는, 비트선을 따른 방향에서 절단한 공정 단면도, 도 15(b)는, 도 14(b)에 계속되는, 워드선을 따른 공정 단면도.
도 16의 (a)는, 도 15(a)에 계속되는, 비트선을 따른 방향에서 절단한 공정 단면도, 도 16의 (b)는, 도 15(b)에 계속되는, 워드선을 따른 공정 단면도.
도 17의 (a)는, 도 16의 (a)에 계속되는, 비트선을 따른 방향에서 절단한 공정 단면도, 도 17의 (b)는, 도 16의 (b)에 계속되는, 워드선을 따른 공정 단면도.
도 18은 원자층 퇴적(ALD) 장치의 개략을 설명하는 모식도.
도 19는 본 발명의 제1 실시예에 따른 반도체 기억 장치의 메모리 셀 어레이의 변형예를 나타내는 등가 회로를 도시하는 도면.
도 20은 본 발명의 제2 실시예에 따른 반도체 기억 장치의 메모리 셀 구조를 도시하는 모식적인 단면도.
도 21의 (a), 도 21의 (b)는, 본 발명의 제2 실시예에 따른 반도체 기억 장치의 메모리 셀 구조를 설명하는 에너지 대역도.
도 22는 본 발명의 제2 실시예에 따른 반도체 기억 장치의 메모리 셀의 제조 방법을 설명하는 모식적인 공정 단면도(그 1).
도 23은 본 발명의 제2 실시예에 따른 반도체 기억 장치의 메모리 셀의 제조 방법을 설명하는 모식적인 공정 단면도(그 2).
도 24는 본 발명의 제2 실시예에 따른 반도체 기억 장치의 메모리 셀의 제조 방법을 설명하는 모식적인 공정 단면도(그 3).
도 25는 본 발명의 제2 실시예에 따른 반도체 기억 장치의 메모리 셀의 제조 방법을 설명하는 모식적인 공정 단면도(그 4).
도 26은 본 발명의 제2 실시예에 따른 반도체 기억 장치의 메모리 셀의 제조 방법을 설명하는 모식적인 공정 단면도(그 5).
도 27은 본 발명의 제2 실시예의 변형예에 따른 반도체 기억 장치의 메모리 셀 구조를 도시하는 모시적인 단면도.
도 28은 본 발명의 제2 실시예의 변형예에 따른 반도체 기억 장치의 메모리 셀의 제조 방법을 설명하는 모식적인 공정 단면도(그 1).
도 29는 본 발명의 제2 실시예의 변형예에 따른 반도체 기억 장치의 메모리 셀의 제조 방법을 설명하는 모식적인 공정 단면도(그 2).
도 30은 본 발명의 제2 실시예의 변형예에 따른 반도체 기억 장치의 메모리 셀의 제조 방법을 설명하는 모식적인 공정 단면도(그 3).
도 31은 본 발명의 제2 실시예의 변형예에 따른 반도체 기억 장치의 메모리 셀의 제조 방법을 설명하는 모식적인 공정 단면도(그 4).
도 32의 (a), 도 32의 (b)는, 본 발명의 제3 실시예에 따른 반도체 기억 장치의 메모리 셀 구조를 설명하는 에너지 대역도.
도 33의 (a), 도 33의 (b)는, 본 발명의 제4 실시예에 따른 반도체 기억 장치의 메모리 셀 구조를 설명하는 에너지 대역도.
도 34의 (a), 도 34의 (b)는, 종래의 반도체 기억 장치의 메모리 셀 구조를 설명하는 에너지 대역도.
도 35의 (a), 도 35의 (b)는, 종래의 다른 반도체 기억 장치의 메모리 셀 구조를 설명하는 에너지 대역도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2 : 게이트 절연막
3 : 제1 다결정 실리콘막
4 : 제1 실리콘질화막
5 : 제1 실리콘 산화막
7 : 제3 실리콘 산화막(소자 분리 절연막)
8 : 제2 다결정 실리콘막
9 : 제4 실리콘 산화막
10 : 제5 실리콘 산화막
11, 23 : 전극간 절연막
12 : 제3 다결정 실리콘막
13 : 실리사이드막
14 : 캡 절연막(제2 실리콘질화막)
15 : 셀 분리 기초막
16 : 열 방향 셀 분리 절연막
17 : 스토퍼막
18 : 코어 충전 절연막
19 : 층간 절연막
21 : 부유 게이트 전극(게이트 전극)
22 : 계면 절연막
24 : 제어 게이트 전극
25 : 계면 절연막(SiNxOy막)
41 : 소자 분리홈
42 : 가열용 적외선 램프
43 : 파이러메터
44 : 검출기
45 : He-Ne 레이저
46 : 게이트 밸브
47 : 터보 분자 펌프
48 : 서셉터
49 : 유회전 펌프
51 : 비트선
51a, 51b : 셧 오프 밸브
52 : 컨택트 플러그
52a : 유량 제어 밸브
52b : 유량 제어 밸브
53 : 고주파 유도 코일
54 : 포토레지스트
61a, 61b : 전극간 절연막 단락창
81, 82, 83, … : 소스/드레인 영역
83 : 비트선 컨택트 영역
90 : 메모리 셀 어레이
91 : 톱 페이지 버퍼
92 : 보텀 페이지 버퍼
93 : 레프트 로우 디코더/차지 펌프
94 : 라이트 로우 디코더/차지 펌프
101 : 마스크막
109e : 실리콘 산화막
BL2j-1, BL2j, BL2j+1, … : 비트선
WL1k, WL2k, …, WL32k, WL1k-1, … : 워드
본 발명은 반도체 기억 장치 및 반도체 기억 장치의 제조 방법에 관한 것으로, 특히, 스택형 메모리 셀의 전극간 절연막에 관한 것이다.
반도체 기술의 진보, 특히 미세 가공 기술의 진보에 의해, 메모리 셀의 미세화, 반도체 기억 장치의 고집적화가 급속히 진행되며, 이에 의해, 가공 변동, 리소그래피 시의 정합 어긋남 등에 기인하는 메모리 셀간의 형상(면적)의 변동의 문제가 현재화되고 있다. 미세화가 진행되어도, 커플링비의 셀간의 변동의 증가를 억 제할 수 있는 EEPROM으로서, p형 실리콘 기판 상에 게이트 절연막을 개재하여 형성된 부유 게이트 전극과, 이 부유 게이트 전극 상에 전극간 절연막을 개재하여 형성된 제어 게이트 전극을 구비하고, 부유 게이트 전극에 대향하는 부분의 게이트 절연막의 형상과, 부유 게이트 전극에 대향하는 부분의 전극간 절연막의 형상이 자기 정합적으로 결정된 스택형 메모리 셀이 제안되어 있다(특허 문헌1 참조).
특허 문헌1에 기재된 스택형 메모리 셀은, p형 실리콘 기판의 전면에 열산화에 의해 게이트 절연막(터널 산화막)으로 되는 예를 들면 두께 10㎚의 실리콘 산화막을 형성한다. 게이트 절연막 상에 부유 게이트 전극으로 되는 제1 다결정 실리콘막을 형성한다. 다음으로 반응성 이온 에칭(RIE)법을 이용하여 제1 다결정 실리콘막, 실리콘 산화막, 반도체 기판을 동일 마스크 형상으로 순차적으로 에칭하여, 수직 측벽을 갖는 소자 분리홈을 형성한다. 다음으로 전면에 소자 분리 절연막으로 되는 실리콘 산화막을 형성한 후, 화학적 기계적 연마(CMP)법을 이용하여 실리콘 산화막을 제1 다결정 실리콘막의 표면까지 에칭함으로써, 소자 분리 절연막을 형성함과 함께, 표면을 평탄화한다. 다음으로, ONO 적층막(실리콘 산화막(SiO2막)/실리콘질화막(Si3N4막)/실리콘 산화막(SiO2막)의 3층 적층막)으로 이루어지는 전극간 절연막을 전면에 형성하고, 전극간 절연막 상에 제어 게이트 전극으로 되는 제2 다결정 실리콘막을 형성하며, RIE법 등을 이용하여, 제2 다결정 실리콘막, 전극간 절연막, 제1 다결정 실리콘막을 동일 매스 형상으로 순차적으로 실리콘 기판에 대하여 수직으로 에칭하여, 제어 게이트 전극, 전극간 절연막, 부유 게이트 전극을 형성한다. 마지막으로, 제어 게이트 전극을 마스크로 하여, n형 불순물을 이온 주입함으로써, n형 확산층 영역을 자기 정합적으로 형성하여, EEPROM의 스택형 메모리 셀이 완성된다.
이와 같이, 플래시 메모리 등에 사용되는 스택형 메모리 셀은, 실리콘 기판 상에, 게이트 절연막(터널 산화막), 부유 게이트 전극, 전극간 절연막, 제어 게이트 전극이 순차적으로 적층된 구조로 되어 있다. 이 메모리 셀의 기입 동작 시의 에너지 대역도를 도 35의 (a)에 도시한다. 실리콘 기판(1)과 제어 게이트 전극(24) 사이에 기입 전압을 인가함으로써, 게이트 절연막(터널 산화막)(2)에 전계가 발생하여, 소망량의 터널 전류가 흐른다. 그리고, 소정 시간 내에 부유 게이트 전극(21)에 소정의 전하량을 축적하여, 메모리 셀의 「기입 상태」를 실현한다. 이 때, 전극간 절연막(11)에도 전계가 발생하게 되지만, 셀 구조나 절연막 재료를 연구함으로써, 전극간 절연막(11)의 터널링 전류는 무시할 수 있을 정도로 적게 되어 있다.
또한, 스택형 메모리 셀의 소거 시의 에너지 대역도를 도 35의 (b)에 도시한다. 기입 시와는 역 방향의 소거 전압을 인가하여, 부유 게이트 전극(21)의 축적 전하를 없애, 메모리 셀의 「소거 상태」를 실현한다. 이 메모리 셀의 기입/소거 동작에서는, 실리콘 산화막 등으로 이루어지는 게이트 절연막(터널 산화막)(2)에 충분한 터널 전류를 발생시키기 위해, 통상 20V 이상이 높은 기입/소거 전압을 인가할 필요가 있다. 이 고전압 동작이, 메모리 셀의 고집적화나 소비 전력 저감을 실현하는 데에 있어서 장해로 되어 있다.
한편, 최근, 전극간 절연막(11)의 재료에 알루미나(Al2O3)막을 사용하는 것이 제안되어 있다(비특허 문헌1 참조). 알루미나막은, 종래의 ONO 적층막에 비해 유전율이 높기 때문에, 전극간 절연막(11)의 면적을 축소할 수 있기 때문에, 셀 사이즈의 미세화에 적합한 재료이다. 마찬가지의 이유로, 하프늄(Hf) 산화막, 지르코늄(Zr) 산화막, 탄탈(Ta) 산화막 등의 고유전체 산화막, 또는 고유전체 산화막에 불순물을 첨가한 절연막이, 전극간 절연막(11) 재료의 후보로서 들 수 있다.
그러나, 상기의 고유전체 절연막을 실리콘으로 이루어지는 부유 게이트 전극(21) 상에 형성하면, 양자의 계면에 저유전율의 실리콘 산화막이 형성되게 된다. 이것은, 부유 게이트 전극(21) 표면의 세정 처리 시, CVD 등의 고유전체 절연막 형성 시, 고유전체 절연막 형성 후의 개질 어닐링 시 등에 형성된다. 또한, 실리콘 산화막 형성을 회피하고자 하여 부유 게이트 전극(21) 표면을 질화 처리하거나, 계면 실리콘 산화막의 유전율을 올리기 위해 실리콘 산화막을 질화 처리하는 경우도 있다. 어떻든 간에, 결과적으로, 고유전체의 전극간 절연막(23)과 부유 게이트 전극(21)의 계면에는, 전극간 절연막(23)보다 저유전율이며 고배리어 하이트의 계면 절연막(22)이 형성된다.
이 경우의 기입 동작 시의 에너지 대역도를 도 34의 (a)에 도시한다. 실리콘 기판(1)과 제어 게이트 전극(24) 사이에 기입 전압을 인가하여, 게이트 절연막(터널 산화막)(2)에 소망량의 터널 전류를 흘려, 부유 게이트 전극(21)에 전하량을 축적한다. 이 때, 저유전율의 계면 절연막(22)에는 큰 전위차가 발생하기 때문에, 도 34의 (a)와 도 35의 (a)의 비교로부터 알 수 있는 바와 같이, 부유 게이트 전극(21) 내의 전하가 느끼는 터널 거리가 짧아진다. 이 결과, 부유 게이트 전극(21)으로부터 제어 게이트 전극(24)에의 터널 전류가 증대하여, 소정 시간 내에 부유 게이트 전극(21)에 소정의 전하량을 축적하는 것이 곤란하게 된다.
또한, 소거 시의 에너지 대역도를 도 34의 (b)에 도시한다. 기입 시와는 역 방향의 소거 전압을 인가하여, 부유 게이트 전극(21)의 축적 전하를 없애지만, 이 때에는, 전극간 절연막(23)의 누설 전류는 증대하지 않기 때문에, 소거 동작은 문제없다.
이상과 같이, 종래의 스택형 메모리 셀에서는, 기입/소거 동작 전압이 높기 때문에, 메모리 셀의 고집적화나 소비 전력 저감을 실현하는 것이 곤란하다. 또한, 저유전율의 계면 절연막(22)이기 때문에, 부유 게이트 전극(21)으로부터 제어 게이트 전극(24)에의 터널 전류가 증대하여, 기입 동작 속도의 저하, 혹은, 기입 동작이 곤란하게 되는 문제가 있었다.
<특허 문헌1> 일본 특개평8-316348호 공보
<비특허 문헌1> 1997년 VLSI 기술 심포지움(1997 Symposium on VLSI Technology), 다이제스트 오브 테크니컬 페이퍼(Digest of Technical Papers) p.117
본 발명은, 상기 종래의 문제점을 감안하여 이루어진 것으로, 스택형 메모리 셀의 기입/소거 동작 전압을 저감하고, 이에 의해 메모리 셀의 고집적화나 소비 전 력 저감을 실현하는 것이 가능한 반도체 기억 장치 및 반도체 기억 장치의 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명의 제1 특징은, (a) 기판 상에 형성되며, 터널 효과로 전기 전도하는 게이트 절연막과, (b) 이 게이트 절연막 상의 부유 게이트 전극과, (c) 이 부유 게이트 전극 상에 배치되며, 막 두께의 절반보다 하층측에 양전하층을 갖는 전극간 절연막과, (d) 이 전극간 절연막 상의 제어 게이트 전극을 구비하는 메모리 셀 트랜지스터를 복수개 배치한 반도체 기억 장치인 것을 요지로 한다.
본 발명의 제2 특징은, (a) 기판 상에 형성되며, 터널 효과로 전기 전도하는 게이트 절연막과, (b) 이 게이트 절연막 상의 부유 게이트 전극과, (c) 이 부유 게이트 전극 상에 배치되며, 1×1010㎝-2 이상, 6×1016㎝-2 이하의 소전하 밀도의 양전하층을 갖는 전극간 절연막과, (c) 이 전극간 절연막 상의 제어 게이트 전극을 구비하는 메모리 셀 트랜지스터를 복수개 배치한 반도체 기억 장치인 것을 요지로 한다.
본 발명의 제3 특징은, (a) 기판 상에 형성되며, 터널 효과로 전기 전도하는 게이트 절연막과, (b) 이 게이트 절연막 상의 부유 게이트 전극과, (c) 이 부유 게이트 전극 상에 배치되며, 막 두께의 절반보다 하층측에 양전하층을 갖는 계면 절연막과, (d) 이 계면 절연막 상에 배치되며, 이 계면 절연막보다 고유전율의 전극 간 절연막과, (e) 이 전극간 절연막 상의 제어 게이트 전극을 구비하는 메모리 셀 트랜지스터를 복수개 배치한 반도체 기억 장치인 것을 요지로 한다.
본 발명의 제4 특징은, (a) 기판 상에 형성되며, 터널 효과로 전기 전도하는 게이트 절연막과, (b) 이 게이트 절연막 상의 부유 게이트 전극과, (c) 이 부유 게이트 전극 상에 배치되며, 1×1010㎝-2 이상, 6×1016㎝-2 이하의 소전하 밀도의 양전하층을 갖는 계면 절연막과, (c) 이 계면 절연막 상에 배치되며, 이 계면 절연막보다 고유전율의 전극간 절연막과, (d) 이 전극간 절연막 상의 제어 게이트 전극을 구비하는 메모리 셀 트랜지스터를 복수개 배치한 반도체 기억 장치인 것을 요지로 한다.
본 발명의 제5 특징은, 기판 상에 형성되며, 터널 효과로 전기 전도하는 게이트 절연막, 이 게이트 절연막 상의 부유 게이트 전극, 이 부유 게이트 전극 상의 전극간 절연막, 이 전극간 절연막 상의 제어 게이트 전극을 구비하는 메모리 셀 트랜지스터를 복수개 배치한 반도체 기억 장치의 제조 방법에 관한 것이다. 즉, (a) 전극간 절연막의 스토이키오메트리 조건의 제1 성막과, (b) 이 제1 성막 후의, 스토이키오메트리 조건으로부터 어긋난 제2 성막과, (c) 이 제2 성막 후의, 제1 성막과 제2 성막의 합계 막 두께보다 두꺼운, 스토이키오메트리 조건의 제3 성막을 연속적으로 행하여, 양전하층을, 전극간 절연막의 막 두께의 절반보다 하층측의 전극간 절연막 내에 형성하는 반도체 기억 장치의 제조 방법인 것을 요지로 한다.
본 발명의 제6 특징은, 기판 상에 형성되며, 터널 효과로 전기 전도하는 게 이트 절연막, 이 게이트 절연막 상의 부유 게이트 전극, 이 부유 게이트 전극 상의 전극간 절연막, 이 전극간 절연막 상의 제어 게이트 전극을 구비하는 메모리 셀 트랜지스터를 복수개 배치한 반도체 기억 장치의 제조 방법에 관한 것이다. 즉, 전극간 절연막의 성막 후에, 사영 비정이, 전극간 절연막의 막 두께의 절반 이상, 전극간 절연막의 막 두께 이하로 되도록 가속 에너지를 선택하여, 붕소 이온을 주입하고, 양전하층을, 전극간 절연막의 막 두께의 절반보다 하층측의 전극간 절연막 내에 형성하는 반도체 기억 장치의 제조 방법인 것을 요지로 한다.
<실시예>
본 발명의 제1∼제4 실시예에 따른 반도체 기억 장치를 설명하기 전에, 이들 실시예에 따른 반도체 기억 장치의 원리에 대하여, 도 1의 에너지 대역도를 이용하여, 간단히 설명한다.
도 1의 (a)는, 실리콘(Si)으로 이루어지는 반도체 기판(1) 상에, 게이트 절연막(터널 산화막)(2), 게이트 전극(부유 게이트 전극)(21)을 적층한 구조에서, 게이트 전극(21)에 전압을 인가한 경우에, 게이트 절연막(2)에는 전계가 발생하여, 터널 전류(파울러 노드하임 전류)가 흐르는 모습을 도시한다. 도 1의 (b)는, 도 1의 (a)와 동일한 전압 인가 상태에서, 게이트 절연막(2) 내에 양전하가 있는 경우의 에너지 대역도이다. 반도체 기판(1)의 계면측의 게이트 절연막(2)에의 전계가 증가하여, 터널 전류량이 증대하는 것을 나타내고 있다.
도 1의 (c)는, 터널 전류량이 도 1의 (a)와 동일하게 되도록, 인가 전압을 조절한 경우의 에너지 대역도이다. 즉, 터널 전류량이 도 1의 (a)와 동일하게 되 도록, 인가 전압을 도 1의 (a)보다 내리기 때문에, 게이트 전극(21)의 계면측의 게이트 절연막(2)의 전계는 저감한다. 이와 같이, 게이트 절연막(2) 내에 양전하를 형성함으로써, 인가 전압을 내려, 양의 고정 전하층의 위치로부터 하류의 전계를 완화하면서, 원하는 터널 전류량을 얻을 수 있다.
도 1의 (d)는, 양의 고정 전하층의 위치의 하류측에 음전하가 있는 경우의 에너지 대역도이다. 이 경우에서도, 인가 전압은 도 1의 (a)보다 내려간다. 즉, 게이트 절연막(2) 내에 양전하와 음전하를 거리를 두고 형성함으로써, 인가 전압을 내려, 양전하와 음전하의 중간 영역의 전계를 완화하면서, 원하는 터널 전류량을 얻을 수 있다.
다음으로, 본 발명의 제1∼제4 실시예에서, 상기 원리를 스택형 메모리 셀에 활용한 경우에 대해, 도면을 참조하여 설명한다. 이하의 도면의 기재에 있어서, 동일 또는 유사 부분에는 동일 또는 유사 부호를 붙이고 있다. 단, 도면은 모식적인 것으로, 두께와 평면 치수의 관계, 각 층의 두께의 비율 등은 현실의 것과는 다른 것에 유의해야 한다. 따라서, 구체적인 두께나 치수는 이하의 설명을 참작하여 판단해야 할 것이다. 또한, 도면 상호간에서도 서로의 치수의 관계나 비율이 서로 다른 부분이 포함되어 있는 것은 물론이다. 또한, 이하에 설명하는 제1∼제4 실시예는, 본 발명의 기술적 사상을 구체화하기 위한 장치나 방법을 예시하는 것으로, 본 발명의 기술적 사상은, 구성 부품의 재질, 형상, 구조, 배치 등을 하기의 것에 특정하는 것은 아니다. 본 발명의 기술적 사상은, 특허 청구의 범위에서, 다양한 변경을 가할 수 있다.
(제1 실시예)
도 2는 본 발명의 제1 실시예에 따른 반도체 기억 장치의 일례로서의 NAND형 불휘발성 반도체 기억 장치(플래시 메모리)의 모식적 회로 구성을 도시하는 블록도이다. 메모리 셀 어레이(90)의 주변에는 톱 페이지 버퍼(91), 보텀 페이지 버퍼(92), 레프트 로우 디코더/차지 펌프(93), 라이트 로우 디코더/차지 펌프(94) 등의 주변 회로(91, 92, 93, 94)가 배치되어 있다.
메모리 셀 어레이(90)는, 도 3에 도시한 바와 같이, 행 방향으로 배열되는 복수의 워드선 WL1k, WL2k, …, WL32k, WL1k-1, …과, 이 워드선 WL1k, WL2k, …, WL32k, WL1k-1, …과 직교하는 열 방향으로 배열되는 복수의 비트선 BL2j-1, BL2j, BL2j+1, …을 구비하고 있다. 그리고, 도 3의 열 방향으로는, 복수의 워드선 WL1k, WL2k, …, WL32k, WL1k-1, … 중 어느 하나에 의해, 각각 전하 축적 상태를 제어할 수 있는 전하 축적층을 갖는 스택형의 메모리 셀 트랜지스터가 배열되어 있다. 도 2 및 도 3의 경우에는, 열 방향으로 32개의 메모리 셀 트랜지스터가 배열되어 스택형의 메모리 셀 컬럼을 구성한 경우를 나타내고 있다. 이 메모리 셀 컬럼의 배열의 양단에는, 열 방향으로 인접하여 배치되며, 메모리 셀 컬럼에 배열된 일군의 메모리 셀 트랜지스터를 선택하는 한쌍의 선택 트랜지스터가 배치되어 있다. 이 한쌍의 선택 트랜지스터의 각각의 게이트에는, 한쌍의 선택 게이트 배선 SGDk, SGSk가 접속되어 있다. 톱 페이지 버퍼(91) 및 보텀 페이지 버퍼(92)는, 비트선 BL2j-1, BL2j, BL2j+1, …에 접속되어, 각각의 메모리 셀 컬럼 정보를 판독하는 경우의 버퍼이다. 레프트 로우 디코더/차지 펌프(93), 라이트 로우 디코더/차지 펌프(94)는 워드선 WL1k, WL2k, …, WL32k, WL1k-1, …에 접속되어, 메모리 셀 컬럼을 구성하고 있는 각 메모리 셀 트랜지스터의 전하 축적 상태를 제어한다.
도 4의 (a)는 도 3의 B-B 방향(열 방향)으로부터 본 스택형의 메모리 셀 어레이(90)의 일부를 도시하는 모식적인 단면도, 도 4의 (b)는 도 3의 A-A 방향(행 방향)으로부터 본 스택형의 메모리 셀 어레이(90)의 일부를 도시하는 모식적인 단면도이다. 즉, 도 4의 (a)는, 도 2의 WL1k, WL2k, …, WL32k, WL1k-1, … 방향을 따른 절단면에 상당하고, 도 4의 (b)는 도 2의 비트선 BL2j-1, BL2j, BL2j+1, … 방향을 따른 절단면에 상당한다. 도 4의 단면도에 도시한 바와 같이, p형의 반도체 기판(1)의 표면에 스택형의 메모리 셀 트랜지스터와, 메모리 셀 트랜지스터를 선택하는 선택 트랜지스터의 소스/드레인 영역(81, 82, 83, …)이 형성되며, 각각의 소스/드레인 영역(81, 82, 83, …) 사이에 정의되는 채널 영역 상에, 두께 5∼10㎚의, 터널 효과로 전기 전도하는 게이트 절연막(터널 산화막)(2)이 배치되어 있다. 소스/드레인 영역(81, 82, 83, …)은, p형의 반도체 기판(1) 내에 고농도로 n형 불순물을 도핑한 n+형의 반도체 영역이다. 소스/드레인 영역(83)은, 비트선 컨택트 영역으로서 기능하고 있다. p형의 반도체 기판(1) 대신에, n형의 반도체 기판 내에 형성된 p형의 웰 영역(p웰)이어도 된다.
그리고, 이 게이트 절연막(2) 상에는, 전하를 축적하기 위한 부유 게이트 전극(21)과, 부유 게이트 전극(21) 상의 두께 10∼50㎚ 정도의 전극간 절연막(11)과, 전극간 절연막(11) 상의 제어 게이트 전극(24)이 배치되어, 각각의 메모리 셀 트랜지스터의 게이트 전극을 구성하고 있다. 마찬가지로, 선택 트랜지스터도, 도 4의 (b)에 도시한 바와 같이, 게이트 절연막(2), 부유 게이트 전극(21), 전극간 절연막(11), 전극간 절연막(11) 내의 개구부에서 부유 게이트 전극(21)과 전기적으로 도통한 제어 게이트 전극(24)으로 이루어지는 게이트 전극 구조를 구비하고 있지만, 전극간 절연막(11)의 전극간 절연막 단락창을 통해, 제어 게이트 전극(24)과 부유 게이트 전극(21)이 전기적으로 도통하고 있다. 도 4의 (a)에 도시한 바와 같이, 인접하는 메모리 셀 컬럼에 각각 속하는 메모리 셀 트랜지스터의 부유 게이트 전극(21)은, STI를 구성하는 소자 분리 절연막(7)을 개재하여 행 방향(워드선 방향)으로 대향하고 있다. 소자 분리 절연막(7)은, 도 3의 평면도에 도시한 바와 같이, 열 방향(컬럼 방향)으로 평행하게 주행하고 있다.
또한, 도 4에 도시한 구조는 일례로서, 소자 분리 절연막(7)의 높이는, 도 4의 (a)와 같이, 전극간 절연막(11)의 최상부의 위치보다 낮은 구조에 한정되는 것은 아니다. 예를 들면, 소자 분리 절연막(7)의 높이는, 전극간 절연막(11)의 최상부의 위치와 동일한 정도의 수평 레벨, 혹은, 전극간 절연막(11)의 최상부의 위치보다 높은 수평 레벨이어도 상관없다. 소자 분리 절연막(7)의 높이가, 전극간 절연막(11)의 최상부의 위치와 동일한 정도의 수평 레벨, 혹은, 이 위치보다 높은 수평 레벨이면, 전극간 절연막(11)은, 도 4의 (a)에 도시한 바와 같이, 행 방향으로 인접하는 메모리 셀 컬럼에 공통으로 되도록, 연속한 막으로서 형성되어 있을 필요는 반드시 있는 것은 아니다.
제1 실시예에 따른 반도체 기억 장치에서는, 도 4에 도시한 바와 같이, 반도체 기판(1) 상에, 게이트 절연막(2), 부유 게이트 전극(21), 전극간 절연막(11), 제어 게이트 전극(24)이 순차적으로 적층된 스택형 메모리 셀 구조에서, 전극간 절연막(11)의 하층 영역에, 도 5의 (a)의 에너지 대역도에 도시한 바와 같이, 양의 전하층, 바람직하게는 양의 고정 전하층을 형성하고 있다. 여기서 「하층 영역」이란, 전극간 절연막(11)의 두께의 중심 위치(중심 레벨)보다 하층(부유 게이트 전극(21)측)이라는 의미이다. 「양의 고정 전하층」은, 예를 들면 붕소와 결합하여 양으로 대전한 산소 원자(=B-O-), 홀 트랩으로 되는 E' 센터나 산소의 공위(vacancy) 등의 막 구조 결함에 의해 생성된다. 산소의 공위는, 산화막의 경우에는 Si-O-Si 결합으로부터 산소 원자가 빠진 결함이 대응한다.
도 5의 (a)는, 제1 실시예에 따른 반도체 기억 장치의 메모리 셀의 기입 동작 시의 에너지 대역도에 대응하고, 게이트 절연막(터널 산화막)(2)의 두께가 8㎚일 때에, 전극간 절연막(11)으로서 두께 12㎚의 알루미나막을 이용한 경우에 대해 도시하고 있다. 또한, 도 5의 (a)는, 전극간 절연막(11)의 하층 영역의, 부유 게이트 전극(21)과의 계면에서 2㎚ 떨어진 위치에, 소전하 밀도 4×1013㎝-2로 양의 고정 전하가 분포하고 있는 경우이지만, 소전하 밀도는 이 값에 한정되는 것은 아니다. 또한, 「소전하 밀도」는, 단위 면적당의 소전하의 개수로 나타내고 있다. 「전하량 밀도」로 환산하기 위해서는, 소전하 q=1.6×10-19C를, 「하전하 밀도」에 곱하면 된다. 또한, 전하가 이온에 의해 생성되고 있는 경우, 「이온 밀도」로 환산하기 위해서는, 「소전하 밀도」를 이온의 가수 n으로 나누면 된다. 양의 고정 전하층의 소전하 밀도는, 1×1010㎝-2 이상에서 일부의 효과는 있지만, 바람직하게는, 1×1012㎝-2 이상, 6×1016㎝-2 정도 이하이다. 6×1016㎝-2 정도를 초과하는 소전하 밀도라도, 그 효과는 기대할 수 있지만, 결함에 의해 전극간 절연막(11)의 막질의 저하가 현저해지기 때문에, 누설 전류의 증대나 표면 모폴로지의 저하가 발생하기 때문에, 바람직하지 못하다. 제1 실시예에 따른 반도체 기억 장치에서는, 게이트 절연막(2)에 원하는 터널 전류(파울러 노드하임 전류)가 흐르도록 제어 게이트 전극(24)에 인가한 기입 전압은, 양의 고정 전하층이 없는 경우(도 5의 (a)에서, 점선으로 나타냄)보다, 4×1013㎝-2의 양의 고정 전하층의 존재에 의해, 5V 저감된다. 1×1012㎝-2 이상의 소전하 밀도로 양전하를 분포하면, 기입 전압은, 0.1V 이상의 저감 효과를 기대할 수 있다. 또한, 부유 게이트 전극(21) 내의 전하가 느끼는 전극간 절연막(11)의 터널 거리는 길어지기 때문에, 전극간 절연막(11)의 터널 누설 전류가 저감된다. 누설 전류는 전하 없음이라도 검출 한계(1×10-12A/㎠) 이하이지만, 터널 계산으로부터는, 1×1010㎝-2의 양의 고정 전하층이 있는 경우라도 1자릿수 이상의 저감 효과를 기대할 수 있다.
도 5의 (b)는, 제1 실시예에 따른 반도체 기억 장치의 소거 동작 시의 에너지 대역도이다. 게이트 절연막(2)에 원하는 터널 전류가 흐르도록 제어 게이트 전극(24)에 인가한 소거 전압은, 양의 고정 전하층이 없는 경우(도 5의 (b)에서, 점선으로 나타냄)보다, 증가한다. 또한, 제어 게이트 전극(24) 내의 전하가 느끼는 전극간 절연막(11)의 터널 거리는 짧아지기 때문에, 전극간 절연막(11)의 터널 누설 전류는 증가한다. 도 5의 (b)의 소거 시의 전극간 절연막(11)을 통과하는 누설 전류는, 1×10-10A/㎠∼1×10-5A/㎠ 정도이고, 소거 전압의 증대는, 3∼10V 정도이다. 이 문제를 회피하는 구조는, 제3 실시예에 따른 반도체 기억 장치에서 설명한다.
또한, 제1 실시예에 따른 반도체 기억 장치에서, 양의 고정 전하층의 두께에, 원리적인 제한은 없다. 따라서, 전극간 절연막(11)의 전체에 양의 고정 전하층이 분포하고 있어도 되고, 전극간 절연막(11)의 전체에 균일하게 분포하고 있어도 되며, 양의 고정 전하층의 위치는 전극간 절연막(11)의 하층 영역일 필요는 없다.
또한, 양의 고정 전하층은 소정 두께의 범위에 국부적으로 존재하고 있어도 되고, 단위 면적당의 소전하 밀도가 동등하고, 전하 중심 위치(중심 레벨)가 동등하면, 마찬가지의 효과가 있다. 구체적으로는, 부유 게이트 전극(21)과 전극간 절연막(11)의 계면 혹은 계면 근방에, 양의 고정 전하층이 국부적으로 존재하고 있는 쪽이, 소량의 소전하 밀도라도 상기의 효과를 얻을 수 있기 때문에, 바람직하다. 즉, 양의 고정 전하층의 전하 중심이 전극간 절연막(11)의 하층측으로 되는 분포이면, 소전하 밀도가 작아도 원하는 효과를 얻을 수 있기 때문에 바람직하다. 이 때문에, 양의 고정 전하층의 두께가, 얇을 수록 전하 중심을 계면에 가깝게 할 수 있기 때문에 바람직하고, 제조 방법을 고려한 현실적인 관점에서는, 절연막의 1분자층 정도의 두께(원자 간격의 2배 정도)의 양의 고정 전하층이 바람직하다.
또한, 제1 실시예에 따른 반도체 기억 장치에서, 양전하는 고정 전하일 필요는 없으며, 가동 전하라도 상관없다. 그러나, 고정 전하쪽이, 셀 동작 시의 전하 상태의 변화가 없으므로, 셀의 전기적 특성을 변동시키지 않기 때문에, 바람직하다. 여기서, 「고정 전하」란, 셀 동작 전계 정도에서는 존재 위치가 움직이지 않는 전하를 의미한다. 전형적으로는, 그 트랩 준위가 전극간 절연막(11)의 에너지 대역 갭의 중앙 부근에 있는 것이다.
도 4에서, 부유 게이트 전극(21)은, 인(P), 비소(As) 등의 n형 불순물을 도핑한 제1 다결정 실리콘(이하에서 「도핑된 폴리실리콘」이라고 함)막(3)과, 마찬가지로 n형 불순물을 도핑한 제2 다결정 실리콘막(8)의 2층 구조로 형성되어 있다. 제2 다결정 실리콘막(8)의 불순물 밀도를 제1 다결정 실리콘막(3)의 불순물 밀도보다 높게 해도 된다. 제어 게이트 전극(24)은, n형 불순물을 도핑한 제3 다결정 실리콘막(12), 텅스텐 실리사이드(WSi2)막(13) 및 캡 절연막(14)의 3층 구조로 구성되어 있다. 실리사이드막(13)으로서는, 텅스텐 실리사이드(WSi2)막(13) 외에, 코발트 실리사이드(CoSi2)막, 티탄 실리사이드(TiSi2)막, 몰리브덴 실리사이드(MoSi2)막 등 의 금속 실리사이드막이 사용 가능하다. 실리사이드막(13) 대신에, 텅스텐(W), 코발트(Co), 티탄(Ti), 몰리브덴(Mo) 등의 고융점 금속이어도 되고, 또한, 이들 실리사이드막을 이용한 폴리사이드막으로 구성해도 된다. 실리사이드막(13) 대신에, 알루미늄(Al) 혹은 구리(Cu) 등의 고도전율의 금속막을 제3 다결정 실리콘막(12) 상에 배치하며, 이 고도전율의 금속막이 워드선 WL1k, WL2k, …, WL32k, WL1k-1, …을 겸용하도록 해도 된다. 또한, 텅스텐 질화물(WN)막, 티탄 질화물(TiN, Ti2N)막 중 어느 1개 혹은 복수의 적층막을, 실리사이드막(13) 대신에 제3 다결정 실리콘막(12) 상에 배치해도 된다. 또한, 도시를 생략하고 있지만, 주변 트랜지스터는, 도 4에 도시한 선택 트랜지스터와 거의 동일한 적층 구조, 혹은, 선택 트랜지스터의 적층 구조로부터, 부유 게이트 전극(21) 및 전극간 절연막(11)분을 제거한, 제어 게이트 전극(24)만의 구조에 대응하는 게이트 전극(21)을 갖는 트랜지스터로 구성된다.
도 4의 (a)에 도시한 구조에서는, 인접한 제2 다결정 실리콘막(8) 사이에 형성된 오목부에 전극간 절연막(11)과 제3 다결정 실리콘막(12)이 아래로 볼록하게 되는 토폴로지로 삽입되어 있지만, 이 인접한 제2 다결정 실리콘막(8) 사이에 형성된 오목부에, 절연막을 삽입해도 된다.
도 4의 (b)에 도시한 비트선 방향을 따른 단면도로 명백해지는 바와 같이, 제1 실시예에 따른 반도체 기억 장치에서는, 각 메모리 셀 트랜지스터의 부유 게이트 전극(21)이, 열 방향 셀 분리 절연막(16)을 개재하여 대향하고 있다.
또한, 도 4의 (b)에서는, 제1 다결정 실리콘막(3), 제2 다결정 실리콘막(8), 전극간 절연막(11), 제3 다결정 실리콘막(12), 실리사이드막(13), 캡 절연막(14) 및 셀 분리 기초막(15)으로 이루어지는 적층 구조(21, 11, 24)의 측벽에, 두께 6㎚ 정도의 실리콘 산화막으로 이루어지는 셀 분리 기초막(15)이 형성되어 있다. 그러나, 열 방향 셀 분리 절연막(16)과, 적층 구조(21, 11, 24)의 측벽과의 밀착이나 계면 상태의 문제를 상관하지 않으면, 셀 분리 기초막(15)을 생략해도 된다.
행 방향으로 인접하는 셀 컬럼의 선택 트랜지스터의 사이에는, 열 방향 셀 분리 절연막(16)과 코어 충전 절연막(18)의 2층 구조가 이용되고 있다. 코어 충전 절연막으로서는, 예를 들면, BPSG막 등이 사용 가능하다. 즉, 열 방향 셀 분리 절연막(16)이 구성하는 오목부의 중앙을 충전하도록, 코어 충전 절연막(18)이 배치되며, 이 코어 충전 절연막(18)의 중앙부를 관통하여, 컨택트 플러그(52)가 매립되어 있다. 컨택트 플러그(52)는, 낮은 컨택트 저항으로, 비트선 컨택트 영역(83)에 오믹 접촉을 하고 있다. 컨택트 플러그(52)는, 층간 절연막(19) 상에 배치된 비트선(BL2j)(51)에 접속되어 있다. 도 4의 (a)에서는, 비트선 BL2j, BL2j+1이 층간 절연막(19) 상에 배치되어 있지만, 층간 절연막(19)에 다마신홈을 형성하고, 이 다마신홈의 내부에, 구리(Cu)를 주성분으로 하는 금속 배선을 매립하여, 다마신 배선으로 해도 상관없다.
전극간 절연막(11)에는, 다양한 절연막이 사용 가능하다. 모두에서 설명한 바와 같이, 미세화된 반도체 기억 장치에서는, 부유 게이트 전극(21)과 제어 게이 트 전극(24)의 대향 면적이 작아진다. 그러나, 반도체 기억 장치로서 기능시키기 위해서는, 부유 게이트 전극(21)과 제어 게이트 전극(24)의 전극간 절연막(11)을 개재한 용량은 일정한 값을 확보할 필요가 있다. 특히, 최소 선폭이 100㎚ 정도 이하로 미세화된 반도체 기억 장치에서는, 부유 게이트 전극(21)과 제어 게이트 전극(24) 사이의 결합 용량의 관계로부터, SiO2막보다 비유전율 εr이 큰 재료가 바람직하다. 예를 들면, ONO막에서는, 상층의 실리콘 산화막, 한가운데의 실리콘질화막, 하층의 실리콘 산화막의 막 두께의 비율은 다양하게 선택 가능하지만, 대략, 비유전율εr=5∼5.5 정도가 얻어진다. 이 외, εr=6인 스트론튬 산화물(SrO)막, εr=7인 실리콘 질화물(Si3N4)막, εr=8∼11인 알루미나(Al2O3)막, εr=10인 마그네슘 산화물(MgO)막, εr=16∼17인 이트륨 산화물(Y2O3)막, εr=22∼23인 하프늄 산화물(HfO2)막, εr=22∼23인 지르코늄 산화물(ZrO2)막, εr=25∼27인 탄탈 산화물(Ta2O5)막, εr=40인 비스무스 산화물(Bi2O3)막 중 어느 1개의 단층막 혹은 이들 복수를 적층한 복합막이 사용 가능하다. Ta2O5나 Bi2O3은 다결정 실리콘과의 계면에서의 열적 안정성이 부족하다(또한, 여기서 예시한 각각의 비유전율 εr의 값은, 제조 방법에 따라 변화될 수 있기 때문에, 경우에 따라 이들 값으로부터 일탈할 수 있는 것이다). 또한, 실리콘 산화막과 이들 복합막이어도 된다. 복합막은 3층 이상의 적층 구조이어도 된다. 즉, 적어도, 일부에 상기의 비유전율 εr이 5∼6 이상인 재료를 포함하는 절연막이 바람직하다. 단, 복합막의 경우에는 막 전체로서 측정되는 실효적인 비유전율 εreff가 5∼6 이상으로 되는 조합을 선택하는 것이 바람직하다. 또한, 하프늄·알루미네이트(HfAlO)막과 같은 3원계의 화합물로 이루어지는 절연막이어도 된다. 즉, 스트론튬(Sr), 알루미늄(Al), 마그네슘(Mg), 이트륨(Y), 하프늄(Hf), 지르코늄(Zr), 탄탈(Ta), 비스무스(Bi) 중 어느 1개의 원소를 적어도 포함하는 산화물, 또는 이들 원소를 포함하는 실리콘 질화물이 전극간 절연막(11)으로서 사용 가능하다. 또한, 강유전체의 티탄산스트론튬(SrTiO3), 바륨·티탄산스트론튬(BaSrTiO3) 등도 고유전율의 절연막 재료로서 사용 가능하지만, 다결정 실리콘과의 계면에서의 열적 안정성이 부족한 점과, 강유전체의 히스테리시스 특성에 대한 고려가 필요하게 된다. 전극간 절연막(11)의 두께는, 막 재료의 유전율에 따라 크게 변화되며, 알루미나막의 경우에는 10∼20㎚ 정도가 바람직하다.
도 4∼도 10을 이용하여, 제1 실시예에 따른 반도체 기억 장치의 제조 방법을 설명한다. 또한, 이하에 설명하는 반도체 기억 장치의 제조 방법은, 일례로서, 이 변형예를 포함하여, 이 이외의 다양한 제조 방법에 의해, 실현 가능한 것은 물론이다. 또한, 이하의 설명에서는, 전극간 절연막(11)에 알루미나(Al2O3)막을 이용하는 경우에 대해 예시적으로 설명하지만, 이것에 한정되는 것이 아닌 것은 상기 설명으로부터 명백하게 될 것이다.
(a) 우선, p형의 반도체 기판(1) 상에, 두께 8㎚ 정도의, 터널 효과로 전기 전도하는 게이트 절연막(터널 산화막)(2)을 형성하고, 그 위에, 감압 CVD법에 의해 두께 40㎚ 정도의 제1 다결정 실리콘막(3)을 퇴적한다. 계속해서, 감압 CVD법에 의해, 두께 90㎚ 정도의 제1 실리콘질화막(4), 두께 230㎚ 정도의 제1 실리콘 산화막(5)을 퇴적한다. 다음으로, 850℃ 정도, 30분 정도의 수소 연소 산화로 처리한 후, 포토리소그래피 기술을 이용하여, 포토레지스트를 원하는 패턴으로 가공하고, 이것을 에칭 마스크로 하여 RIE법에 의해, 제1 실리콘질화막(4) 및 제1 실리콘 산화막(5)을 에칭한다. 또한, 포토레지스트를 제거한 후, 제1 다결정 실리콘막(3)을 RIE법을 이용하여 에칭한다. 또한 게이트 절연막(2), 반도체 기판(1)을 마찬가지의 방법으로 에칭하여 반도체 기판(1)에 소자 분리홈을 형성한다. 계속해서, 고밀도 플라즈마(HDP)법 등의 플라즈마 CVD법에 의해, 도 6에 도시한 바와 같이, 두께 550㎚ 정도의 제3 실리콘 산화막(7)을 퇴적한다(또한, 도시를 생략하고 있지만, 제3 실리콘 산화막(7)의 퇴적 전에, 1000℃ 정도의 산화성 분위기에서 반도체 기판(1)을 가열하고, 두께 6㎚ 정도의 제2 실리콘 산화막을, 노출된 소자 분리홈의 측벽에 형성해 두면, 제3 실리콘 산화막(7)의 소자 분리홈의 측벽에의 밀착이 양호해져, 바람직하다). 그 후, CMP법에 의해, 제3 실리콘 산화막(7)을 제1 실리콘질화막(4)이 노출될 때까지 연삭하여, 평탄하게 하고, 소자 분리홈에 제3 실리콘 산화막(7)을 매립하여, STI 구조의 소자 분리 절연 영역을 형성한다. 또한, 완충 불산(BHF) 처리에 의해, 제3 실리콘 산화막(소자 분리 절연막)(7)을 44㎚ 정도 에칭하여, 인산(H3PO4) 처리에 의해, 제1 실리콘질화막(4)을 선택적으로 제거한다.
(b) 다음으로, 감압 CVD법에 의해, 두께 60㎚ 정도의 제2 다결정 실리콘막 (8)과, 두께 130㎚ 정도의 제4 실리콘 산화막(9)을 퇴적한다. 그 후, 통상의 포토리소그래피 기술에 의해, 소자 분리 절연막(7)의 상방에 창부가 형성되도록, 포토레지스트를 패터닝한다. 이 포토레지스트를 에칭 마스크로 하여, RIE법에 의해, 소자 분리 절연막(7)의 상부의 제4 실리콘 산화막(9)을 선택적으로 제거한다. 다음으로 포토레지스트를 제거한 후, 감압 CVD법에 의해 두께 45㎚ 정도의 제5 실리콘 산화막(10)을 도 7에 도시한 바와 같이 퇴적한다. 그리고, 도 8에 도시한 바와 같이, 제5 실리콘 산화막(10)을, 소자 분리 절연막(7)의 상방의 제2 다결정 실리콘막(8)이 노출될 때까지, 전면 에치백한다. 이에 의해, 제4 실리콘 산화막(9)의 상부의 제5 실리콘 산화막(10)도 제거된다. 또한, 이 전면 에치백에 의해, 도 8의 (b)에 도시한 바와 같이, 소자 분리 절연막(7)의 상방의 제4 실리콘 산화막(9) 중의 창부의 측벽에, 제5 실리콘 산화막 측벽(사이드월)(10a, 10b, 10c, 10d)을 잔류시킨다. 측벽(사이드월)(10a, 10b, 10c, 10d)에 의해, 소자 분리 절연막(7)의 상방에는, 통상의 포토리소그래피 기술에 의한 것보다 좁은 창부를 가진 에칭 마스크가 형성된다.
(c) 다음으로, 소자 분리 절연막(7)의 상방에 좁은 창부를 갖는 에칭 마스크를 이용하여, RIE법에 의해, 소자 분리 절연막(7) 상의 제2 다결정 실리콘막(8)을 선택적으로 제거하여, 인접하는 셀 컬럼의 제2 다결정 실리콘막(8)을 도 9의 (a)에 도시한 바와 같이, 상호 분리한다. 그 후 산소 플라즈마 처리와 HF 처리를 이용하여, 제4 실리콘 산화막(9)과, 제5 실리콘 산화막(10)을 제거한다. 또한, 도 10에 도시한 바와 같이, 원자층 퇴적(ALD)법에 의해, 두께 12㎚ 정도의 알루미나(Al2O3)막을 전극간 절연막(11)으로 하여, 셀 컬럼간에서 분리된 제2 다결정 실리콘막(8) 상에 퇴적한다. 전극간 절연막(11)은, 예를 들면, 도 18에 도시한 바와 같은 원자층 퇴적(ALD) 장치의 성장실(챔버)(41)에서, 400℃, 650Pa의 조건으로, 알루미늄(Al) 원자 소스로서, 트리메틸 알루미늄(TMA)을 1.69×10-1Pa·m3/s(=100sccm)로, 산소(O) 원자 소스로서 오존(O3)을 200g/Nm3으로, 교대로 공급하여 표면 반응에 의해, 원자층 단위로 알루미나막의 ALD 성막(제1 성막)을 행하면 된다. 각 원자층의 공급 사이클 시간은 1초씩으로 하다. 10 사이클의 성막(제1 성막) 후에, 오존 공급 시간만을 0.1초로 변경하여, 다시 10 사이클의 성막(제2 성막)을 행한다. 이 결과, 하층의 원자층에는, 거의 화학 양론적 조성(스토이키오메트리)인 알루미나막(Al2O3)이 1㎚ 정도 형성되며, 상층의 원자층에는 산소의 조성이 스토이키오메트리의 절반 정도의 알루미나막이 1㎚ 정도 형성된다. 산소의 조성이 스토이키오메트리의 절반 정도로 됨으로써, 알루미나막 내의 산소의 공위(vacancy)가, 양의 고정 전하를 갖는 원자층(고정 전하층)을 생성한다. 그 후, 사이클 시간을 1초씩으로 복귀하여, 다시 ALD 성막(제3 성막)을 계속하여 모든 막 두께 12㎚의 알루미나막을 형성하면 된다. 또한, 오존 공급 시간을 단축하는 대신에, 오존 공급량을 저감해도 마찬가지의 막이 얻어진다.
(d) 다음으로, 포토레지스트(54)를 전면에 도포한 후, 통상의 포토리소그래 피 기술에 의해 포토레지스트(54)를 패터닝하고, 이 포토레지스트(54)를 에칭 마스크로 하여, RIE법에 의해, 후에 선택 트랜지스터가 생기는 영역의 전극간 절연막(11)에 도 11의 (b)에 도시한 바와 같이 전극간 절연막 단락창(61a, 61b)을 형성한다. 도 11의 (b)에서는, 우측에 2개의 전극간 절연막 단락창(61a, 61b)이 형성되어 있다. 포토레지스트(54)를 제거한 후, 감압 CVD법에 의해, 도 12에 도시한 바와 같이, 두께 80㎚ 정도의 제3 다결정 실리콘막(12)을 퇴적한다. 도 12의 (b)의 우측의 2개의 전극간 절연막 단락창(61a, 61b)을 통해, 제3 다결정 실리콘막(12)과 제2 다결정 실리콘막(8)은 접속된다. 또한, 제3 다결정 실리콘막(12) 상에, PVD법에 의해, 두께 70㎚ 정도의 텅스텐 실리사이드(WSi2)막으로 이루어지는 실리사이드막(13)을 퇴적한다. 또한, 도 12에 도시한 바와 같이, 이 두께 70㎚ 정도의 실리사이드막(13) 상에, 제2 실리콘질화막(14)을 캡 절연막으로 하여, 감압 CVD법에 의해 두께 300㎚ 정도 퇴적한다.
(e) 그 후, 통상의 포토리소그래피 기술을 이용하여 새로운 포토레지스트를 원하는 패턴으로 가공하고, 이것을 에칭 마스크로 하여 RIE법을 이용하여 제2 실리콘질화막(캡 절연막)(14)을 에칭하여, 컬럼 내 셀 분리용 에칭 마스크를 형성한다. 다음으로, 컬럼 내 셀 분리용 에칭 마스크의 형성에 이용한 새로운 포토레지스트를 제거한다. 이 후, 캡 절연막(14)을 컬럼 내 셀 분리용 에칭 마스크로 하여, RIE법에 의해, 도 13의 (b)에 도시한 바와 같이, 실리사이드막(13), 제3 다결정 실리콘막(12), 전극간 절연막(11), 제2 다결정 실리콘막(8), 및 제1 다결정 실리콘막(3) 을, 게이트 절연막(2)이 노출될 때까지 선택적으로 에칭하여, 행 방향(워드선 방향)으로 연장되는 복수의 슬릿 형상의 셀 분리홈을 형성하여, 셀 컬럼 내의 메모리 셀 트랜지스터와 선택 트랜지스터를 분리한다. 셀 분리홈에 의해, 각각의 셀 컬럼 내의 각 메모리 셀 트랜지스터의 제3 다결정 실리콘막(12), 실리사이드막(13) 및 제2 실리콘질화막(캡 절연막)(14)으로 이루어지는 제어 게이트 전극(24)이 상호 분리된다. 마찬가지로, 각 메모리 셀 트랜지스터의 제1 다결정 실리콘막(3)과 제2 다결정 실리콘막(8)으로 이루어지는 부유 게이트 전극(21)도, 셀 컬럼 내에서 셀 분리홈에 의해 분리된다. 도 13의 (b)의 우측의, 전극간 절연막(11)에 전극간 절연막 단락창(61a, 61b)을 갖는 선택 트랜지스터도 컬럼 방향(열 방향)에서, 셀 분리홈에 의해 상호 분리된다.
(f) 다음으로, 800℃ 정도, 120초 정도의 질소 분위기에서 가열하고, 다시 1000℃ 정도의 산화성 분위기에서 가열함으로써 두께 6㎚ 정도의 실리콘 산화막으로 이루어지는 셀 분리 기초막(15)을 도 13에 도시한 바와 같이, 제어 게이트 전극(24)의 셀 분리홈에 노출된 측벽부, 및 부유 게이트 전극(21)의 셀 분리홈에 노출된 측벽부에 형성한다. 그리고, 셀 분리홈에 의해 상호 분리된 제1 다결정 실리콘막(3), 제2 다결정 실리콘막(8), 전극간 절연막(11), 제3 다결정 실리콘막(12), 실리사이드막(13), 캡 절연막(14) 및 셀 분리 기초막(15)으로 이루어지는 적층 구조(21, 11, 24)를 마스크로 하여, 자기 정합적으로, 셀 분리홈에 노출된 게이트 절연막(2)을 개재하여, 반도체 기판(1)에 비소 이온(75As+), 혹은 인 이온(31P+) 등의 n형 불순물의 이온을 주입한다. 이온 주입후의 활성화 어닐링에 의해, 도 13의 (b)에 도시한 바와 같이, 반도체 기판(1)의 표면에, 소스/드레인 영역(81, 82, 83, …)을 형성한다.
(g) 다음으로, 도 14에 도시한 바와 같이, 열 방향 셀 분리 절연막(16)을 퇴적하고, 셀 분리홈에 의해 상호 분리된 메모리 셀 트랜지스터와 선택 트랜지스터의 각각의 사이를 매립한다. 그 후, RIE법에 의한 전면 에치백을 행하여, 캡 절연막(14)의 상부의 열 방향 셀 분리 절연막(16)을 제거한다. 다음으로, 새로운 포토레지스트를 전면에 도포한 후, 통상의 포토리소그래피 기술에 의해 새로운 포토레지스트를 패터닝하고, 이 새로운 포토레지스트를 에칭 마스크로 하여, RIE법에 의해, 컬럼 방향(열 방향)으로 인접하는 2개의 선택 트랜지스터 사이의 열 방향 셀 분리 절연막(16)을 선택적으로 제거한다. 또한, 도 16에 도시한 바와 같이, 감압 CVD법에 의해, 두께 40㎚ 정도의 실리콘질화막으로 이루어지는 스토퍼막(17)을 전면에 퇴적하고, 850℃ 정도의 산화성 분위기에서 가열한다. 또한, 도 17에 도시한 바와 같이, 스토퍼막(17) 상에, 코어 충전 절연막(BPSG막)(18)을 두께 300㎚ 정도 퇴적한다. 또한, 그 후 800℃ 정도의 질소 분위기에서 가열함으로써, 코어 충전 절연막(BPSG막)(18)을 리플로우시킨다. 다음으로, CMP법을 이용하여 코어 충전 절연막(18)을, 스토퍼막(17)이 노출될 때까지 평탄화한다. 스토퍼막(17)은, CMP법에 의한 실리콘 산화막에 대한 선택비가 높다면, 실리콘질화막에 한정되는 것은 아니다. 이 위에, 플라즈마 CVD법을 이용하여, 두께 350㎚ 정도의 실리콘 산화막으로 이루어지는 층간 절연막(19)을 퇴적하고, 질소 분위기에서 열 처리를 행한다. 다음으 로, 새로운 포토레지스트를 전면에 도포한 후, 통상의 포토리소그래피 기술에 의해 새로운 포토레지스트를 패터닝하고, 이 새로운 포토레지스트를 에칭 마스크로 하여, RIE법에 의해, 2개의 선택 트랜지스터 사이에 컨택트홀을 개구한다. 이 컨택트홀에 텅스텐 등의 컨택트 플러그(52)를 매립하고, 다시 비트선(51)의 패터닝을 행하면, 도 4에 도시한 제1 실시예에 따른 반도체 기억 장치가 완성된다. 컨택트 플러그(52)의 매립 공정은, 스토퍼막(17)인 실리콘질화막과 코어 충전 절연막(18)인 BPSG막의 에칭의 선택비를 이용하여, 자기 정합적으로 컨택트홀을 개구하고 나서, 행해도 된다.
이미 설명한 바와 같이, 양의 고정 전하층의 두께는, 얇을 수록 전하 중심을 계면에 가깝게 할 수 있어, 작은 소전하 밀도로 원하는 효과를 얻을 수 있다. 제1 실시예에 따른 반도체 기억 장치의 제조 방법에 따르면, ALD법을 이용하고 있기 때문에, 알루미나(Al2O3)막의 1분자층의 두께(원자 간격의 2배 정도)의 정밀도로, 양의 고정 전하층의 두께를 제어할 수 있다.
도 18에 도시한 바와 같은 ALD 장치는, 초고진공으로 배기 가능한 성장실(챔버)(41)의 내부에 기판(1)을 탑재하는 서셉터(48)가 수납되어 있다. 성장실(챔버)(41)은, 예를 들면 터보 분자 펌프(47)와 유회전 펌프(49) 등의 조합으로 진공 배기된다. 성장실(챔버)(41)과 터보 분자 펌프(47) 사이에는 게이트 밸브(46)가 설치되어 있다. 성장실(챔버)(41)의 상방에는, 가열용 적외선 램프(42)가 배치되어, 기판(1)의 표면을 적외선으로 가열한다. 성장실(챔버)(41)에는, 전자 밸브 등의 셧 오프 밸브(51a)와 유량 제어 밸브(52a)를 통해, 트리메틸 알루미늄(TMA)을 도입하는 알루미늄(Al) 원자 소스 도입계가 설치되어 있다. 성장실(챔버)(41)에는, 또한, 셧 오프 밸브(51b)와 유량 제어 밸브(52b)를 통해, 오존(O3)을 도입하는 산소(O) 원자 소스 도입계가 설치되어 있다. 산소(O) 원자 소스 도입계에는, 고주파 유도 코일(53)이 설치되어, 오존(O3)을 활성화할 수 있도록 되어 있다. 또한, 성장실(챔버)(41)에는, 기판(1)의 표면 온도를 측정하는 파이러미터(43)와, 성막 속도를 모니터하는 He-Ne 레이저(45)를 광원으로 하며, 이 반사광을 측정하는 검출기(44)가 구비되어 있다. 성막 속도를 모니터하는 것은, 도 18에 도시한 측정계에 한정될 필요는 없으며, ALD 성막의 특징으로부터는 생략 가능하다.
도 18에 도시한 바와 같은 ALD 장치에서는, 셧 오프 밸브(51a, 51b)의 개폐를 제어함으로써, 알루미늄(Al) 원자의 공급과, 산소(O) 원자의 공급을 교대로 행하여, 원자층 단위로 알루미나막의 ALD 성막을 행할 수 있다. 또한, 각 사이클에서의 오존 공급 시간을 제어함으로써, 성막하는 알루미나막(Al2O3)의 스토이키오메트리를 제어할 수 있다. 즉, 특정한 원자층의 산소의 공급량을 줄여, 스토이키오메트리로부터 어긋나게 함으로써, 양의 고정 전하를 갖는 원자층(고정 전하층)을 퇴적할 수 있다. 또한, 도 18에 도시한 바와 같은 ALD 장치를 이용하면, 알루미나(Al2O3)막 이외에도, 하층의 원자층 영역에 양의 고정 전하층을 갖는 다양한 절연막은, 원자층 레벨, 분자층 레벨의 정밀도로 퇴적할 수 있다.
도 10에서, ALD법에 의해, 두께 12㎚ 정도의 알루미나(Al2O3)막을 전극간 절연막(11)으로서 형성하고, 산소의 조성을 스토이키오메트리로부터 줄임으로써, 양의 고정 전하층의 형성 방법을 나타내었지만, 이것에 한정되는 것은 아니다. 양의 고정 전하층의 형성 방법은, 예를 들면, CVD법에서, 마찬가지로, 막 형성 도중의 단계에서, 산소의 공급량을 억제하여, 산소의 조성이 스토이키오메트리로부터 적은 방향으로 어긋난 영역을 형성하여 실현해도 된다. 예를 들면, 양의 고정 전하층을 갖는 하프늄 실리케이트(HfSiO2)막은, MOCVD 장치를 이용하여 이하와 같이 하여 퇴적 가능하다.
(a) 매엽식의 MOCVD 장치의 성장실(챔버)에서, 600℃, 1.3kPa의 조건으로, 하프늄 원자 소스로서, 테트라디에틸아미드하프늄(TDEAH)을 50mg/분으로, 실리콘 원자 소스로서 테트라디메틸아미드실리콘(TDMAS)을 100mg/분으로, 산소 원자 소스로서 산소 가스를 3.38Pa·m3/s(= 2000sccm)로 동시에 공급하여, 하프늄 실리케이트막의 MOCVD 성막을, 30초간 성막한다.
(b) 그 후, 산소 가스 유량만을 3.38×10-1Pa·m3/s(=200sccm)로 변경하여, 다시 30초간의 성막을 행한다. 이 결과, 하층에는, 거의 스토이키오메트리의 하프늄 실리케이트막(HfSiO2)이 2㎚ 정도 형성되며, 상층에는 산소의 조성이 스토이키오메트리의 절반 정도인 하프늄 실리케이트막이 2㎚ 정도 형성된다.
(c) 그 후, 산소 가스 유량을 3.38Pa·m3/s로 복귀하고, 다시 MOCVD 성막을 계속하여 모든 막 두께 15㎚의 하프늄 실리케이트막을 형성한다.
또한, CVD법이나 ALD법에 의해 전극간 절연막(11)을 형성하는 경우에는, 소스 가스에 디보란(B2H6) 등의 붕소(B) 함유 가스를 첨가하여 도입해도 된다.
CVD법의 경우에는, 양의 고정 전하층의 막 두께 균일성을 확보할 수 있는 최소 두께는, 절연막의 5분자층 정도(2㎚ 정도)이다.
또한, 도 10에서, CVD법 등에 의해, 전극간 절연막(11)을 퇴적한 후에, 붕소 이온(11B+)을 전극간 절연막(11) 내에 주입해도 된다. 즉, 전극간 절연막(11)의 성막 후에, 사영 비정 Rp가, 전극간 절연막(11)의 막 두께의 절반 이상, 전극간 절연막(11)의 막 두께 이하로 되도록 가속 에너지 EACC를 선택하여, 붕소 이온(11B+)을 주입하고, 양전하층을, 전극간 절연막(11)의 막 두께의 절반보다 하층측의 전극간 절연막(11) 내에 형성하면 된다. 이온 주입에 의해, 생성되는 양의 고정 전하층의 소전하 밀도는, 이온 주입의 도우즈량 Φ의 10∼100%이다. 전극간 절연막(11)의 하층 영역에 형성되는 양의 고정 전하층의 소전하 밀도를 제어하기 위해서는, 예를 들면, 사전에, MOS 캐패시터를 형성하여, C-V 측정에 의해 플랫 대역 전압의 시프트량 ΔVF를 구하고, 이온 주입의 도우즈량 Φ와 생성되는 양의 고정 전하층의 소전하 밀도의 대응 관계를 어닐링 조건과 함께 조사해 놓으면 된다. CVD법이나 ALD법에 의해 전극간 절연막(11)을 퇴적하고, 산소의 조성을 스토이키오메트리로부터 줄이는 경우나, 소스 가스에 붕소(B) 함유 가스를 첨가하는 경우도, 마찬가지로, MOS 캐패시터를 형성하여, C-V 측정에 의해 플랫 대역 전압의 시프트량 ΔVF를 구하고, CVD법이나 ALD법의 퇴적 조건과 생성되는 양의 고정 전하층의 소전하 밀도의 대응 관계를 조사해 놓으면, 양의 고정 전하층의 소전하 밀도를 제어할 수 있다.
이온 주입의 경우에는, EACC=5keV 정도의 저가속으로 불화 붕소 이온(49BF2 + ) 등의 무거운 입자를 주입하면, 양의 고정 전하층의 최소 두께는, 사영 비정 Rp의 표준 편차 ΔRp ∼5㎚ 정도로 제어할 수 있다.
또한, 도 10에 도시한 ALD법의 제1 성막을 생략하고, 최초로 산소 공위 등을 갖는 전하층의 성막(제2 성막)을 행하면, 적은 소전하 밀도로 원하는 효과가 얻어진다. 단, 제1 성막을 생략하여 전하층이 부유 게이트 전극(21)에 접하고 있으면, 부유 게이트 전극(21)에 축적된 전하가 전하층에 포획되거나 재방출되는 경우가 있어, 메모리 셀의 오동작이나 신뢰성 열화로 되기 때문에, 제1 성막에 의해, 사이에 전하가 없는(스토이키오메트리한) 절연층을 사이에 두고 있는 쪽이 바람직하다.
이미 설명한 바와 같이, 제1 실시예에 따른 반도체 기억 장치에서, 양전하는 고정 전하일 필요는 없으며, 가동 전하라도 상관없다. 예를 들면, 나트륨 이온(Na+)이나 칼륨 이온(K+) 등의 가동 이온을, 전극간 절연막(11) 형성 후에 열 확산으로 도입할 수 있다. 또한, 이온 주입으로 도입할 수도 있다.
상기의 제1 실시예의 설명에서는, NAND형의 플래시 메모리에 대하여 예시적으로 설명하였지만, 본 발명의 반도체 기억 장치의 메모리 셀 트랜지스터의 구조 는, 도 19에 도시한 바와 같은 AND형의 플래시 메모리에 적용 가능하다. 또한, 도시를 생략한 DINOR형 플래시 메모리 등 다른 불휘발성 반도체 기억 장치에도 마찬가지로 적용 가능하다.
(제2 실시예)
본 발명의 제2 실시예에 따른 반도체 기억 장치는, 각각 독립하여 전하 축적 상태가 제어되는 전하 축적층을 갖는 메모리 셀 트랜지스터를 열 방향으로 복수개 배열하여 구성한 메모리 셀 컬럼을 행 방향을 따라 복수개 병렬 배치된 메모리 셀 어레이를 구비하는 NAND형 플래시 메모리이다. 도 20은 제1 실시예에 따른 반도체 기억 장치에서 설명한 도 3의 B-B 방향을 따른 단면도에 대응한다. 도 20에 도시한 바와 같이, 제2 실시예에 따른 반도체 기억 장치의 메모리 셀 어레이는, 반도체 기판(1) 상에 복수개의 메모리 셀 컬럼 사이에 배치된 소자 분리 절연막(7)과, 그 소자 분리 절연막(7)에 의해 상호 분리된 부유 게이트 전극(21)과, 부유 게이트 전극(21)의 꼭대기부 상에 각각 배치된, 양의 전하층, 바람직하게는 양의 고정 전하층을 갖는 계면 절연막(22)과, 소자 분리 절연막(7)과 계면 절연막(22) 상에 각각 배치된 전극간 절연막(23)과, 전극간 절연막(23) 상에 배치된 제어 게이트 전극(24)을 구비한다. 양의 고정 전하층은, 두께 0.5∼3㎚의 저유전율의 계면 절연막(22)의 하층 영역에 형성되어 있다. 저유전율의 계면 절연막(22)의 두께의 하한값은, 계면 절연막(22)의 단분자층의 두께로, 재료에도 따르지만 0.3㎚∼0.5㎚ 정도이다. 여기서 「하층 영역」이란, 제1 실시예와 마찬가지로, 계면 절연막(22)의 두께의 중심 위치(중심 레벨)보다 하층(부유 게이트 전극(21)측)이라는 의미이다.
보다 상세히 설명하면, 반도체 기판(1)과 부유 게이트 전극(21) 사이에는, 터널 효과로 전기 전도하는 게이트 절연막(2)으로 되는 두께 5∼10㎚의 터널 산화막이 배치되며, 이 게이트 절연막(터널 산화막)(2)을 개재하여, 복수의 부유 게이트 전극(21)이, 상호 거리를 두고 인접하고 있다. 각각의 부유 게이트 전극(21) 사이에는, 부유 게이트 전극(21)의 약 절반의 높이까지, 소자 분리 절연막(7)이 매립되어 있다. 부유 게이트 전극(21)의 측면의 일부와 상면은, 양의 고정 전하층을 갖는 계면 절연막(22)으로 피복되어 있다. 즉, 계면 절연막(22)은, 부유 게이트 전극(21)의 상부 단부면으로부터 이 상부 단부면에 연속하는 측면까지 연장 형성되어 있다. 이 때문에, 계면 절연막(22)이, 연장 형성되는 최선단의 위치는, 소자 분리 절연막(7)의 상부 단부면의 위치까지이다. 계면 절연막(22)의 상부에 배치되는 두께 10∼50㎚의 전극간 절연막(23)은, 계면 절연막(22)과는 다른 절연막으로 이루어지며, 인접하는 메모리 셀 컬럼과 연속하여 배치되어 있지만, 도 20에 도시한 바와 같이, 계면 절연막(22)은, 인접하는 메모리 셀 컬럼으로부터 분리되어 배치되어 있다. 이 때문에, 양의 고정 전하층을 생성하는 전하 트랩 준위에 기인한 메모리 셀 컬럼 사이의 전하 이동이 방지되기 때문에, 전하 트랩 준위에 수반하는 셀 임계값 변동을 억제할 수 있다. 전극간 절연막(23)으로서 이용하는 절연막으로서는, 제1 실시예에 따른 반도체 기억 장치에서 설명한 다양한 절연막이 채용 가능하다. 전극간 절연막(23)의 상부에 배치되는 제어 게이트 전극(24)은, 인접하는 메모리 셀 컬럼과 연속하여 배치되어 있다.
반도체 기판(1) 상에, 게이트 절연막(2), 부유 게이트 전극(21), 양의 고정 전하층을 갖는 계면 절연막(22), 고유전율의 전극간 절연막(23), 제어 게이트 전극(24)이 순차적으로 적층된 스택형 메모리 셀의 기입 동작 시의 에너지 대역도를 도 21의 (a)에 도시한다. 도 21의 (a)는, 게이트 절연막(터널 산화막)(2)의 두께가 8㎚일 때에, 계면 절연막(22)으로서 두께 1㎚의 실리콘 산화막, 전극간 절연막(11)으로서 두께 12㎚의 알루미나막을 이용한 경우에 대해 도시하고 있다. 도 21의 (a)는, 계면 절연막(22)의 하층 영역의, 계면 절연막(22)과 부유 게이트 전극(21)의 계면 근방에, 소전하 밀도 4×1013㎝-2로 양의 고정 전하가 분포하고 있는 경우이지만, 소전하 밀도는 이 값에 한정되는 것은 아니다. 양의 고정 전하층의 소전하 밀도는, 1×1010㎝-2 이상에서 일부의 효과는 있지만, 바람직하게는, 1×1012㎝-2 이상, 6×1016㎝-2 정도 이하이다. 6×1016㎝-2 정도를 초과하는 소전하 밀도에서는, 결함에 의해 계면 절연막(22)의 막질의 저하가 현저해지기 때문에, 누설 전류가 증대하여, 바람직하지 못하다.
게이트 절연막(2)에 원하는 터널 전류(파울러 노드하임 전류)가 흐르도록 제어 게이트 전극(24)에 인가한 기입 전압은, 양의 고정 전하층이 없는 경우(도 21의 (a)에서, 점선으로 나타냄)보다, 4×1013㎝-2의 양의 고정 전하층의 존재에 의해, 5V 저감된다. 1×1012㎝-2 이상의 소전하 밀도로 양전하를 분포하면, 기입 전압은, 0.1V 이상의 저감 효과를 기대할 수 있다. 또한, 부유 게이트 전극(21) 내의 전하가 느끼는 전극간 절연막(11)의 터널 거리는 길어지기 때문에, 전극간 절연막(23) 의 터널 누설 전류가 저감된다. 누설 전류는 전하 없음에서 1×10-10A/㎠로, 4×1013㎝-2의 양의 고정 전하층이 있는 경우에서는 10자릿수 이상의 저감 효과가 있다. 1×1011㎝-2의 양의 고정 전하층이 있는 경우라도 1자릿수 이상의 저감 효과를 기대할 수 있다.
도 21의 (b)는, 제2 실시예에 따른 반도체 기억 장치의 소거 동작 시의 에너지 대역도이다. 게이트 절연막(2)에 원하는 터널 전류(파울러 노드하임 전류)가 흐르도록 제어 게이트 전극(24)에 인가한 소거 전압은, 양의 고정 전하층이 없는 경우(도 21의 (b)에서, 점선으로 나타냄)보다 증가한다. 또한, 제어 게이트 전극(24) 내의 전하가 느끼는 전극간 절연막(23)의 터널 거리는 짧아지기 때문에, 전극간 절연막(23)의 터널 누설 전류는 증가한다. 도 21의 (b)의 소거 시의 전극간 절연막(23)을 통과하는 누설 전류는, 1×10-10A/㎠∼1×10-5A/㎠ 정도이고, 소거 전압의 증대는, 3∼10V 정도이다. 이 문제를 회피할 필요가 있는 경우의 스택형 메모리 셀 구조는, 제4 실시예에 따른 반도체 기억 장치에서 설명한다.
도 21의 (a)에서는, 계면 절연막(22)으로서 실리콘 산화막을 예시하였지만, 계면 절연막(22)은, 실리콘 산화막에 한정되는 것은 아니다. 예를 들면, 계면 절연막(22)으로서 실리콘질화막(Si3N4막) 또는 실리콘산질화막(SiNxOy막)을 이용해도 된다. 실리콘질화막 또는 실리콘산질화막 내에서는, Si-N+-Si와 같이 양으로 대전한 2배위의 질소 원자가 존재하고 있으며, 이것이 양의 고정 전하로 된다고 생각된 다.
또한, 제2 실시예에 따른 반도체 기억 장치의 스택형 메모리 셀 구조에서의 양의 고정 전하층의 위치는 계면 절연막(22)의 하층 영역일 필요는 없다. 그러나, 부유 게이트 전극(21)과 계면 절연막(22)의 계면 혹은 계면 근방에 국부적으로 존재하고 있는 쪽이, 소량의 소전하 밀도라도 상기의 효과를 얻을 수 있기 때문에, 바람직하다. 또한, 양전하는 고정 전하일 필요는 없고, 가동 전하라도 상관없다. 그러나, 고정 전하쪽이, 셀 동작 시의 전하 상태의 변화가 없으므로, 셀의 전기적 특성을 변동시키지 않기 때문에, 바람직하다.
또한, 제2 실시예에 따른 반도체 기억 장치의 스택형 메모리 셀 구조에서의 양의 고정 전하층의 두께에, 원리적인 제한은 없다. 따라서, 계면 절연막(22)의 전체에 양의 고정 전하층이 분포하고 있어도 되고, 계면 절연막(22)의 전체에 균일하게 분포하고 있어도 되며, 양의 고정 전하층의 위치는 계면 절연막(22)의 하층 영역일 필요는 없다.
그러나, 양의 고정 전하층은 소정 두께의 범위에 국부적으로 존재하고 있어도 되고, 단위 면적당의 소전하 밀도가 동등하고, 전하 중심 위치(중심 레벨)가 동등하면, 마찬가지의 효과가 있다. 구체적으로는, 부유 게이트 전극(21)과 계면 절연막(22)의 계면 혹은 계면 근방에, 양의 고정 전하층이 국부적으로 존재하고 있는 쪽이, 소량의 소전하 밀도라도 상기의 효과를 얻을 수 있기 때문에, 바람직하다. 즉, 양의 고정 전하층의 전하 중심이 계면 절연막(22)의 하층측으로 되는 분포이면, 소전하 밀도가 작아도 원하는 효과를 얻을 수 있기 때문에 바람직하다. 이 때 문에, 양의 고정 전하층의 두께가, 얇을 수록 전하 중심을 계면에 가깝게 할 수 있기 때문에 바람직하며, 제조 방법을 고려한 현실적인 관점에서는, 절연막의 1분자층 정도의 두께(원자 간격의 2배 정도)의 양의 고정 전하층이 바람직하다.
또한, 제2 실시예에 따른 반도체 기억 장치에서, 양전하는 고정 전하일 필요는 없으며, 가동 전하라도 상관없다. 제1 실시예에서 설명한 바와 같이, 예를 들면, 나트륨 이온(Na+)이나 칼륨 이온(K+) 등의 가동 이온을, 전극간 절연막(11) 형성 후에 열 확산이나 이온 주입으로 도입할 수 있다. 그러나, 고정 전하쪽이, 셀 동작 시의 전하 상태의 변화가 없으므로, 셀의 전기적 특성을 변동시키지 않기 때문에, 바람직하다.
계면 절연막(22)의 상부에 배치되는 전극간 절연막(23)은, 계면 절연막(22)과는 다른 절연막으로 이루어지며, 인접하는 메모리 셀 컬럼과 연속하여 배치되어 있다. 전극간 절연막(23)으로서 이용하는 절연막으로서는, 제1 실시예에 따른 반도체 기억 장치에서 설명한 다양한 절연막이 채용 가능하다. 전극간 절연막(23)의 두께는, 막 재료의 유전율에 의존하고, 알루미나막의 경우에는 10∼20㎚ 정도가 바람직하다. 전극간 절연막(23)의 상부에 배치되는 제어 게이트 전극(24)은, 인접하는 메모리 셀 컬럼과 연속하여 배치되어 있다.
제2 실시예에 따른 메모리 셀 구조의 제조 방법을, 도 22∼도 26을 이용하여 설명한다. 도 22∼도 26에서는, 도 3의 A-A 방향의 단면도는 생략하고 있다. 또한, 이하에 설명하는 제2 실시예에 따른 메모리 셀 구조의 제조 방법은, 일례이고, 이 변형예를 포함하여, 이 이외의 다양한 제조 방법에 의해, 실현 가능한 것은 물론이다.
(a) 우선, 원하는 불순물을 도핑한 반도체 기판(Si 기판)(1)의 표면에, 게이트 절연막(2)으로 되는 두께 10㎚의 터널 산화막을 열산화법으로 형성한다. 그 후, 부유 게이트 전극(21)으로 되는 두께 100㎚의 인 도핑의 다결정 실리콘층(21), 소자 분리 가공을 위한 마스크막(101)을 순차적으로 CVD법에 의해 퇴적한다. 그 후, 레지스트 마스크(도시 생략)를 이용한 RIE법에 의해, 마스크막(101), 다결정 실리콘층(21), 터널 산화막(게이트 절연막)(2)을 순차적으로 에칭 가공하고, 다시 반도체 기판(1)의 노출 영역을 에칭하여, 도 22에 도시한 바와 같이, 깊이 100㎚의 소자 분리홈(41)을 형성한다.
(b) 다음으로, 전면에 소자 분리용의 실리콘 산화막(7)을 퇴적하여, 소자 분리홈(41)을 완전히 매립한다. 그 후, 표면 부분의 실리콘 산화막(7)을 CMP법에 의해, 마스크막(101)이 노출될 때까지 제거하여, 도 23에 도시한 바와 같이 표면을 평탄화한다. 이 결과, 소자 분리홈(41)에는 실리콘 산화막으로 이루어지는 소자 분리 절연막(7)이 매립된다.
(c) 다음으로, 노출된 마스크막(101)을 선택적으로 에칭 제거한다. 또한, 그 후, 실리콘 산화막(7)의 표면 근방의 영역을 희불산(HF) 용액을 이용하여 부분적으로 에칭 제거하여, 다결정 실리콘층(부유 게이트 전극)(21)의 측벽면을 노출시킨다. 측벽면의 높이는 50㎚로 한다. 이 희불산 처리 후의 수세 시에, 도 24에 도시한 바와 같이, 부유 게이트 전극(다결정 실리콘층)(21)의 표면에, 두께 1㎚ 이 하의 자연 산화막(케미컬 산화막)(109b)이 형성된다.
(d) 다음으로, 반도체 기판(1)을 감압 CVD 로 내에 도입하고, 850℃의 일산화질소(NO) 가스 분위기에서, 열 처리하면, 자연 산화막(케미컬 산화막)(109b) 및 이 하부의 부유 게이트 전극(다결정 실리콘층)(21)의 표면이 직접 열질화되어, 산소를 포함한 실리콘질화막(SiNxOy막)과 실리콘 산화막의 적층 절연막이 형성된다. 정확한, 양의 고정 전하층의 생성 메카니즘은 검토의 여지가 있지만, 하층의 실리콘산질화막(SiNxOy막) 중에는, Si-N+-Si와 같이 양으로 대전한 2배위의 질소 원자가 형성되며, 이에 의해 양의 고정 전하층을 형성하고 있는 것으로 생각된다. 또한, 일산화질소(NO) 가스 분위기에서의 열 처리에 의해, 자연 산화막(케미컬 산화막)(109b)에 질소를 도입하면, 산화막 내의 산소 원자와 도입한 질소 원자가 치환되는 것이 알려져 있기 때문에, 이 치환 반응 시에, 산소 공위(막 구조 결함)가 형성되어, 양의 고정 전하층을 형성하는 모델도 생각된다. 다음으로, 희불산으로 실리콘질화막(SiNXOY막)의 상부의 실리콘 산화막을 제거하면, 양의 고정 전하층을 갖는 계면 절연막으로 되는 SiNxOy막(22)만이 남는다. 남은 계면 절연막(SiNxOy막)(22)의 막 두께는 약 1㎚ 정도이다. 또한, 일산화질소(NO) 가스에 의한 열질화 이외에, 암모니아(NH3) 가스나 아산화질소(N2O) 가스 등으로 열질화해도 되고, 질소 래디컬로 래디컬 질화하여 양의 고정 전하층을 갖는 계면 절연막(22)을 형성해도 된다.
(e) 다음으로, 도 26에 도시한 바와 같이, 전면에 두께 12㎚의 전극간 절연 막로서의 Al2O3막(23)을, 양의 고정 전하층을 갖는 계면 절연막(SiNxOy막)(22)의 상부에, 감압 CVD법으로 퇴적한다.
(f) 이 후, 전면에 다결정 실리콘층/텅스텐 실리사이드(WSi2)층을 퇴적하여, 2층 구조의 제어 게이트 전극(24)을 형성한다. 제어 게이트 전극(24)의 두께는, 예를 들면, 100㎚로 한다. 또한, RIE의 마스크재를 CVD법으로 퇴적한다. 그 후, 레지스트 마스크를 이용한 RIE법에 의해, 마스크재, 제어 게이트 전극(24), 전극간 절연막(Al2O3막)(23), 양의 고정 전하층을 갖는 계면 절연막(Si3N4막)(22), 부유 게이트 전극(21), 게이트 절연막(터널 산화막)(2)을 순차적으로 에칭 가공하여, 워드선 방향의 슬릿을 형성하여, 각 메모리 셀을 분리한다. 이에 의해, 부유 게이트 전극(21) 및 제어 게이트 전극(24)의 형상이 확정된다.
(g) 다음으로, 워드선 방향의 슬릿의 노출면에 전극 측벽 산화막으로 불리는 실리콘 산화막을 열산화법으로 형성한 후, 이온 주입법을 이용하여, 메모리 셀 트랜지스터의 소스/드레인 확산층을 형성하면, 도 20에 도시한 제2 실시예에 따른 메모리 셀 구조가 완성된다. 실제로는, 제1 실시예에 따른 반도체 기억 장치의 제조 방법과 마찬가지로, 또한, 전면을 피복하도록 층간 절연막을 CVD법에 의해 형성하고, 배선층 등을 형성하는 것은 물론이다.
또한, 제2 실시예에 따른 반도체 기억 장치 및 그 제조 방법은, NAND형 플래시 메모리에 한정되는 것이 아니라, 전하 축적층인 부유 게이트를 갖는 구조의 1개 이상의 트랜지스터로 이루어지는 불휘발성 메모리 셀 어레이, 예를 들면 도 19에 등가 회로가 표시되는 AND형 플래시 메모리 등에도 적용할 수 있는 것은 물론이다.
도 24 및 도 25에서, 양의 고정 전하층을 갖는 계면 절연막(22)의 형성 방법으로서, 케미컬 산화막을, 일산화질소(NO) 가스, 암모니아(NH3) 가스, 혹은 아산화질소(N2O) 가스 등으로 열질화, 혹은 질소 래디컬로 래디컬 질화하는 방법을 설명하였지만, 양의 고정 전하층을 갖는 계면 절연막(22)의 형성 방법은, 이들 방법에 한정되는 것은 아니다. 예를 들면, 이하의 변형예에 설명한 바와 같이, 실리콘질화막 또는 실리콘산질화막으로 이루어지는 계면 절연막(22)을 형성한 후에, 오존(O3)이나 수증기 등을 산화제로 하여, 양의 고정 전하층을 갖는 계면 절연막(22)을 형성해도 된다.
도 27은 도 3의 B-B 방향을 따른 단면도에 대응한다. 본 발명의 제2 실시예의 변형예에 따른 반도체 기억 장치는, 도 27에 도시한 바와 같이, 소자 분리 절연층(7)으로 측벽이 피복된 부유 게이트 전극(21)과, 부유 게이트 전극(21)의 꼭대기부 상에 각각 배치된 양의 고정 전하층을 갖는 계면 절연막(25)을 구비한다. 양의 고정 전하층을 갖는 계면 절연막(25)은, 부유 게이트 전극(21)의 상부 단부면으로부터 이 상부 단부면에 연속하는 측면까지 연장 형성되어 있다. 양의 고정 전하층을 갖는 계면 절연막(25)이, 소자 분리 절연막(7)과 부유 게이트 전극(21)의 경계면으로 되는 부유 게이트 전극(21)의 측면에까지 연장 형성되어 있는 점에서는, 제2 실시예에 따른 반도체 기억 장치의 경우와 유사한 구조이기는 하지만, 제2 실시예에 따른 반도체 기억 장치의 경우와는 달리, 양의 고정 전하층을 갖는 계면 절연 막(25)은, 부유 게이트 전극(21)의 상부 단부면의 일부 및 이 상부 단부면에 연속하는 측면의 일부에 침식되는 형태로, 부유 게이트 전극(21)의 측면의 일부와 상면을 피복하고 있다. 즉, 양의 고정 전하층을 갖는 계면 절연막(25)은, 부유 게이트 전극(21)의 상부 단부면의 일부 및 이 상부 단부면에 연속하는 측면의 일부를 구성하는 반도체 재료가 서로 다른 원소와 반응한 결과 생성된 절연막인 점이, 제2 실시예에 따른 반도체 기억 장치의 경우와 다른 점이다. 구체적으로는, 양의 고정 전하층을 갖는 계면 절연막(25)이, 부유 게이트 전극(21)을 구성하는 다결정 실리콘층의 표면이 직접 열질화되어 형성된, 산소를 포함한 실리콘질화막(SiNxOy막)인 경우에 대하여, 여기서는 예시한다. 단, SiNxOy막의 조성 y=0의 경우, 즉 산소를 포함하지 않는 실리콘질화막(Si3N4막)이어도 되는 것은 물론이다.
즉, 제2 실시예의 변형예에 따른 메모리 셀 구조에서는, 부유 게이트 전극(21)을 구성하는 부유 게이트 전극(21)의 측벽은 소자 분리 절연막(7)으로 피복되어 있고, 부유 게이트 전극(21)의 상면은 SiNxOy막으로 이루어지는 양의 고정 전하층을 갖는 계면 절연막(25)으로 피복되어 있다. 또한, 소자 분리 절연막(7)과 부유 게이트 전극(21)의 경계면 중, 전극간 절연막(Al2O3막)(23)에 가까운 영역에도 SiNxOy막으로 이루어지는 양의 고정 전하층을 갖는 계면 절연막(25)이 형성되어 있다. 또한, 부유 게이트 전극(21)의 측면에서, 양의 고정 전하층을 갖는 계면 절연막(25)이 연장 형성되는 최선단의 위치는, 소자 분리 절연막(7)의 상부 단부면의 위치보다 깊은 위치로 되어 있는 점도 제2 실시예에 따른 반도체 기억 장치의 경우와 다른 점이다. 다른 것은, 도 20에 도시한 메모리 셀의 구조와 실질적으로 마찬가지이기 때문에, 중복된 기재를 생략한다. 도 27에 도시한 제2 실시예의 변형예에 따른 메모리 셀 구조에서도, 양의 고정 전하층을 갖는 계면 절연막(25)이, 인접하는 메모리 셀 컬럼으로부터 분리 형성되어 있기 때문에, 양의 고정 전하층을 생성하는 전하 트랩 준위에 기인한 메모리 셀 컬럼 사이의 전하 이동을 방지할 수 있다.
또한, 도 27에서는, 양의 고정 전하층을 갖는 계면 절연막(SiNxOy막)(25)과 전극간 절연막(Al2O3막)(23)의 2층 적층 구조의 경우를 예시하였지만, 제2 실시예의 변형예에 따른 메모리 셀 구조는, 이에 한정되는 것은 아니다. 전극간 절연막(Al2O3막)(23)은, 제2 실시예에 따른 반도체 기억 장치에서 설명한 바와 같은 다른 고유전체 절연막이어도 되고, 다층막이어도 된다. 또한, ONO막이어도 된다. 또한, 부유 게이트 전극(21)과 양의 고정 전하층을 갖는 계면 절연막(SiNxOy막)(25) 사이에, 전하가 용이하게 투과할 수 있을 정도로 얇은 실리콘 산화막(SiO2막)이 존재하는 경우에도, 본 발명은 적용할 수 있다. 이 실리콘 산화막의 두께는 전형적으로는 2㎚ 이하가 바람직하다. 또한, 양의 고정 전하층을 갖는 계면 절연막(25)은, 산소를 포함한 실리콘질화막(SiNxOy막)에 한정되는 것은 아니다.
제2 실시예의 변형예에 따른 메모리 셀 구조의 제조 방법을, 도 28∼도 31을 이용하여 설명한다. 도 28∼도 31에서는, 도 3의 A-A 방향의 단면도는 생략하고 있다. 또한, 이하에 설명하는 제2 실시예의 변형예에 따른 메모리 셀 구조의 제조 방법은, 일례이고, 이 변형예를 포함하여, 이 이외의 다양한 제조 방법에 의해, 실현 가능한 것은 물론이다.
(a) 우선, 제2 실시예에 따른 메모리 셀 구조의 제조 방법과 마찬가지로, 반도체 기판(Si 기판)(1)의 표면에, 게이트 절연막(2)으로 되는 터널 산화막을 열산화법으로 형성한다. 그 후, 부유 게이트 전극(21)으로 되는 다결정 실리콘층(21), 소자 분리 가공을 위한 마스크막을 순차적으로 CVD법에 의해 퇴적한다. 그 후, RIE법에 의해, 마스크막, 다결정 실리콘층(21), 터널 산화막(게이트 절연막)(2)을 순차적으로 에칭 가공하고, 다시 반도체 기판(1)의 노출 영역을 에칭하여, 소자 분리홈을 형성한다. 다음으로, 전면에 소자 분리용의 실리콘 산화막(7)을 퇴적하여, 소자 분리홈을 완전히 매립한다. 그 후, 표면 부분의 실리콘 산화막(7)을 CMP법에 의해, 마스크막이 노출될 때까지 제거하고, 다시 CMP법에 의해 마스크막이 완전히 제거될 때까지 표면을 연마하여, 도 28에 도시한 바와 같이 표면을 평탄화한다. 도 28은, 소자 분리홈에는 실리콘 산화막으로 이루어지는 소자 분리 절연막(7)이 매립된 상태를 나타낸다.
(b) 그리고, 850℃의 일산화질소(NO) 가스 분위기에서 열 처리하면, 도 29에 도시한 바와 같이, 노출된 부유 게이트 전극(다결정 실리콘층)(21)의 표면이 직접 열질화되어, 산소를 포함한 실리콘질화막(SiNxOy막)(25)과 실리콘 산화막(109e)의 적층 절연막이 형성된다. 또한, 감압 CVD 로 중에서, 오존(O3) 또는 수증기 등을 산화제로 하여, 이 적층 절연막을 산화하고, 실리콘질화막(SiNxOy막)(25) 내에 양의 고정 전하층을 생성한다. 실리콘질화막(SiNxOy막)(25) 내에는, Si-N+-Si와 같이 양으로 대전한 2배위의 질소 원자가 형성되며, 이것이 양의 고정 전하로 되어 있다고 생각된다. 또한, 일산화질소(NO) 가스 분위기에서의 열 처리에 의해, 실리콘 산화막(7)에 질소를 도입하면, 실리콘 산화막(7) 내의 산소 원자와 도입한 질소 원자가 치환되는 것이 알려져 있고, 이 치환 반응 시에, 산소 공위(막 구조 결함)가 형성되어, 양의 고정 전하층이 생성되는 모델도 생각된다. 이 후, 도 30에 도시한 바와 같이, 희불산으로 실리콘 산화막(109e)을 제거하여, 양의 고정 전하층을 갖는 계면 절연막으로 되는 SiNxOy막(25)만을 남긴다. 남은 양의 고정 전하층을 갖는 계면 절연막(SiNxOy막)(25)의 막 두께는 약 1㎚ 정도이다.
(c) 다음으로, 도 31에 도시한 바와 같이, 전면에 감압 CVD에 의해 두께 15㎚의 전극간 절연막로서, Al2O3막(23)을 퇴적한다. 그 후, 제어 게이트 전극(24)으로 되는 도전층을 전면에 형성하고, 또한, RIE의 마스크재를 CVD법에 의해 퇴적한다. 그 후, 레지스트 마스크를 이용한 RIE법에 의해, 마스크재, 제어 게이트 전극(24), 전극간 절연막(Al2O3막)(23), 양의 고정 전하층을 갖는 계면 절연막(SiNxOy막)(25), 부유 게이트 전극(21), 게이트 절연막(터널 산화막)(2)을 순차적으로 에칭 가공하여, 워드선 방향의 슬릿을 형성하여, 각 메모리 셀을 분리한다. 이에 의해, 부유 게이트 전극(21) 및 제어 게이트 전극(24)의 형상이 확정한다. 다음으로, 워드선 방향의 슬릿의 노출면에 전극 측벽 산화막을 형성한 후, 이온 주입법에 의해 메모리 셀 트랜지스터의 소스/드레인 확산층을 형성하면, 도 27에 도시한 제2 실시예의 변형예에 따른 메모리 셀 구조가 완성된다. 실제로는, 층간 절연막을 개재하여, 배선층 등이 더 형성되는 것은 물론이다.
이와 같이 하여, 제2 실시예의 변형예에 따른 반도체 기억 장치의 제조 방법에 따르면, 부유 게이트 전극(21)의 꼭대기부 근방에, 선택적으로, Si-N+-Si와 같이 양으로 대전한 2배위의 질소 원자나, 산소 공위(막 구조 결함) 등에 의한 양의 고정 전하층을 갖는 계면 절연막(25)을 형성할 수 있다.
(제3 실시예)
도 5의 (b)에 도시한 바와 같이, 본 발명의 제1 실시예에 따른 반도체 기억 장치에서는, 소거 동작 시의 소거 전압은, 양의 전하층(바람직하게는 양의 고정 전하층)이 없는 경우보다 증가하고, 또한, 제어 게이트 전극(24) 내의 전하가 느끼는 전극간 절연막(11)의 터널 거리는 짧아지기 때문에, 전극간 절연막(11)의 터널링 전류는 증가한다. 본 발명의 제3 실시예에 따른 반도체 기억 장치에서는, 보다 바람직한 메모리 셀 구조에 대하여, 도 32의 에너지 대역도를 이용하여 설명한다.
본 발명의 제3 실시예에 따른 반도체 기억 장치의 단면 구조는, 도 4에 도시한 구조와 마찬가지의, 반도체 기판(1) 상에, 터널 효과로 전기 전도하는 게이트 절연막(2), 부유 게이트 전극(21), 전극간 절연막(11), 제어 게이트 전극(24)이 순차적으로 적층된 스택형 메모리 셀 구조이다. 그러나, 전극간 절연막(11)의 하층 영역에 양의 고정 전하층을 형성하고, 다시 양의 고정 전하층 위치보다 상층에 음의 전하층, 바람직하게는 음의 고정 전하층을 형성하고 있는 점이, 제1 실시예에 따른 반도체 기억 장치의 메모리 셀 구조와는 다르다. 여기서 「하층 영역」이란, 제1 실시예와 마찬가지로, 전극간 절연막(11)의 두께의 중심 위치(중심 레벨)보다 하층(부유 게이트 전극(21)측)이라는 의미이다. 「양의 고정 전하층」은, 제1 실시예에서 설명한 바와 같이, 예를 들면 붕소 등의 불순물과 결합하여 양으로 대전한 산소 원자나 산소 공정 등의 막 구조 결함에 의해 생성된다. 「음의 고정 전하층」은, 예를 들면 인(P)나 비소(As) 등의 불순물과 결합하여 음으로 대전한 산소 원자에 의해 생성된다. 양의 고정 전하층의 위치(수평 레벨)와 음의 고정 전하층의 위치(수평 레벨)의 간격은, 임의로 선정할 수 있지만, 좁은 쪽이 바람직하다. 바람직하게는, 예를 들면 0.5∼5㎚ 정도, 바람직하게는 1∼3㎚ 정도로 선정하면 된다. 양의 고정 전하층과 음의 고정 전하층의 간격의 하한은, 전극간 절연막(11)을 구성하고 있는 Si-O 등의 본드의 길이(원자간 거리)가 된다. 산화막의 경우에서는, Si-O의 원자간 거리로서는, 실라논(Si(OH))에서 0.1654㎚, 퀄츠에서 0.1595㎚, 크리스토발라이트에서 0.1605㎚, 스텐쇼발라이트에서 0.1757㎚ 등의 값이 보고되어 있다. 또한, Si-Si 원자간 거리는 0.285㎚ 정도이기 때문에, 양의 고정 전하층과 음의 고정 전하층의 간격의 하한은, 이들 값보다 크게 할 필요가 있다. 양의 고정 전하층과 음의 고정 전하층에서 다이폴을 형성하는 경우에는, Si-O나 Si-Si의 원자 간 거리의 2배 정도가 최저한일 필요가 있기 때문에, 양의 고정 전하층과 음의 고정 전하층의 간격의 하한은, 0.5㎚ 정도로 된다.
즉, 원리적으로는, 음의 고정 전하층의 위치는, 양의 고정 전하층 위치보다 상층(제어 게이트 전극측)에 있으면 어디라도 된다. 그러나, 양의 고정 전하층의 위치(수평 레벨)가 음의 고정 전하층의 위치(수평 레벨)의 근방에 있는 쪽이, 소량의 소전하 밀도에서도 이하에 설명하는 효과를, 보다 유효하게 얻을 수 있기 때문에, 바람직하다.
도 32의 (a)는, 제3 실시예에 따른 반도체 기억 장치의 메모리 셀의 기입 동작 시의 에너지 대역도이고, 도 32의 (b)는, 소거 시의 에너지 대역도이다. 도 32는, 제1 실시예에 따른 반도체 기억 장치와 마찬가지로, 게이트 절연막(터널 산화막)(2)의 두께가 8㎚일 때에, 전극간 절연막(11)으로서 두께 12㎚의 알루미나막을 이용한 경우에 대해 나타내고 있다. 도 32는, 양의 고정 전하층의 위치(수평 레벨)와 음의 고정 전하층의 위치(수평 레벨)의 거리가 2㎚인 경우에 대하여 나타내고 있다.
제3 실시예에 따른 반도체 기억 장치에 따르면, 전극간 절연막(11)에 양의 고정 전하층과 음의 고정 전하층을 거리를 두고 형성함으로써, 기입 전압의 저감과, 기입 시의 전극간 절연막(11)을 흐르는 누설 전류의 저감을 실현하면서, 소거 시의 전극간 절연막(11)을 흐르는 누설 전류를 억제할 수 있다. 도 32는, 전극간 절연막(11)의 하층 영역의, 전극간 절연막(11)과 부유 게이트 전극(21)의 계면으로 부터 2㎚ 떨어진 위치에 소전하 밀도 4×1013㎝-2로 양의 고정 전하층이 분포하고, 전극간 절연막(11)과 부유 게이트 전극(21)의 계면으로부터 4㎚ 떨어진 위치에 소전하 밀도 4×1013㎝-2로 음의 고정 전하층이 분포하고 있는 경우이지만, 소전하 밀도는 이들 값에 한정되는 것은 아니다. 양/음의 고정 전하층의 소전하 밀도는, 1×1010㎝-2 이상에서 일부의 효과는 있지만, 바람직하게는, 1×1012㎝-2 이상, 6×1016㎝-2 정도 이하이다. 여기서, 「소전하 밀도」는, 제1 실시예에서 정의한 것과 마찬가지로, 단위 면적당의 양의 소전하 혹은 음의 소전하의 개수로 나타내고 있다. 6×1016㎝-2 정도를 초과하는 소전하 밀도에서는, 결함에 의해 전극간 절연막(11)의 막질의 저하가 현저해지기 때문에, 누설 전류가 증대하여, 바람직하지 못하다. 도 32에 도시한 바와 같이, 전극간 절연막(11)의 하층 영역에 양소전하 밀도와 동일한 정도의 음소전하 밀도를 분포시킴으로써, 도 5의 (b)에서 설명한 양전하의 부작용을 억제할 수 있다. 소거 시의 전극간 절연막 누설 전류는, 검출 한계(1×10-2A/㎠) 이하로 되어, 소거 전압의 증대는, 1V 정도 이하로 억제된다. 이 결과, 소거 시의 전극간 절연막(11)을 통과하는 누설 전류를 억제할 수 있다. 또한, 이 때, 기입 전압은 전하 없음에 비해, 1V 정도 저감된다. 또한, 기입 시의 특성 개선(누설 전류 저감/기입 전압 저감)을 우선하는 경우에는, 양소전하 밀도>음소전하 밀도로 설정하면 된다. 소거 시의 특성 개선(누설 전류 저감/소거 전압 저감)을 우선 하는 경우에는, 양소전하 밀도<음소전하 밀도로 설정하면 된다.
또한, 제3 실시예에 따른 반도체 기억 장치에서, 양의 고정 전하층 및 음의 고정 전하층의 두께에, 원리적인 제한은 없으며, 양의 고정 전하층 및 음의 고정 전하층의 위치는 전극간 절연막(11)의 하층 영역일 필요는 없다. 그러나, 부유 게이트 전극(21)과 전극간 절연막(11)의 계면 혹은 계면 근방에, 양의 고정 전하층이 국부적으로 존재하고 있는 쪽이, 소량의 소전하 밀도라도 상기의 효과를 얻을 수 있기 때문에, 바람직하다. 즉, 양의 고정 전하층의 전하 중심이 전극간 절연막(11)의 하층측으로 되는 분포이면, 소전하 밀도가 작아도 원하는 효과가 얻어지기 때문에 바람직하다.
이 때문에, 양의 고정 전하층의 두께가, 얇을수록 전하 중심을 계면에 가깝게 할 수 있기 때문에 바람직하다. 또한, 양의 고정 전하층 및 음의 고정 전하층의 두께가, 얇을수록, 양의 고정 전하층과 음의 고정 전하층을 상호 가깝게 할 수 있기 때문에, 작은 소전하 밀도로 원하는 효과를 얻을 수 있다. 제조 방법을 고려한 현실적인 관점에서는, 절연막의 1분자층 정도의 두께 정도(원자 간격의 2배 정도)의 양의 고정 전하층 및 음의 고정 전하층이 바람직하다.
또한, 양전하와 음전하는 고정 전하일 필요는 없으며, 가동 전하라도 상관없다. 제1 및 제2 실시예와 마찬가지로, 예를 들면, 나트륨 이온(Na+)이나 칼륨 이온(K+) 등의 양의 가동 이온을, 전극간 절연막(11) 형성 후에 열 확산이나 이온 주입 등으로 도입하여, 양의 가동 전하층을 형성할 수 있다. 또한, 예를 들면, 불소 이 온(F-)이나 염소 이온(Cl-) 등의 음의 가동 이온을, 전극간 절연막(11) 형성 후에 열 확산이나 이온 주입 등으로 도입하여, 음의 가동 전하층을 형성할 수 있다. 그러나, 고정 전하쪽이, 셀 동작 시의 전하 상태의 변화가 없기 때문에, 셀의 전기적 특성을 변동시키지 않으므로, 바람직하다.
음의 고정 전하층의 형성 방법은, 예를 들면, 인 원소나 비소 원소를 이온 주입 등에 의해 전극간 절연막(11) 내에 도입하면 된다. 또한, CVD나 ALD에 의해 전극간 절연막(11)을 형성하는 경우에는, 소스 가스에 인 또는 비소 함유 가스를 첨가하여 도입해도 된다. 또한, CVD나 ALD에 의해 전극간 절연막(11)을 형성하는 경우에는, 막 형성 도중의 단계에서, 산소의 공급량을 억제하여, 산소의 조성이 스토이키오메트리로부터 적은 방향으로 어긋난 영역을 형성해도 된다.
이온 주입에 의해, 생성되는 음의 고정 전하층의 소전하 밀도는, 이온 주입의 도우즈량 Φ의 10∼100%이다. 예를 들면, 하프늄 실리케이트(HfSiO2)막 내에 인 이온(31P+)을 이온 주입하고 나서, MOS 캐패시터를 형성하고, 1000℃, 1분의 활성화 어닐링을 행한 경우, 인 이온(31P+)의 도우즈량 Φ=1×1013㎝-2일 때, 플랫 대역 전압의 시프트량 ΔVF로부터 산출된 음의 고정 전하층의 소전하 밀도는 3×1012㎝-2(막 중앙에 전하 중심이 있는 것으로 가정)로 된다. 하프늄(HfO2)막이나 알루미나(Al2O3)막에서도 마찬가지의 결과가 얻어진다. 또한, 비소 이온(75As+)을 이온 주입 한 경우도, MOS 캐패시터의 C-V 측정에 의해 음의 고정 전하층이 발생하는 것이 인정된다. 이와 같이, 양의 고정 전하층 위치보다 상층에 생성하는 음의 고정 전하층의 소전하 밀도의 제어는, 전극간 절연막(11)의 하층 영역에 형성되는 양의 고정 전하층의 소전하 밀도를 제어한 경우와 마찬가지로, 사전에, 음의 고정 전하층 평가용 MOS 캐패시터를, 양의 고정 전하층 평가용 MOS 캐패시터와는 별개로 형성하여, C-V 측정에 의해 플랫 대역 전압의 시프트량 ΔVF를 구하고, 이온 주입의 도우즈량 Φ와 생성되는 음의 고정 전하층의 소전하 밀도와의 대응 관계를 어닐링 조건과 함께 조사해 놓으면 된다.
CVD법이나 ALD법에 의해 전극간 절연막(11)을 퇴적하고, 산소의 조성을 스토이키오메트리로부터 증가시키는 경우나, 소스 가스에 붕소(B) 함유 가스를 첨가하는 경우도, 마찬가지로, 음의 고정 전하층 평가용 MOS 캐패시터를 양의 고정 전하층 평가용 MOS 캐패시터와는 별개로 형성하여, C-V 측정에 의해 플랫 대역 전압의 시프트량 ΔVF를 구하고, CVD법이나 ALD법의 퇴적 조건과 생성되는 음의 고정 전하층의 소전하 밀도와의 대응 관계를 조사해 놓으면, 음의 고정 전하층의 소전하 밀도를 제어할 수 있다.
(제4 실시예)
도 21의 (b)에 도시한 바와 같이, 본 발명의 제2 실시예에 따른 반도체 기억 장치에서는, 소거 전압은, 양의 고정 전하층이 없는 경우보다 증가하고, 제어 게이트 전극(24) 내의 전하가 느끼는 전극간 절연막(23)의 터널 거리는 짧아지기 때문 에, 전극간 절연막(23)의 터널 누설 전류는 증가한다. 이 문제를 회피하는 메모리 셀 구조를, 본 발명의 제4 실시예에 따른 반도체 기억 장치에서 설명한다.
본 발명의 제4 실시예에 따른 반도체 기억 장치는, 도 20과 마찬가지로, 반도체 기판(1) 상에, 터널 효과로 전기 전도하는 게이트 절연막(2), 부유 게이트 전극(21), 양의 전하층(양의 고정 전하층)을 갖는 계면 절연막(22), 고유전율의 전극간 절연막(23), 제어 게이트 전극(24)이 순차적으로 적층된 스택형 메모리 셀 구조에서, 양의 고정 전하층을 갖는 계면 절연막(22)의 하층 영역에 양의 고정 전하층을 갖고, 다시 고유전율의 전극간 절연막(23)의 하층 영역에 음의 전하층(음의 고정 전하층)을 갖는 점이, 제2 실시예에 따른 반도체 기억 장치와는 다르다.
도 33의 (a)는, 제4 실시예에 따른 반도체 기억 장치의 메모리 셀의 기입 동작 시의 에너지 대역도이고, 도 33의 (b)는, 소거 시의 에너지 대역도이다. 도 33은, 게이트 절연막(터널 산화막)(2)의 두께가 8㎚일 때에, 계면 절연막(22)으로서 두께 1㎚의 실리콘 산화막, 전극간 절연막(23)으로서 두께 12㎚의 알루미나막을 이용한 경우에 대해 도시하고 있다. 도 33은, 계면 절연막(22)의 하층 영역의, 계면 절연막(22)과 부유 게이트 전극(21)의 계면 근방에 소전하 밀도 4×1013㎝-2로 양의 고정 전하층이 분포하고, 전극간 절연막(23)의 하층 영역의, 전극간 절연막(23)과 계면 절연막(22)의 계면 근방에 소전하 밀도 4×1013㎝-2로 음의 고정 전하층이 분포하고 있는 경우이지만, 소전하 밀도는 이 값에 한정되는 것은 아니다. 양/음의 고정 전하층의 소전하 밀도는, 1×1010 ㎝-2 이상에서 일부의 효과는 있지만, 바람직하 게는, 1×1012㎝-2 이상, 6×1016㎝-2 정도 이하이다. 6×1016㎝-2 정도를 초과하는 소전하 밀도에서는, 결함에 의해 계면 절연막(22) 및 전극간 절연막(23)의 막질의 저하가 현저해지기 때문에, 누설 전류가 증대하여, 바람직하지 못하다.
제4 실시예에 따른 반도체 기억 장치의 메모리 셀에 따르면, 양의 고정 전하층을 갖는 계면 절연막(22)과 음의 고정 전하층을 갖는 전극간 절연막(23)을 형성함으로써, 도 21의 (b)에 도시한 양전하의 부작용을 억제할 수 있다. 소거 시의 전극간 절연막 누설 전류는, 검출 한계(1×10-2A/㎠) 이하로 되어, 소거 전압의 증대는, 1V 정도 이하로 억제된다. 이 결과, 소거 시의 전극간 절연막(23)을 통과하는 누설 전류를 억제할 수 있다.
또한, 이 때, 기입 전압은 전하 없음에 비해, 1V 정도 저감된다. 또한, 기입 시의 특성 개선(누설 전류 저감/ 기입 전압 저감)을 우선하는 경우에는, 양소전하 밀도>음소전하 밀도로 설정하면 된다. 소거 시의 특성 개선(누설 전류 저감/소거 전압 저감)을 우선하는 경우에는, 양소전하 밀도<음소전하 밀도로 설정하면 된다.
기입 전압의 저감과, 기입 시의 전극간 절연막(23) 누설 전류의 저감을 실현하면서, 소거 시의 전극간 절연막(23) 누설 전류를 억제할 수 있다.
또한, 제4 실시예에 따른 반도체 기억 장치에서, 양의 고정 전하층 및 음의 고정 전하층의 두께에, 원리적인 제한은 없다. 즉, 양의 고정 전하층의 위치는 계면 절연막(22)의 하층 영역일 필요는 없으며, 계면 절연막(22)의 전체에 분포하고 있어도 된다.
그러나, 양의 고정 전하층 및 음의 고정 전하층은 소정 두께의 범위에 국부적으로 존재하고 있어도 되고, 부유 게이트 전극(21)과 계면 절연막(22)의 계면 혹은 계면 근방에, 양의 고정 전하층이 국부적으로 존재하고 있는 쪽이, 소량의 소전하 밀도라도 상기의 효과를 얻을 수 있기 때문에, 바람직하다. 즉, 양의 고정 전하층의 전하 중심이 계면 절연막(22)의 하층측으로 되는 분포이면, 소전하 밀도가 작아도 원하는 효과를 얻을 수 있기 때문에 바람직하다.
또한, 음의 고정 전하층의 위치는, 전극간 절연막(23)의 하층 영역일 필요는 없으며, 전극간 절연막(23)의 전체에 분포하고 있어도 된다. 그러나, 계면 절연막(22)과 전극간 절연막(23)의 계면, 혹은 계면 근방에 국부적으로 존재하고 있는 쪽이, 소량의 소전하 밀도라도 상기의 효과를 얻을 수 있기 때문에, 바람직하다. 즉, 음의 고정 전하층의 두께가, 얇을수록 전하 중심을 계면 절연막(22)과 전극간 절연막(23)의 계면에 가깝게 할 수 있어, 양의 고정 전하층과 음의 고정 전하층을 상호 가깝게 할 수 있으므로, 작은 소전하 밀도로 원하는 효과를 얻을 수 있다. 제조 방법을 고려한 현실적인 관점에서는, 절연막의 1분자층 정도의 두께 정도(원자 간격의 2배 정도)의 양의 고정 전하층 및 음의 고정 전하층이 바람직하다.
또한, 양전하와 음전하는 고정 전하일 필요는 없고, 가동 전하라도 상관없다. 제3 실시예와 마찬가지로, 나트륨 이온(Na+)이나 칼륨 이온(K+) 등의 양의 가동 이온을, 계면 절연막(22)에 도입하고, 불소 이온(F-)이나 염소 이온(Cl-) 등의 음의 가동 이온을, 전극간 절연막(23)에 도입해도 된다. 그러나, 고정 전하쪽이, 셀 동작 시의 전하 상태의 변화가 없으므로, 셀의 전기적 특성을 변동시키지 않기 때문에, 바람직하다.
(그 밖의 실시예)
상기한 바와 같이, 본 발명은 제1∼제4 실시예에 의해 기재하였지만, 이 개시의 일부를 이루는 논술 및 도면은 본 발명을 한정하는 것으로 이해해서는 안된다. 이 개시로부터 당업자에게는 다양한 대체 실시 형태, 실시예 및 운용 기술이 명백해질 것이다.
예를 들면, 이미 설명한 제1∼제4 실시예의 설명에서는, 설명을 간략하게 하기 위해, 반도체 기판을 p형으로 하였지만, 반도체 기판은 n형이어도 지장은 없고, p형과 n형을 모두 역전하면, 제1∼제4 실시예에 따른 반도체 기억 장치 및 그 제조 방법의 취지는 마찬가지로 유지되는 것은 명백할 것이다.
또한, 이미 설명한 제1 실시예에서는, 제어 게이트 전극(24)은, 제3 다결정 실리콘막(12), 실리사이드막(13) 및 캡 절연막(14)의 3층 구조로 구성되어 있다고 설명하였지만, 이것은 예시이고, 캡 절연막(14)을 생략한 2층 구조나, 다결정 실리콘막(도핑된 폴리실리콘)으로 이루어지는 단층 구조라도 상관없으며, 4층 이상의 다층 구조라도 상관없다. 마찬가지로, 부유 게이트 전극(21)은, 제1 다결정 실리콘막(3)과 제2 다결정 실리콘막(8)의 2층 구조로 형성되어 있다고 설명하였지만, 단일의 다결정 실리콘막(도핑된 폴리실리콘)으로 이루어지는 단층 구조라도 상관없으며, 3층 이상의 다층 구조라도 상관없다.
이와 같이, 본 발명은 여기서는 기재하지 않은 다양한 실시예 등을 포함하는 것은 물론이다. 따라서, 본 발명의 기술적 범위는 상기의 설명으로부터 타당한 특허 청구의 범위에 따른 발명 특정 사항에 의해서만 정해지는 것이다.
본 발명의 반도체 기억 장치 및 반도체 기억 장치의 제조 방법에 따르면, 스택형 메모리 셀의 기입/소거 동작 전압을 저감하고, 이에 의해 메모리 셀의 고집적화나 소비 전력 저감을 실현할 수 있다.

Claims (24)

  1. 기판 상에 형성되며, 터널 효과로 전기 전도하는 게이트 절연막과,
    상기 게이트 절연막 상의 부유 게이트 전극과,
    상기 부유 게이트 전극 상에 배치되며, 막 두께의 절반보다 하층측에 양전하층을 갖는 전극간 절연막과,
    상기 전극간 절연막 상의 제어 게이트 전극
    을 구비하는 메모리 셀 트랜지스터를 복수개 배치한 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 양전하층은, 불순물 원소와 양으로 대전한 상기 전극간 절연막을 구성하는 원자와의 결합 구조를 포함하는 층, 또는, 상기 전극간 절연막 내의 막 구조 결함을 포함하는 층인 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 전극간 절연막은, 상기 양전하층의 상층에 상기 양전하층으로부터 이격한 음전하층을 더 갖는 것을 특징으로 하는 반도체 기억 장치.
  4. 제3항에 있어서,
    상기 양전하층과 상기 음전하층은 0.5∼5㎚ 이격되어 있는 것을 특징으로 하는 반도체 기억 장치.
  5. 기판 상에 형성되며, 터널 효과로 전기 전도하는 게이트 절연막과,
    상기 게이트 절연막 상의 부유 게이트 전극과,
    상기 부유 게이트 전극 상에 배치되며, 1×1010㎝-2 이상, 6×1016㎝-2 이하의 소전하 밀도의 양전하층을 갖는 전극간 절연막과,
    상기 전극간 절연막 상의 제어 게이트 전극
    을 구비하는 메모리 셀 트랜지스터를 복수개 배치한 것을 특징으로 하는 반도체 기억 장치.
  6. 제5항에 있어서,
    상기 양전하층은, 불순물 원소와 양으로 대전한 상기 전극간 절연막을 구성하는 원자와의 결합 구조를 포함하는 층, 또는, 상기 전극간 절연막 내의 막 구조 결함을 포함하는 층인 것을 특징으로 하는 반도체 기억 장치.
  7. 제5항에 있어서,
    상기 전극간 절연막은, 상기 양전하층의 상층에 상기 양전하층으로부터 이격한 음전하층을 더 갖는 것을 특징으로 하는 반도체 기억 장치.
  8. 제7항에 있어서,
    상기 양전하층의 이온 밀도와 상기 음전하층의 이온 밀도는 동일한 것을 특징으로 하는 반도체 기억 장치.
  9. 기판 상에 형성되며, 터널 효과로 전기 전도하는 게이트 절연막과,
    상기 게이트 절연막 상의 부유 게이트 전극과,
    상기 부유 게이트 전극 상에 배치되며, 막 두께의 절반보다 하층측에 양전하층을 갖는 계면 절연막과,
    상기 계면 절연막 상에 배치되며, 상기 계면 절연막보다 고유전율의 전극간 절연막과,
    상기 전극간 절연막 상의 제어 게이트 전극
    을 구비하는 메모리 셀 트랜지스터를 복수개 배치한 것을 특징으로 하는 반도체 기억 장치.
  10. 제9항에 있어서,
    상기 양전하층은, 불순물 원소와 양으로 대전한 상기 전극간 절연막을 구성하는 원자와의 결합 구조를 포함하는 층, 또는, 상기 전극간 절연막 내의 막 구조 결함을 포함하는 층인 것을 특징으로 하는 반도체 기억 장치.
  11. 제9항에 있어서,
    상기 전극간 절연막은, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 중 어느 하나의 단층막 혹은 이들 중 적어도 1개를 포함하는 복수의 절연막으로 이루어지는 적층막인 것을 특징으로 하는 반도체 기억 장치.
  12. 제9항에 있어서,
    상기 전극간 절연막은 음전하층을 갖는 것을 특징으로 하는 반도체 기억 장치.
  13. 제9항에 있어서,
    상기 전극간 절연막은, 막 두께의 절반보다 하층측에 상기 음전하층을 갖는 것을 특징으로 하는 반도체 기억 장치.
  14. 기판 상에 형성되며, 터널 효과로 전기 전도하는 게이트 절연막과,
    상기 게이트 절연막 상의 부유 게이트 전극과,
    상기 부유 게이트 전극 상에 배치되며, 1×1010㎝-2 이상, 6×1016㎝-2 이하의 소전하 밀도의 양전하층을 갖는 계면 절연막과,
    상기 계면 절연막 상에 배치되며, 상기 계면 절연막보다 고유전율의 전극간 절연막과,
    상기 전극간 절연막 상의 제어 게이트 전극
    을 구비하는 메모리 셀 트랜지스터를 복수개 배치한 것을 특징으로 하는 반도체 기억 장치.
  15. 제14항에 있어서,
    상기 양전하층은, 불순물 원소와 양으로 대전한 상기 전극간 절연막을 구성하는 원자와의 결합 구조를 포함하는 층, 또는, 상기 전극간 절연막 내의 막 구조 결함을 포함하는 층인 것을 특징으로 하는 반도체 기억 장치.
  16. 제14항에 있어서,
    상기 전극간 절연막은, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 중 어느 하나의 단층막 혹은 이들 중 적어도 1개를 포함하는 복수의 절연막으로 이루어지는 적층막인 것을 특징으로 하는 반도체 기억 장치.
  17. 제14항에 있어서,
    상기 전극간 절연막은, 음전하층을 갖는 것을 특징으로 하는 반도체 기억 장치.
  18. 제14항에 있어서,
    상기 양전하층의 이온 밀도와 상기 음전하층의 이온 밀도는 동일한 것을 특징으로 하는 반도체 기억 장치.
  19. 기판 상에 형성되며, 터널 효과로 전기 전도하는 게이트 절연막, 상기 게이트 절연막 상의 부유 게이트 전극, 상기 부유 게이트 전극 상의 전극간 절연막, 상기 전극간 절연막 상의 제어 게이트 전극을 구비하는 메모리 셀 트랜지스터를 복수개 배치한 반도체 기억 장치의 제조 방법으로서,
    상기 전극간 절연막의 스토이키오메트리 조건의 제1 성막과,
    상기 제1 성막 후의, 상기 스토이키오메트리 조건으로부터 어긋난 제2 성막과,
    상기 제2 성막 후의, 상기 제1 성막과 상기 제2 성막의 합계 막 두께보다 두꺼운, 상기 스토이키오메트리 조건의 제3 성막
    을 연속적으로 행하여, 양전하층을, 상기 전극간 절연막의 막 두께의 절반보다 하층측의 상기 전극간 절연막 내에 형성하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  20. 기판 상에 형성되며, 터널 효과로 전기 전도하는 게이트 절연막, 상기 게이트 절연막 상의 부유 게이트 전극, 상기 부유 게이트 전극 상의 전극간 절연막, 상기 전극간 절연막 상의 제어 게이트 전극을 구비하는 메모리 셀 트랜지스터를 복수개 배치한 반도체 기억 장치의 제조 방법으로서,
    상기 전극간 절연막의 성막 후에, 사영 비정이, 상기 전극간 절연막의 막 두께의 절반 이상, 상기 전극간 절연막의 막 두께 이하로 되도록 가속 에너지를 선택하여, 붕소 이온을 주입하고, 양전하층을, 상기 전극간 절연막의 막 두께의 절반보다 하층측의 상기 전극간 절연막 내에 형성하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  21. 제7항에 있어서, 상기 양전하층의 이온 농도는 상기 음전하층의 이온 농도보다도 큰 것을 특징으로 하는 반도체 기억 장치.
  22. 제7항에 있어서, 상기 음전하층의 이온 농도는 상기 양전하층의 이온 농도보다도 큰 것을 특징으로 하는 반도체 기억 장치.
  23. 제17항에 있어서, 상기 양전하층의 이온 농도는 상기 음전하층의 이온 농도보다도 큰 것을 특징으로 하는 반도체 기억 장치.
  24. 제17항에 있어서, 상기 음전하층의 이온 농도는 상기 양전하층의 이온 농도보다도 큰 것을 특징으로 하는 반도체 기억 장치.
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