KR101111255B1 - 스태거 터널 배리어를 가지는 비휘발성 메모리 소자 - Google Patents
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Abstract
높은 속도 특성과 오랜 데이터 보존 특성을 가지는 스태거 터널 배리어 절연막을 갖는 비휘발성 메모리 소자가 제공된다. 이 소자는 반도체 기판, 상기 기판 상에 형성된 소스 및 드레인 영역과 상기 소스 및 드레인 영역과 접촉하여 상기 반도체 기판 상에 형성된 게이트 구조체를 포함하고 상기 게이트 구조체는 실리콘 질화막(Si3N4)을 사용하는 제 1 터널링 절연막, 상기 제 1 터널링 절연막 상에 제 2 터널링 절연막을 적층시켜 상기 제 1 터널링 절연막과 상기 제 2 터널링 절연막은 스태거 터널 배리어(staggered tunnel barrier) 절연막이 되고, 상기 스태거 터널 배리어 절연막 상에 형성된 전하 축적층, 상기 전하 축적층 상에 형성되는 블로킹 절연막을 포함하되 상기 게이트 구조체는 질소와 산소의 혼합가스 및 질소 중 적어도 하나를 포함하는 가스 분위기(N2/O2 or N2)에서 500 ℃ 내지 1100 ℃ 사이에서 일차 열처리되고 질소와 수소 혼합가스와 질소 중 적어도 하나를 포함하는 가스 분위기(N2/H2 or N2)에서 200 ℃ 내지 500 ℃ 사이의 온도에서 이차 열처리되고, 및 상기 블로킹 절연막 상에 형성되면서 금속 재료를 이용한 게이트 전극층을 포함한다.
Description
본 발명은 극박 스태거 터널 배리어(staggered tunnel barrier) 절연막을 가지는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다. 좀더 상세하게는 전기적 정보의 읽기, 쓰기, 저장이 가능하고, 대용량/고집적 특징을 가지는 동시에 고속 기록/소거 동작이 가능한 반도체 제조에 관한 것으로서, 반도체 기판에 높은 유전상수를 갖는 고유전율(high-k) 유전막의 적층구조를 채용한 터널링 절연막을 갖는 메모리 소자에 관한 것이다.
본 발명은 지식경제부의 지원하에 광운대학교 산학협력단이 수행한 연구로부터 도출된 것이다. [과제고유번호 : 10029946, 과제명: 고신뢰성 TBE-NFGM 소자개발]
반도체 메모리 소자는 데이터 저장 방식에 따라 휘발성 메모리 소자와 비휘발성 메모리 소자로 분류된다. 휘발성 메모리 소자는 전원 공급이 차단되면 저장된 데이터를 잃는다. 휘발성 메모리로는 DRAM(dynamic random access memory) 또는 SRAM(static random access memory) 등이 있다. 반면, 비휘발성 메모리 소자는 전원이 공급되지 않는 상태에서도 데이터를 유지하는 특성을 가진다. 비휘발성 메모리 소자는 대표적으로 플래시 메모리 소자를 들 수 있다.
이러한 플래시(flash) 메모리는 휴대가 가능하도록 이동성이 요구되는 휴대폰 등의 개인용 통신 기기나, USB 메모리, MP3, PMP 등의 각종 소형 전자기기, 디지털 음성 기록기나 메모리 카드 등의 데이터 저장 장치로 널리 사용되고 있다.
특히 휴대폰, MP3, 디지털 카메라, USB 메모리 등에 사용되고 있는 NAND(NOT-AND) 플래시 메모리는 DRAM(Dynamic Random Access Memory) 소자의 휘발성 동작의 단점을 해결한 대표적 비휘발성 메모리 소자이다.
이렇게 플래시 메모리는 비휘발성 및 저전력 소모 특성으로 휴대기기의 주기억 소자로 사용되기 시작하였으며, 특히 DRAM 보다 우수한 집적도로 인해 디지털 가전제품 등의 대용량 저장매체로서 그 수요가 급속히 신장되고 있다. 대용량 저장매체로서 플래시 메모리는 이제 하드디스크를 대체하는 대안으로 떠오르고 있기도 하다.
한편, 플래시 메모리 기술은 기술적으로 EPROM(Erasable-Programmable Read-Only Memory)과 EEPROM(Electrically Erasable-Programmable Read-Only Memory)의 장점 뿐 아니라, DRAM과 ROM(Read-Only Memory)의 장점을 모두 갖춘 메모리이다. 특히 DRAM과 ROM을 능가하는 높은 집적도를 가지고, EPROM이나 DRAM 같이 필요에 따라 저장 내용을 다시 쓸 수 있으며, ROM과 EEPROM의 비휘발성을 동시에 가지고 있다. 현재 상용화되고 있는 NAND형 플래시 메모리는 집적도면에서 2기가 바이트 급이며, 저장하고 지우는 시간이 수십 us이며, 10V 내지 20V의 높은 공급 전압에서 동작하는 특성을 나타낸다.
현재의 플래시 메모리는 MOSFET(Metal-oxide semiconductor field effect transistor) 구조를 바탕으로 게이트 전극과 채널 사이에 산화막/부유 게이트(floating gate)/산화막을 삽입한 구조를 가진다. 이러한 플래시 메모리 소자의 동작 원리는 폴리실리콘으로 만들어진 부유 게이트에 전하의 주입 여부에 따라 트랜지스터의 문턱 전압의 변화를 이용한 것이다.
통상적으로, 일단 비휘발성 메모리에 데이터가 씌여지고 난 후 그 데이터를 유지하는 시간은 10년 이상이다. 이 기간 동안 부유 게이트에 전자를 저장하기 위해서 터널링 산화막의 두께를 얇게 하는데는 한계가 있다. 상기 플래시 메모리 소자의 현재 터널링 산화막의 두께는 7nm 내지 8nm로, 이는 부유 게이트에 직접 터널링으로 전자를 주입하거나 제거시킬 수 없는 두께이다. 따라서 속도 향상 및 저전력 동작을 위해서 부유 게이트에 전자를 주입 또는 제거하기 위해서 다른 방법을 이용하고 있다.
대표적으로 비휘발성 메모리에 전자를 저장하거나 제거하기 위해서 직접 터널링이 아닌 CHE(Channel Hot-Electron) 주입 방식이나 F-N(Fowler-Nordheim) 터널링 방식이 이용되고 있다. 이러한 이유로 전자의 저장이나 제거를 위해서 높은 동작 전압을 필요로 하고 있다.
현재의 플래시 메모리의 경우는 저장하고 지우는 전압이 10V 이상으로 CMOS(complementary metal-oxide-semiconductor) 구동 전압과 비교해 볼 때 매우 큰 편이다. 이는 고전압으로 인한 터널링 산화막 내의 결함이 발생되고 메모리 소자의 성능을 저하시키는 원인이 되고 있다. 따라서 플래시 메모리의 셀 크기가 작아질 경우 더욱 심각한 문제점이 발생할 것으로 예상하고 있다.
또한 기존의 플래시 메모리는 폴리실리콘으로 이루어진 부유 게이트를 저장 전극으로 이용하기 때문에 고집적화 시 인접 게이트 사이에 간섭현상이 발생하며, 저장된 전하는 폴리실리콘을 통하여 자유롭게 이동할 수 있기 때문에 산화막에 결함이 존재하면 그를 통하여 저장된 전하가 모두 누설되는 단점을 가지고 있다.
도 1은 이러한 문제점을 해결하기 위해 제작된 전하트랩형 비휘발성 메모리인 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 형태의 전하트랩형 비휘발성 메모리 소자의 단면 구조를 나타낸다.
도 1을 참조하면, 반도체 채널 위에 실리콘 산화막으로 이루어진 터널링 절연막, 실리콘 질화막으로 이루어진 전하트랩층, 그리고 실리콘 산화막으로 이루어진 블로킹 절연막 및 폴리실리콘의 게이트 전극층이 순차적으로 적층된 구조를 가지고 있다. SONOS 형태의 전하트랩형 비휘발성 메모리는 40 nm이하 급의 부유 게이트(floating gate)메모리에서 발생하는 간섭문제를 제거하고, 불연속적인 트랩을 가지고 있어 메모리 소자의 신뢰성을 향상시킬 수 있지만, 다음과 같은 단점을 가진다.
첫번째로 단일 층의 실리콘 산화막으로 구성된 터널링 절연막은 동작 속도의 향상을 위하여 두께를 감소시킬 경우 직접 터널링(direct tunneling) 현상과 전기적 스트레스에 의한 누설 전류(stress induced leakage current) 현상이 증가하게 되어 비휘발성 메모리가 가져야 할 10년 이상의 데이터 보존 특성을 확보할 수 없다. 데이터 보존 특성을 달성하기 위하여 단일 층의 실리콘 산화막으로 구성된 터널링 절연막의 두께를 증가시키게 되면, 데이터 기록/소거 특성의 열화가 발생되는 단점이 있다.
두번째로 실리콘 질화막으로 이루어진 전하트랩층은 공정온도가 높기 때문에 허용 공정 온도가 낮은 고유전막의 터널링 절연막 적용을 제한된다.
세번째로 실리콘 산화막으로 이루어진 블로킹 절연막은 유전상수가 낮기 때문에 채널에 전하를 형성시키는 전압이 커서 메모리 소자의 저전압화 및 고속화를 방해한다.
네번째로 다결정 실리콘을 이용한 게이트 전극은 낮은 일함수를 가지고 있어서 데이터를 소거하기 위하여 실리콘 기판 측에서 주입시킨 정공이 제어 게이트에서 주입되는 전자에 의하여 상쇄되기 때문에 소거 속도가 느려지거나 완전히 소거되지 않는 문제점이 있다.
도 2는 단일 층의 터널링 절연막을 가지는 종래의 SONOS 형태의 전하 트랩형 비휘발성 메모리 소자의 구조를 나타낸 단면도이다.
도 3a는 도 2의 SONOS 메모리 소자의 A-A＇방향으로의 단면 구조에 대한 열평형 상태에서의 에너지 밴드 다이어 그램을 나타낸다.
도 3a를 참조하면 전체 시스템에서 페르미 준위는 일정하기 때문에 일함수 차이에 의해 P형으로 도핑된 반도체 기판과 N형으로 도핑된 제어 게이트 전극의 에너지 밴드는 도시된 바와 같이 열평형 상태에서 휘어지게 된다.
도 3b를 참조하면, 소거모드에서 SONOS 메모리 소자의 제어게이트 전극에 비해 반도체 기판에 높은 전압이 인가된다. 도 3b에 도시된 바와 같이, 외부 인가 전압에 의해 열평형 상태는 깨어지게 되어 전극의 페르미 준위(Efn)가 반도체 기판의 페르미 준위 보다 높게 상승하고 터널링 절연막(22), 전하 트랩층(23), 블로킹 절연막(24)의 전도대의 형태가 변형된다.
이러한 소거 동작 시 상기 전하 트랩층(23)의 내부에 저장된 전자들이 터널링 절연막(22)을 터널링하여 반도체 기판으로 주입되어 데이터 소거가 이루어진다. 그러나 정공의 주입이 용이하지 못하고, 폴리실리콘의 일함수가 낮기 때문에 전극으로부터 블로킹 절연막을 터널링하여 전자가 전하 트랩층으로 주입됨으로써 문턱전압을 낮추는데 오랜 시간이 소요되어 전체적으로 데이터 소거 시간이 길어지게 되는 문제점이 발생된다.
이와 같은 문제점을 해결하고, 메모리 소자가 고집적화됨에 따라 비휘발성 메모리 소자의 빠른 기록/소거 동작과 10년 이상의 데이터 보존 특성을 동시에 확보하기 위하여 새로운 소자 구조 및 제조 공정 기술이 요구된다.
현재의 비휘발성 메모리의 경우는 저장하고 지우는 전압이 매우 큰 편이다. 이는 고전압으로 인한 터널링 산화막 내의 결함이 발생되고 메모리 소자의 성능을 저하시키는 원인이 되고 있다. 따라서 플래시 메모리의 셀 크기가 작아질 경우 더욱 심각한 문제점이 발생할 것으로 예상하고 있다.
상기와 같은 문제점을 해결하기 위해 종래 비휘발성 메모리의 터널링 절연막의 재료 및 구조를 개선하여 기록/소거시 낮은 전압에서 빠른 속도를 가지며 데이터 보존 특성을 동시에 향상시킬 수 있는 비휘발성 메모리 소자 및 그 제조방법을 제공하는데 있다.
상기의 과제를 해결하기 위해 반도체 기판, 상기 기판 상에 형성된 소스 및 드레인 영역과 상기 소스 및 드레인 영역과 접촉하여 상기 반도체 기판 상에 형성된 게이트 구조체를 포함하는 반도체 메모리 소자에 있어서, 상기 게이트 구조체는 실리콘 질화막(Si3N4)을 사용하는 제 1 터널링 절연막, 상기 제 1 터널링 절연막 상에 제 2 터널링 절연막을 적층시켜 상기 제 1 터널링 절연막과 상기 제 2 터널링 절연막은 스태거 터널 배리어(staggered tunnel barrier) 절연막이 되고, 상기 스태거 터널 배리어 절연막 상에 형성된 전하 축적층, 상기 전하 축적층 상에 형성되는 블로킹 절연막을 포함하되 상기 게이트 구조체는 질소와 산소의 혼합가스 및 질소 중 적어도 하나를 포함하는 가스 분위기(N2/O2 or N2)에서 500 ℃ 내지 1100 ℃ 사이에서 일차 열처리되고 질소와 수소 혼합가스와 질소 중 적어도 하나를 포함하는 가스 분위기(N2/H2 or N2)에서 200 ℃ 내지 500 ℃ 사이의 온도에서 이차 열처리되고, 및 상기 블로킹 절연막 상에 형성되면서 금속 재료를 이용한 게이트 전극층을 포함하는 것을 특징으로 하는 스태거 터널 배리어를 가지는 비휘발성 메모리 소자가 제공된다.
상기의 또 다른 과제를 해결하기 위해 반도체 기판 상에 소스와 드레인을 형성하는 단계; 상기 기판 상에 소스와 드레인에 접촉하면서 실리콘 질화막(Si3N4)으로 이루어진 제 1 터널링 절연막을 형성하는 단계; 상기 제 1 터널링 절연막 상에 제 2 터널링 절연막을 적층시켜 상기 제 1 터널링 절연막과 제 2 터널링 절연막을 포함하는 스태거 터널 배리어 절연막을 형성하는 단계; 상기 스태거 터널 배리어 절연막 상에 전하 축적층을 형성하는 단계; 상기 전하 축적층 상에 블로킹 절연막을 형성하는 단계; 상기 반도체 기판을 질소와 산소의 혼합가스 및 질소 중 적어도 하나를 포함하는 가스 분위기(N2/O2 or N2)에서 500 ℃ 내지 1100 ℃ 사이에서 일차 열처리하고 질소와 수소의 혼합가스와 질소 중 적어도 하나를 포함하는 가스 분위기(N2/H2 or N2)에서 200 ℃ 내지 500 ℃ 사이의 온도에서 이차 열처리하는 단계; 및 상기 블로킹 절연막 상에 금속 재료로 게이트 전극층을 형성하는 단계를 포함하는 것을 특징으로 하는 스태거 터널 배리어를 가지는 비휘발성 메모리 소자 제조방법이 제공된다.
본 발명에 따른 스태거 터널 배리어 구조를 채택한 비휘발성 메모리를 통해 기록/소거 특성과 데이터 보존 특성을 동시에 향상시킬 수 있는 효과를 기대할 수 있다.
도 1은 종래기술에 의한 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 형태의 전하 트랩형 비휘발성 메모리 소자의 구조의 단면도이다.
도 2는 단일 층의 터널링 절연막을 가지는 종래의 SONOS 형태의 전하 트랩형 비휘발성 메모리 소자의 구조를 나타낸 단면도이다.
도 3은 도 2의 SONOS 메모리 소자의 A-A＇방향으로의 단면 구조에 대한 열평형 상태에서의 에너지 밴드 다이어 그램이다.
도 4는 본 발명의 일실시예에 따라 따른 극박 스태거 터널 배리어(staggered tunner barrier)를 가지는 비휘발성 메모리 소자의 구조를 나타낸 단면도이다.
도 5는 본 발명의 일실시예에 따른 스태거 터널 배리어(staggled tunnel barrier) 절연막을 채용한 비휘발성 반도체 소자의 실험과 시뮬레이션을 위한 소자구조의 단면도이다.
도 6은 본 발명의 일실시예에 따른 도 5의 소자구조에서 실험적으로 얻어진 Si3N4의 두께에 따른 C-V 히스테리시스 곡선 그래프이다.
도 7a는 본 발명의 일실시예에 따른 도 5의 소자 구조에서 시뮬레이션을 통한 기록 동작에서의 에너지 밴드다이어그램을 나타낸다.
도 7b는 본 발명의 일실시예에 따른 도 5의 소자 구조에서 시뮬레이션을 통한 소거 동작 시의 에너지 밴드다이어그램을 나타낸다.
도 8a는 본 발명의 일실시예에 따른 도 5의 소자 구조에서 급속열처리(Rapid Thermal Annealing; RTA)를 600°C ~ 1000°C로 할 경우 I-V 특성을 실험적으로 얻은 결과이다.
도 8b는 본 발명의 일실시예에 따른 도 5의 소자 구조에서 급속열처리(Rapid Thermal Annealing; RTA)를 600°C ~ 1000°C로 할 경우 메모리 윈도우(V)를 나타낸다.
도 9a는 본 발명의 일실시예에 따른 도 5의 소자 구조에서 혼합가스를 이용한 후속열처리(Forming Gas Annealing ; FGA)를 300°C ~ 450°C에서 수행했을 때 I-V 특성을 실험적으로 얻은 결과이다.
도 9b는 본 발명의 일실시예에 따른 도 5의 소자 구조에서 혼합가스를 이용한 후속열처리(Forming Gas Annealing ; FGA)를 300°C ~ 450°C에서 수행했을 때 터널링 절연막에 의한 메모리 효과를 나타내는 C-V 특성 그래프이다.
도 10a는 본 발명의 일실시예에 따른 도 5의 소자 구조에서 Rapid Thermal Annealing(RTA)을 600°C ~ 1000°C에서 열처리 후, Formming Gas Annealing (FGA)을 450°C에서 열처리한, 즉, PRA(Post RTA Annealing) 처리를 할 때 I-V 특성을 실험적으로 얻은 결과이다.
도 10b는 본 발명의 일실시예에 따른 도 5의 소자 구조에서 Rapid Thermal Annealing(RTA)을 600°C ~ 1000°C에서 열처리 후, 수소가스가 포함된 혼합 가스(N2/H2) 분위기에서 Formming Gas Annealing (FGA)을 450°C에서 열처리한, 즉, PRA(Post RTA Annealing) 처리를 한 경우 터널링 절연막에 의한 메모리 효과를 나타내는 C-V 특성 그래프이다.
도 11은 본 발명의 일실시예에 따른 스태거 터널 배리어 절연막을 채용한 비휘발성 메모리 소자를 제작하는 방법을 단계적으로 기술한 흐름도이다.
도 2는 단일 층의 터널링 절연막을 가지는 종래의 SONOS 형태의 전하 트랩형 비휘발성 메모리 소자의 구조를 나타낸 단면도이다.
도 3은 도 2의 SONOS 메모리 소자의 A-A＇방향으로의 단면 구조에 대한 열평형 상태에서의 에너지 밴드 다이어 그램이다.
도 4는 본 발명의 일실시예에 따라 따른 극박 스태거 터널 배리어(staggered tunner barrier)를 가지는 비휘발성 메모리 소자의 구조를 나타낸 단면도이다.
도 5는 본 발명의 일실시예에 따른 스태거 터널 배리어(staggled tunnel barrier) 절연막을 채용한 비휘발성 반도체 소자의 실험과 시뮬레이션을 위한 소자구조의 단면도이다.
도 6은 본 발명의 일실시예에 따른 도 5의 소자구조에서 실험적으로 얻어진 Si3N4의 두께에 따른 C-V 히스테리시스 곡선 그래프이다.
도 7a는 본 발명의 일실시예에 따른 도 5의 소자 구조에서 시뮬레이션을 통한 기록 동작에서의 에너지 밴드다이어그램을 나타낸다.
도 7b는 본 발명의 일실시예에 따른 도 5의 소자 구조에서 시뮬레이션을 통한 소거 동작 시의 에너지 밴드다이어그램을 나타낸다.
도 8a는 본 발명의 일실시예에 따른 도 5의 소자 구조에서 급속열처리(Rapid Thermal Annealing; RTA)를 600°C ~ 1000°C로 할 경우 I-V 특성을 실험적으로 얻은 결과이다.
도 8b는 본 발명의 일실시예에 따른 도 5의 소자 구조에서 급속열처리(Rapid Thermal Annealing; RTA)를 600°C ~ 1000°C로 할 경우 메모리 윈도우(V)를 나타낸다.
도 9a는 본 발명의 일실시예에 따른 도 5의 소자 구조에서 혼합가스를 이용한 후속열처리(Forming Gas Annealing ; FGA)를 300°C ~ 450°C에서 수행했을 때 I-V 특성을 실험적으로 얻은 결과이다.
도 9b는 본 발명의 일실시예에 따른 도 5의 소자 구조에서 혼합가스를 이용한 후속열처리(Forming Gas Annealing ; FGA)를 300°C ~ 450°C에서 수행했을 때 터널링 절연막에 의한 메모리 효과를 나타내는 C-V 특성 그래프이다.
도 10a는 본 발명의 일실시예에 따른 도 5의 소자 구조에서 Rapid Thermal Annealing(RTA)을 600°C ~ 1000°C에서 열처리 후, Formming Gas Annealing (FGA)을 450°C에서 열처리한, 즉, PRA(Post RTA Annealing) 처리를 할 때 I-V 특성을 실험적으로 얻은 결과이다.
도 10b는 본 발명의 일실시예에 따른 도 5의 소자 구조에서 Rapid Thermal Annealing(RTA)을 600°C ~ 1000°C에서 열처리 후, 수소가스가 포함된 혼합 가스(N2/H2) 분위기에서 Formming Gas Annealing (FGA)을 450°C에서 열처리한, 즉, PRA(Post RTA Annealing) 처리를 한 경우 터널링 절연막에 의한 메모리 효과를 나타내는 C-V 특성 그래프이다.
도 11은 본 발명의 일실시예에 따른 스태거 터널 배리어 절연막을 채용한 비휘발성 메모리 소자를 제작하는 방법을 단계적으로 기술한 흐름도이다.
이하, 첨부된 도면들을 참조하여 본 발명에 따른 스태거 터널 배리어 구조와 일차 열처리와 이차 열처리 공정을 채택한 비휘발성 메모리 소자 및 그 제조방법에 대하여 상세히 설명한다. 본 발명을 설명함에 있어서 관련된 공지기술 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략될 것이다. 그리고, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 클라이언트나 운용자, 사용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 4는 본 발명의 일실시예에 따른 Si3N4와 HfAlO를 이용한 극박 스태거 터널 배리어(staggered tunner barrier)를 가지는 비휘발성 메모리 소자의 구조를 나타낸 단면도이다.
기판(10) 상에 소스(20)와 드레인(21)을 마련한 상태에서 그 위에 제 1 터널링 절연막(22), 제 2 터널링 절연막(23)이 순차적으로 형성된다. 제 1 터널링 절연막(22)과 제 2 터널링 절연막(23)의 두 박막이 스태거 터널 배리어(staggered tunnel barrier) 절연막(27)을 형성한다.
이 스태거 터널 배리어 절연막(27) 상에 전하 축적층(24)이 형성되고 그 위에 블로킹 절연막(25)이 형성된다. 블로킹 절연막(25) 상으로는 금속 재료를 이용한 금속 게이트 전극층(26)이 형성된다. 본 명세서 전반에 걸쳐 금속 게이트는 제어 게이트와 혼용되어 사용될 것이다.
실리콘 기판 상에 도핑된 실리콘 박막에 의하여 형성되는 소스와 드레인은 미세 소자에서 요구되는 매우 얕은 접합 형성을 용이하게 한다.
반도체 기판(20) 위에 전도대의 에너지 준위와 가전자대의 에너지 준위가 다르며 유전율이 다른 제 1 터널링 절연막과 제 2 터널링 절연막을 적층한 도 4와 같은 스태거 터널 배리어 절연막(27)을 형성한 소자는 전계의 민감도가 향상되며 전자와 정공의 유효 터널링 두께를 감소시킨다. 따라서 낮은 게이트 전압에서도 빠른 기록/소거 속도를 확보할 수 있으며 잦은 기록/소거 동작에도 터널링 절연막에 인가되는 스트레스의 감소로 인해 소자의 신뢰성을 향상시킬 수 있다.
극박 스태거 터널 배리어(staggered tunnel barrier) 절연막(27)과 종래의 단층 터널링 절연막이 같은 전기적 두께임에도 극박 스태거 터널 배리어(staggered tunnel barrier) 절연막(27)의 물리적 두께는 증가된다. 터널링 절연막의 물리적 두께가 증가한다는 것은 누설전류의 감소를 의미하며 이로 인해 데이터 보존 특성의 향상을 얻을 수 있다. 본 명세서에 걸쳐 극박 스태거 터널 배리어 절연막과 터널링 절연막이 동일한 막을 지칭하도록 사용된다.
상기 극박 스태거 터널 배리어(staggered tunnel barrier) 절연막(27)상에는 전하 축적층(24)이 형성된다. 전하 축적층(24)은 폴리실리콘을 이용한 부유 게이트, 금속, 반도체 또는 산화물 나노결정을 가지는 나노 부유 게이트, 또는 HfO2, ZrO2 및 Si3N4 중 적어도 하나를 포함하는 전하 트랩층 중 적어도 어느 하나를 포함하여 형성될 수 있다.
이러한 나노 결정 부유 게이트 또는 전하 트랩층은 터널링 절연막(27)을 통과한 전자의 트랩에 의해 데이터 기록 및 정공 트랩에 의한 데이터 소거 기능을 가지며, 제어 게이트의 전계가 채널 및 터널링 절연막에 효과적으로 인가되게 한다.
상기 나노 결정 부유 게이트 또는 전하 트랩층 상에 형성된 높은 유전율과 큰 밴드갭을 가지는 블로킹 절연막(25)은 상기의 전하 축적층에 포획된 전자가 제어 게이트로 빠져 나가는 것을 방지하며, 나노 결정 부유 게이트 또는 전하 또는 전하 트랩층에 갇히도록 전계우물을 형성함으로써 데이터 보존 특성을 향상시키는 기능을 한다. 또한, 제어 게이트의 전계가 채널 및 터널링 절연막에 효과적으로 인가되도록 한다.
상기 블로킹 절연막(25) 상에 형성된 게이트 전극층(26)은 전압을 인가하여 소자를 동작시키는 역할을 한다.
본 발명의 실시 예에 의한 스태거 터널 배리어(staggered tunnel barrier)는 다양한 비휘발성 메모리 소자에 적용될 수 있다.
전하트랩형의 비휘발성 메모리 소자의 경우에는 터널링 절연막(27)이 종래의 단층 절연막대신 적용될 수 있다. 또한, 기존의 폴리실리콘을 이용한 부유 게이트나 나노결정을 이용한 부유 게이트의 비휘발성 메모리 소자 구조에서도 터널링 절연막으로 적용될 수 있다.
비휘발성 메모리 소자에서 터널링 절연막은 크게 두 가지 조건을 만족하여야 한다. 첫 번째로, 기존의 SiO2 단층 터널링 절연막보다 전계에 민감하여 기록/소거 특성이 향상되어야 한다. 두 번째로, 터널링 절연막에 전자나 정공의 트랩을 억제하여 터널링 절연막에 의한 메모리 효과가 최소화되어야 한다.
도 5는 본 발명의 일실시예에 따른 스태거 터널 배리어(staggered tunnel barrier) 절연막을 채용한 비휘발성 반도체 소자의 단면도이다.
상기의 실리콘 반도체 기판(30)위에 제 1 터널링 절연막(31)과 제 2 터널링 절연막(32)을 차례로 형성한 후, 제 2 터널링 절연막 상부에 게이트 전극(33)을 형성하였다. 상기 제 1 터널링 절연막(31)을 형성하였을 경우 실험을 통해 두께에 따른 트랩 특성을 확인하였으며, 제 1 터널링 절연막(31)과 제 2 터널링 절연막을 포함하는 터널링 절연막(40)을 시뮬레이션을 통해 기록과 소거 시의 에너지 밴드 다이어그램을 확인하였다.
상기 터널링 절연막(40) 형성 후 질소 또는 질소와 산소가 혼합된 가스 분위기에서 1차 열처리를 수행한다. 게이트 전극(33)은 고농도로 불순물이 도핑된 폴리실리콘 또는 금속으로 형성된다. 이러한 기판 및 게이트 구조물은 손상 치유와 터널링 절연막(40)의 트랩핑 효과 감소 및 낮은 누설전류와 높은 터널링 특성을 달성하기 위하여 산화처리가 필요하다. 이를 위해 질소 또는 질소와 수소가 포함된 가스 분위기에서 2차 열처리를 수행한다.
상기 터널링 절연막(40) 형성 후 일차 열처리 공정과 이차 열처리 공정을 통해 소자의 기록 특성을 I-V (Current-Voltage) 그래프를 통해 확인하였고 트랩핑 특성을 C-V (Capacitance-Voltage) 그래프를 통해 확인하였다. 에너지 밴드 다이어그램과 I-V 특성 및 C-V 특성은 이하에서 도면을 참조하여 상세히 살펴보도록 한다.
도 6은 본 발명에 따른 도 5의 소자구조에서 실험적으로 얻어진 Si3N4의 두께에 따른 C-V 히스테리시스 곡선을 나타내고 있다.
도 6을 참조하면, 전극에 인가되는 전압을 -5V ~ +5V로 변화시켰을 때 플랫밴드 전압의 변화량을 볼 수 있다. 제 1 터널링 절연막(31)은 SiO2를 열산화막 방법으로 2 nm 두께로 형성하였고, Si3N4 는 LPCVD(low pressure chemical vapor deposition)방법으로 증착하였다.
Si3N4 두께는 6.7 nm, 6 nm, 5 nm, 4 nm 로 Si3N4 두께가 5 nm에서 4 nm로 감소하면서 플랫밴드 전압 간격이 크게 감소하는 것을 볼 수 있다. 이를 통해 Si3N4 두께가 5 nm에서 4 nm로 감소하면서 전하의 트랩량이 급격히 감소하는 것을 알 수 있으며, 3 nm이하에서는 터널 배리어(tunnel barrier)에 의한 전하 트랩의 영향이 없음을 알 수 있다.
도 7a는 본 발명의 일실시예에 따른 도 5의 소자 구조에서 시뮬레이션을 통한 기록 동작에서의 에너지 밴드다이어그램을 나타내고 있다. 도 7a를 참조하면, 점선은 SiO2 단층 터널링 절연막을 나타내고 실선은 Si3N4와 HfAlO가 적층된 본 발명에 따른 극박 스태거 터널 배리어(staggered tunnel barrier) 절연막이다.
이 경우 전극에 같은 전압을 인가하였을 때 기록 동작에서의 에너지 밴드 다이어그램을 나타내고 있다. SiO2 단층 터널링 절연막 보다 극박 스태거 터널 배리어(staggered tunnel barrier) 절연막이 전자가 터널링 되는 유효두께가 더 얇아져 더 큰 전류가 흐름을 예상할 수 있다.
도 7b는 본 발명의 일실시예에 따른 도 5의 소자 구조에서 시뮬레이션을 통한 소거 동작 시의 에너지 밴드다이어그램을 나타내고 있다.
도 7b를 참조하면, 도 7a에서와 마찬가지로 점선은 SiO2 단층 터널링 절연막
이며 실선은 Si3N4와 HfAlO가 적층된 극박 스태거 터널 배리어(staggered tunnel barrier) 절연막이다.
이 경우 게이트에 같은 전압을 인가하였을 때 소거 동작에서의 에너지 밴드 다이어그램을 나타내고 있다. SiO2 단층 터널링 절연막 보다 극박 스태거 터널 배리어(staggered tunnel barrier) 절연막에서 정공(hole)이 터널링 되는 유효두께가 더 얇아져 더 큰 전류가 흐름을 예상할 수 있다.
도 7a와 도 7b를 통해 동일한 두께에서 SiO2 단층 터널링 절연막보다 극박 스태거 터널 배리어(staggered tunnel barrier) 절연막이 같은 전압에서 터널링 전류의 민감도가 증가된다는 것을 확인할 수 있다.
도 8a는 본 발명의 일실시예에 따른 도 5의 소자 구조에서 터널링 절연막(40)의 물리적 두께(POT: physical oxide thickness)를 6 nm로 하여 I-V 특성을 실험적으로 얻은 결과이다. 도 8b는 Rapid Thermal Annealing (RTA)을 600°C ~ 1000°C로 할 경우 메모리 윈도우(V)를 나타낸다. 계산에 사용된 절연막의 두께는 각각 Si3N4/HfAlO = 3.0 nm/3.0 nm로 하였다. 또한, I-V 특성은 질소가스(N2) 또는 질소와 산소가 혼합된 가스(N2/O2) 분위기에서 Rapid Thermal Annealing (RTA)을 600°C ~ 1000°C에서 일차 열처리 한 후의 결과이다.
상기의 실험 결과, 도 8a에서는 0V에서 7V에 이르는 전압을 인가하였을 경우의 기록(program) 동작으로서의 전류의 변화량을 알 수 있다. 그 결과, 초기 전류의 변화량이 열처리 조건에 따라 높은 누설 전류와 터널링 특성을 보여주는 것을 알 수 있다. 도 8b에서는 터널링 절연막의 전하 트랩핑 현상이 600 - 1000°C 에서 크게 감소하는 결과를 확인할 수 있다.
도 9a는 본 발명의 일실시예에 따른 도 5의 소자 구조에서 터널링 절연막(40)의 물리적 두께(POT: physical oxide thickness)를 6 nm로 하여 I-V 특성을 실험적으로 얻은 결과이다. 도 9a가 도 8a와 다른 점은 질소가스(N2) 또는 질소와 수소가 혼합된 가스(N2/H2) 분위기에서 Forming Gas Annealing (FGA)을 300°C ~ 450°C 에서 열처리한 결과라는 점이다. 각 절연막의 두께는 Si3N4/HfAlO = 3.0 nm/3.0 nm로 하였다. 상기의 실험 결과 도 9a에서는 0V에서 7V에 이르는 전압을 인가하였을 경우의 기록(program) 동작으로서의 전류의 변화량을 알 수 있다.
도 9a에 따르면 초기 전류의 변화량이 열처리 조건에 따라 변화하는 것을 확인하였다. 특히 450°C 에서의 열처리 후 초기 전류의 변화량보다 낮은 누설전류와 높은 터널링 특성을 보였다. 이 결과는 메모리 소자로써 응용 시 빠른 쓰기 특성과 우수한 데이터 보존 특성을 확보할 수 있음을 보여준다.
도 9b는 본 발명의 일실시예에 따른 도 5의 구조에서 Forming Gas Annealing (FGA)을 300°C ~ 450°C에서 수행했을 때 터널링 절연막에 의한 메모리 효과를 나타내는 C-V 특성 그래프이다. 터널링 절연막에 전자나 정공의 트랩을 억제하여 터널링 절연막에 의한 메모리 효과가 최소화되어야 하는 것이 필요한데, 도 9b에 따르면 초기 터널링 절연막의 전하 트랩핑 현상이 크게 나타났으며 (0.9V) 열처리 후 전하 트랩핑 현상이 감소하는 결과를 확인하였다. 특히 450°C에서 열처리 후 전하 트랩핑 현상이 거의 나타나지 않는 것을 확인하였으며 이 때 메모리 윈도우는 0.05V 이다. 또한 계면 트랩이 열처리 후 향상되는 것을 확인하였다.
도 10a와 도 10b는 본 발명의 일실시예에 따른 도 5의 소자 구조에서 터널링 절연막(40)의 물리적 두께(POT: physical oxide thickness)를 6nm로 하여 I-V 특성을 질소가스 또는 질소와 혼합된 가스(N2/O2) 분위기에서 Rapid Thermal Annealing(RTA)을 600°C ~ 1000°C에서 열처리 후, 수소가스가 포함된 혼합 가스(N2/H2) 분위기에서 Formming Gas Annealing (FGA)을 450°C에서 열처리한, 즉, PRA(Post RTA Annealing) 처리를 한 결과를 나타낸다. 각 절연막의 두께는 Si3N4(31)/HfAlO = 3 nm/3 nm로 하였다. 상기의 실험 결과, 도 10a에서 기록(program) 동작은 0 V에서 7 V에 이르는 전압을 인가하였을 경우의 전자 전류의 변화량을 나타낸다.
그 결과, 초기 전류의 변화량이 열처리 조건에 따라 낮은 누설 전류와 높은 터널링 특성을 보였다. 그리고 도 10b에서 보는 바와 같이 터널링 절연막의 전하 트랩핑 현상이 600°C, 700°C, 800°C, 900°C 그리고 1000°C에서 크게 감소하는 결과를 확인하였다.
이러한 결과를 통해, 본 발명의 일실시예에서와 같이 스태거 터널 배리어(staggered tunnel barrier) 절연막을 RTA와 FGA 그리고 PRA(Post RTA Annealing)을 다양한 온도에서의 열처리 단계를 통해 형성함으로써, 낮은 전압에서는 작은 전류량이, 높은 전압에서는 큰 전류량이 흐르는 것을 확인하였고 또한 매우 작은 전하 트랩핑 현상과 계면 상태를 향상 결과를 확인하였다. 따라서 본 발명의 일실시예에 따른 스태거 터널 배리어 소자는 누설전류를 감소시켜 데이터 보존 특성을 향상시킬 수 있으며 동시에 기록/소거 특성을 향상을 이룰 수 있게 된다.
도 11은 본 발명에 일실시예에 따른 스태거 터널 배리어 절연막을 채용한 비휘발성 메모리 소자를 제조하는 방법을 상세히 기술한 흐름도이다. 도 4를 참조하면 이해하기가 용이하므로 도 4를 참조하여 도 11에 따른 소자 제조 방법을 기술한다.
먼저 반도체 기판(20) 상에 소스와 드레인(21)을 형성한다(1110).
소스와 드레인(21)과 접촉하면서 상기 반도체 기판 상에 실리콘 질화막( Si3N4)으로 이루어진 제 1 터널링 절연막(22)을 형성한다(1120).
제 1 터널링 절연막(22) 상에 5nm 이하 두께의 하프늄 알루미나(HfAlO)로 이루어진 제 2 터널링 절연막(23)을 적층시켜 상기 제 1 터널링 절연막과 제 2 터널링 절연막을 포함하는 스태거 터널 배리어 절연막(27)을 형성한다(1130).
제 2 터널링 절연막은 하프늄 알루미나(HfAlO) 대신에 하프늄산화막(HfO2), 지르코늄산화막(ZrO2), 하프늄실리케이트(HfSiOx), 지르코늄실리케이트(ZrSiOx), 란타늄산화막(La2O3)으로 이루어진 물질 중 적어도 어느 하나를 포함하여 형성될 수도 있다.
스태거 터널 배리어 절연막(27) 상에 전하 축적층(24)을 형성한다(1140). 이러한 전하 축적층은 폴리실리콘을 이용한 부유 게이트, 금속, 반도체 또는 산화물 나노결정을 가지는 나노 부유 게이트, 또는 HfO2, ZrO2 및 Si3N4 중 적어도 하나를 포함하는 전하 트랩층 중 적어도 어느 하나를 포함하여 형성하는 것을 특징으로 한다.
전하 축적층을 형성할 때는 ALD(Atomic Layer Deposition) 방법을 통해 전하 축적층을 형성할 수 있다.
다음은 상기 전하 축적층(24) 상에 블로킹 절연막(25)을 형성한다(1150).
이제 이 소자(구조체)를 질소가스 또는 산소가 포함된(N2/O2) 가스 분위기에서 500 ℃ ~ 1100 ℃ , 바람직하게는 600 ℃ ~ 1000 ℃ 정도의 온도로 열처리를 하는 일차 열처리 공정(도시되지 않음)을 스태거 터널 배리어 절연막(27) 형성 후 또는 블로킹 절연막(25)을 형성 후 진행한다. 그리고, 수소가 함유된 가운데 200 ℃ ~ 500 ℃의 온도로 이차 열처리를 하는 공정(도시되지 않음)을 수행한다(1160).
마지막으로 이렇게 열처리된 구조체의 블로킹 절연막(25) 상에 금속 재료로 된 게이트 전극층(26)을 형성하는 단계(1170)를 포함하여 스태거 터널 배리어를 가지는 비휘발성 메모리 소자를 제조할 수 있다.
이상 극박 스태거 터널 배리어 절연막을 채용한 비휘발성 메모리 소자에 대하여 설명하였다. 본 발명에 따른 극박 스태거 터널 배리어 절연막을 채용한 비휘발성 메모리 소자에서는 터널링 절연막과 전하축적층 및 블로킹 절연막의 재료 및 구조를 개선하였고, 이에 따라 기록/소거 특성과 데이터 보존 특성을 동시에 향상시킬 수 있다. 본 발명에 따라 저전력 및 고속 동작이 필요한 고성능, 극소 채널을 가지는 고집적 메모리를 제작할 수 있다.
이상과 같이 본 발명은 양호한 실시예에 근거하여 설명하였지만, 이러한 실시예는 이 발명을 제한하려는 것이 아니라 예시하려는 것이므로, 본 발명이 속하는 기술분야의 숙련자라면 이 발명의 기술사상을 벗어남이 없이 위 실시예에 대한 다양한 변화나 변경 또는 조절이 가능할 것이다. 그러므로, 이 발명의 보호 범위는 첨부된 청구범위에 의해서만 한정될 것이며, 변화예나 변경예 또는 조절예를 모두 포함하는 것으로 해석되어야 할 것이다.
10; 기판
20; 소스 21; 드레인
22; 제 1 터널링 절연막 23; 제 2 터널링 절연막
24; 전하축적층 25; 블로킹 절연막
26; 게이트 전극층
27; 스태거 터널 배리어 절연막
20; 소스 21; 드레인
22; 제 1 터널링 절연막 23; 제 2 터널링 절연막
24; 전하축적층 25; 블로킹 절연막
26; 게이트 전극층
27; 스태거 터널 배리어 절연막
Claims (11)
- 반도체 기판, 상기 기판 상에 형성된 소스 및 드레인 영역과 상기 소스 및 드레인 영역과 접촉하여 상기 반도체 기판 상에 형성된 게이트 구조체를 포함하는 반도체 메모리 소자에 있어서, 상기 게이트 구조체는
실리콘 질화막(Si3N4)을 사용하는 제 1 터널링 절연막,
상기 제 1 터널링 절연막 상에 제 2 터널링 절연막을 적층시켜 상기 제 1 터널링 절연막과 상기 제 2 터널링 절연막은 스태거 터널 배리어(staggered tunnel barrier) 절연막이 되고,
상기 스태거 터널 배리어 절연막 상에 형성된 전하 축적층,
상기 전하 축적층 상에 형성되는 블로킹 절연막을 포함하되 상기 게이트 구조체는 질소와 산소의 혼합가스 및 질소 중 적어도 하나를 포함하는 가스 분위기(N2/O2 or N2)에서 500 ℃ 내지 1100 ℃ 사이에서 일차 열처리되고 질소와 수소 혼합가스와 질소 중 적어도 하나를 포함하는 가스 분위기(N2/H2 or N2)에서 200 ℃ 내지 500 ℃ 사이의 온도에서 이차 열처리되고, 및
상기 블로킹 절연막 상에 형성되면서 금속 재료를 이용한 게이트 전극층을 포함하는 것을 특징으로 하는 스태거 터널 배리어를 가지는 비휘발성 메모리 소자. - 제1항에 있어서, 상기 전하 축적층은
폴리실리콘을 이용한 부유 게이트,
금속, 반도체 또는 산화물 나노결정을 가지는 나노 부유 게이트, 또는
HfO2, ZrO2 및 Si3N4 중 적어도 어느 하나를 포함하는 전하 트랩층 중 적어도 어느 하나를 포함하여 형성되는 것을 특징으로 하는 스태거 터널 배리어를 가지는 비휘발성 메모리 소자. - 제1항에 있어서, 상기 제 2 터널링 절연막은 하프늄 알루미나(HfAlO), 하프늄 산화막(HfO2), 지르코늄산화막(ZrO2), 하프늄실리케이트, 지르코늄실리케이트, 및 란타늄산화막(La2O3) 중 어느 하나의 물질을 포함하여 형성되는 것을 특징으로 하는 스태거 터널 배리어를 가지는 비휘발성 메모리 소자.
- 제1항에 있어서, 상기 제 1 터널링 절연막은 4nm 이하의 두께이고 제 2 터널링 절연막은 5nm이하의 두께인 것을 특징으로 하는 스태거 터널 배리어를 가지는 비휘발성 메모리 소자.
- 반도체 기판 상에 소스와 드레인을 형성하는 단계;
상기 기판 상에 소스와 드레인에 접촉하면서 실리콘 질화막(Si3N4)으로 이루어진 제 1 터널링 절연막을 형성하는 단계;
상기 제 1 터널링 절연막 상에 제 2 터널링 절연막을 적층시켜 상기 제 1 터널링 절연막과 제 2 터널링 절연막을 포함하는 스태거 터널 배리어 절연막을 형성하는 단계;
상기 스태거 터널 배리어 절연막 상에 전하 축적층을 형성하는 단계;
상기 전하 축적층 상에 블로킹 절연막을 형성하는 단계;
상기 반도체 기판을 질소와 산소의 혼합가스 및 질소 중 적어도 하나를 포함하는 가스 분위기(N2/O2 or N2)에서 500 ℃ 내지 1100 ℃ 사이에서 일차 열처리하고 질소와 수소의 혼합가스와 질소 중 적어도 하나를 포함하는 가스 분위기(N2/H2 or N2)에서 200 ℃ 내지 500 ℃ 사이의 온도에서 이차 열처리하는 단계; 및
상기 블로킹 절연막 상에 금속 재료로 게이트 전극층을 형성하는 단계를 포함하는 것을 특징으로 하는 스태거 터널 배리어를 가지는 비휘발성 메모리 소자 제조방법. - 제5항에 있어서, 상기 전하 축적층은
폴리실리콘을 이용한 부유 게이트,
금속, 반도체 또는 산화물 나노결정을 가지는 나노 부유 게이트, 또는
HfO2, ZrO2 및 Si3N4 중 적어도 하나를 포함하는 전하 트랩층 중 적어도 어느 하나를 포함하여 형성하는 것을 특징으로 하는 스태거 터널 배리어를 가지는 비휘발성 메모리 소자 제조방법. - 제5항에 있어서, 상기 제 2 터널링 절연막은 하프늄 알루미나(HfAlO), 하프늄 산화막(HfO2), 지르코늄산화막(ZrO2), 하프늄실리케이트, 지르코늄실리케이트, 및 란타늄산화막(La2O3) 중 어느 하나의 물질을 포함하여 형성되는 것을 특징으로 하는 스태거 터널 배리어를 가지는 비휘발성 메모리 소자 제조방법.
- 제5항에 있어서, 상기 일차 열처리는 급속 열처리(Rapid Thermal Annealing)에 의해 이루어지는 것을 특징으로 하는 스태거 터널 배리어를 가지는 비휘발성 메모리 소자 제조방법.
- 제5항에 있어서, 상기 이차 열처리는 혼합가스를 이용한 후속열처리(Forming Gas Annealing)에 의해 이루어지는 것을 특징으로 하는 스태거 터널 배리어를 가지는 비휘발성 메모리 소자 제조방법.
- 제5항에 있어서, 상기 일차 열처리는 급속 열처리(Rapid Thermal Annealing)에 의해 이루어지고 상기 이차 열처리는 혼합가스를 이용한 후속열처리(Forming Gas Annealing)에 의해 이루어지는 것을 특징으로 하는 스태거 터널 배리어를 가지는 비휘발성 메모리 소자 제조방법.
- 제5항에 있어서, 상기 제 1 터널링 절연막은 4nm 이하의 두께이고 제 2 터널링 절연막은 5nm이하의 두께인 것을 특징으로 하는 스태거 터널 배리어를 가지는 비휘발성 메모리 소자 제조방법.
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| JP2004014711A (ja) * | 2002-06-05 | 2004-01-15 | Sony Corp | 半導体素子およびその製造方法 |
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