JPH11186421A - 不揮発性半導体記憶装置及びその書き込み消去方法 - Google Patents

Abstract

(57)【要約】 【課題】書き込み消去速度、データ保持特性を劣化させ
ることなくＶthシフト量を増大させ、これにより高速読
み出し，低電圧プログラム動作を可能とする。 【解決手段】チャネル形成領域１ａとゲート電極２０と
の間のゲート絶縁膜６、ゲート絶縁膜内のトンネル絶縁
膜１０，電荷蓄積手段としてトンネル絶縁膜上で平面的
または空間的に離散化された複数の小粒径導電体１４を
含む。各小粒径導電体１４は、書き込み消去時におい
て、電子が蓄積されている状態、ホールが蓄積されてい
る状態、電子及びホールが共に蓄積されていない中性状
態の何れもとり得る両極性トラップである。トンネル絶
縁膜１０は、少なくとも小粒径導電体に接する部分が窒
化酸化シリコンからなる。また、ゲート電極２０は、少
なくとも前記ゲート絶縁膜上に接する部分がチャネル形
成領域１ａと同じ導電型の半導体材料からなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリトランジス
タのチャネル形成領域とゲート電極との間に、チャネル
形成領域上のトンネル絶縁膜と、電荷蓄積手段としてト
ンネル絶縁膜上で平面的または空間的に離散化され周囲
を絶縁膜で覆われた複数の小粒径導電体とを含み、当該
複数の小粒径導電体に対する電荷の注入又は引き抜きに
よって記憶データを電気的に書き換え可能な不揮発性半
導体記憶装置及びその書き込み又は消去方法（以下、書
き込み消去方法という）に関する。特定的に、本発明
は、書き込みと消去時のしきい値電圧差（ウインドウ
幅）を増大できる不揮発性半導体記憶装置の書き込み消
去方法と、そのウインドウ幅増大を容易化する構成を備
えた不揮発性半導体記憶装置とに関する。

【０００２】

【従来の技術】高度情報化社会、或いは高域ネットワー
ク社会において、大容量のファイルメモリ、大容量のＡ
Ｖ用途メモリに対するニーズは大きい。現在、１ギガバ
イト（ＧＢ）以上のデータを記憶する大容量メモリシス
テムとしてハードディスクおよび光ディスクなどのディ
スクメモリシステムが使用されているが、これを不揮発
性半導体メモリで置き換えようとする研究が近年、活発
化している。ところが、不揮発性半導体メモリは、ハー
ド装置の小型化，軽量化のトレンドには合致しているも
のの、現状では未だ記憶容量が不足し、１ギガビット
（Ｇｂ）以上の大容量を有する一括消去型の半導体メモ
リ（フラッシュメモリ）を実現するに至っていない。

【０００３】不揮発性半導体メモリを高集積化するため
には、大別すると、半導体の微細加工技術を駆使し或い
はメモリセルの回路方式やデバイス構造を工夫して、メ
モリセルアレイおよび周辺回路の占有面積そのものを縮
小していく方法と、各メモリセルを構成するメモリトラ
ンジスタを多値化し、単一トランジスタに複数ビットを
記憶させて同じ集積度で実質的に記憶容量を上げる方法
が、現在、精力的に検討されている。

【０００４】前者の方法のうち、微細化はいわゆるスケ
ーリング則によって行われるが、１Ｇｂ以上の大容量半
導体メモリをＦＧ(Floating Gate) 型のフラッシュメモ
リで実現するにはスケーリングに関する種々の本質的な
問題点、とくにトンネル酸化膜厚がスケーリングされな
いことに起因した動作電圧の低電圧化が難しくなってい
る点が指摘されている（日経マイクロデバイス１月号及
び２月号，１９９７年参照）。すなわち、ＦＧ型のフラ
ッシュメモリではフローティングゲートでの電荷の保持
がトンネル酸化膜の膜厚に依存しているため、フローテ
ィングゲートからのバックトンネリング電流の理論的な
解析により、トンネル酸化膜の膜厚は６ｎｍ程度に物理
的に制限されている。しかし、この物理的限界に達する
以前の段階で、現行のＦＧ型では、データの書き込みに
１０ＭＶ／ｃｍ程度の高電界を用いるために、データの
書換え回数の増加にともなってトンネル酸化膜のストレ
スリークが増え、これが実効的なトンネル酸化膜の膜厚
限界を決めることが指摘されている。ストレスリーク電
流の増大による膜厚制限により、トンネル酸化膜の厚み
を理論値限界の６ｎｍまで薄膜化することが困難であ
り、現実的なトンネル酸化膜の限界は８ｎｍであるとさ
れている。低電圧書き込みのためにはトンネル酸化膜を
薄くしなければならないが、上記したトンネル酸化膜の
薄膜化の限界は、低電圧化のスケーリング則に矛盾し、
動作電圧のスケーリングが困難になってきている。そし
て、その結果、周辺回路の面積縮小化等が大変困難にな
ってきている。

【０００５】一方、ＭＯＮＯＳ(Metal-Oxide-Nitride-O
xide Semiconductor) 型に代表される電荷蓄積手段が平
面的に離散化された不揮発性メモリでは、電荷保持を主
体的に担っているＳｉ_x Ｎ_y （０＜ｘ＜１，０＜ｙ＜
１）膜中またはトップ酸化膜との界面のキャリアトラッ
プが膜厚方向或いは面方向に離散化して拡がっているた
めに、データ保持特性が、トンネル酸化膜厚のほかに、
Ｓｉ_x Ｎ_y 膜中のキャリアトラップに捕獲される電荷の
エネルギー的及び空間的な分布に依存する。このトンネ
ル酸化膜に局所的にリーク電流パスが発生した場合、Ｆ
Ｇ型では多くの電荷がリークパスを通ってリークするの
に対し、ＭＯＮＯＳ型では局所的な電荷がリークパスを
通してリークするに過ぎない。このため、トンネル酸化
膜の薄膜化の問題はＦＧ型ほど深刻ではなく、ゲート長
が極めて短い極微細メモリトランジスタにおけるトンネ
ル酸化膜のスケーリング性は、ＭＯＮＯＳ型の方がＦＧ
型よりも優れている。

【０００６】以上の一般的なアプローチ以外に最近、小
粒径導電体（半導体粒子、特にＳｉナノ結晶）を酸化シ
リコン（ＳｉＯ₂ ）中に埋め込んで電荷蓄積手段に用
い、低電圧化を図った不揮発性メモリが提案されている
（例えば、S.Tiwari et al. IEDM95 20-4-1 PP521-524
参照）。かかるナノ結晶型不揮発性メモリでは、個々の
Ｓｉナノ結晶がＳｉＯ₂ 絶縁膜中に埋め込まれた一種の
キャリアトラップとして機能する。Ｓｉナノ結晶の外径
は５ｎｍ程度であり、隣接するナノ結晶間同士の距離が
ＳｉＯ₂ 膜を介して５ｎｍ程度離れている。このナノ結
晶における電荷の蓄積量に応じてメモリトランジスタの
しきい値電圧（一般には、ゲート閾値電圧Ｖth）が変化
することから、記憶データの読み出しは、蓄積電荷量に
応じたメモリトランジスタのしきい値電圧分布間にメモ
リトランジスタのバイアス点を設定し、このバイアス状
態でトランジスタ内を流れる電流の有無を検出すること
によって行う。この電流検出はセンスアンプを用いて行
うが、１トランジスタセルを想定した場合に低電圧で高
速な電流検出を行うには、一般に、ゲート閾値電圧Ｖth
の書き込み状態と消去状態のシフト量を例えば０．５Ｖ
以上確保する必要がある。

【０００７】

【発明が解決しようとする課題】しかし、従来のナノ結
晶型不揮発性メモリでは、動作電圧のスケーリングを進
める上で、メモリトランジスタのしきい値電圧（ゲート
閾値電圧Ｖth）のシフト量、即ちウィンドウ幅が小さく
十分でないといった課題がある。たとえば、ナノ結晶型
不揮発性メモリの動作電圧が例えば５Ｖ程度の現状にお
いて、これまで報告されているナノ結晶型不揮発性メモ
リのウィンドウ幅は最大値で約０．４Ｖであり、上述し
たように、今後、大容量不揮発性メモリを実現するため
に記憶素子を微細化に伴い動作プログラム電圧を小さく
し、或いは記憶素子を多値化するには、Ｖthウインドウ
幅を０．５Ｖより大きくする必要がある。また、１つの
ナノクリスタルに多数の電子を注入することによりＶth
のシフト量を増加させる試みもなされているが、５Ｖ程
度の低電圧で電子をナノクリスタルに注入した場合、書
き込み消去時間が非常に長くなり、実用的な時間でメモ
リトランジスタのデータ書き換えを行うことはできな
い。さらに、現状の不揮発性メモリ装置においても、デ
ータ読み出し速度をμｓオーダに高速化するには、これ
以上電荷蓄積量が小さいと通常のセンスアンプで高速読
み出しができないといった蓄積電荷量の最小限界が存在
する。この蓄積電荷量の最小限界値は、ゲート閾値電圧
Ｖthのシフト量換算で０．５Ｖ程度である。したがっ
て、この通常のセンスアンプによる高速読み出しの観点
からも、ゲート閾値電圧Ｖthのシフト量不足が解決すべ
き課題となっている。

【０００８】本発明は、このような事情に鑑みてなさ
れ、その目的は、絶縁膜中に離散的に存在し複数の小粒
径導電体からなるキャリアトラップに電荷（電子または
ホール）を蓄積させて情報を記憶し、この蓄積電荷の注
入又は引き抜きを基本動作とする不揮発性半導体記憶装
置において、書き込み消去速度、データ保持特性を劣化
させることなくしきい値電圧のシフト量を増大させ、こ
れにより高速読み出し，低電圧プログラム動作及び／又
はチップ面積の縮小が可能な構成の不揮発性半導体記憶
装置と、その書き込み又は消去方法を提供することにあ
る。

【０００９】

【課題を解決するための手段】上述した従来技術の課題
を解決し、上記目的を達成するために、本発明の不揮発
性半導体記憶装置は、窒化酸化膜を含むトンネル絶縁膜
上の絶縁膜に埋め込まれた電荷蓄積手段として少なくと
も窒化酸化膜上に接する小粒径導電体を用いること、及
び／又は、小粒径導電体を埋め込んだ絶縁膜上のゲート
電極について、その少なくとも最下層側にチャネルと逆
導電型のポリシリコンを用いることにより、小粒径導電
体を、現実的な書き込み消去時間の内で電子とホールの
双方を保持できる両極性トラップとして機能させること
とした。

【００１０】すなわち、本発明の不揮発性半導体記憶装
置は、第１に、メモリトランジスタのチャネル形成領域
上に設けられたトンネル絶縁膜、トンネル絶縁膜を最下
層に含むゲート絶縁膜、ゲート絶縁膜上に設けられたゲ
ート電極、ゲート絶縁膜内の電荷蓄積手段としてトンネ
ル絶縁膜上で平面的または空間的に離散化され周囲を絶
縁膜により覆われた複数の小粒径導電体を含む不揮発性
半導体記憶装置であって、上記複数の小粒径導電体は、
上記メモリトランジスタの書き込み又は消去時におい
て、電子が蓄積されている状態、ホールが蓄積されてい
る状態、電子およびホールが共に蓄積されていない中性
の状態の何れもとり得る両極性トラップであり、前記ト
ンネル絶縁膜は、その少なくとも前記複数の小粒径導電
体に接する部分が窒化酸化シリコンからなることを特徴
とする。このトンネル絶縁膜に関する特徴に代え、或い
は加えて、前記ゲート電極は、その少なくとも前記ゲー
ト絶縁膜上に接する部分が前記チャネル形成領域と同じ
導電型の不純物を導入した半導体材料から構成されてい
る。

【００１１】前記小粒径導電体は、好ましくは、Ｓｉ，
Ｇｅ，Ｇｅ_X Ｓｉ_(1-X) （０＜ｘ＜１）の群から選択さ
れる何れかの半導体材料またはＳｎ，Ｉｎ，Ｃｕ，Ａ
ｕ，Ａｇ，Ｆｅ，Ａｌの何れかの金属材料により構成さ
れている。また、好ましくは、小粒径導電体の外径が３
ｎｍ以上、１０ｎｍ以内であり、絶縁膜を介して近接す
る小粒径導電体同士の間隔が少なくとも直接トンネル電
流が流れる距離より離れて規則的に分布しているか、或
いはサイズ、間隔ともにランダムとなるように分布して
いる。前記不揮発性半導体記憶装置の各メモリセルは、
好ましくは、当該メモリセルが有するトランジスタが単
一な１トランジスタセル構成である。

【００１２】本発明の不揮発性半導体記憶装置の書き込
み消去方法は、メモリトランジスタのチャネル形成領域
上に設けられたトンネル絶縁膜、トンネル絶縁膜を最下
層に含むゲート絶縁膜、ゲート絶縁膜上に設けられたゲ
ート電極、ゲート絶縁膜内の電荷蓄積手段としてトンネ
ル絶縁膜上で平面的または空間的に離散化され周囲を絶
縁膜で覆われた複数の小粒径導電体を含む不揮発性半導
体記憶装置の書き込み消去方法であって、書き込み又は
消去時に、単一又は複数の小粒径導電体において蓄積さ
れていた前記一方電荷と反対の極性の他方電荷が少なく
とも部分的に存在する状態または他方電荷のみ存在する
状態まで変化させる。

【００１３】このような不揮発性半導体記憶装置の書き
込み消去方法では、書き込み又は消去でメモリトランジ
スタのしきい値電圧を小さくする際に、小粒径導電体
に、トンネル絶縁膜を介してチャネル形成領域との間で
電子だけでなくホールを注入または放出して、しきい値
電圧のシフト量を大きくする。すなわち、従来は電子を
注入して書き込みを行った後に消去を行うのに対し、本
書き込み消去方法では、小粒径導電体に蓄積された電子
の有無で書き込み状態と消去状態の識別を行うのではな
く、電子が蓄積された状態とホールが蓄積された状態で
書き込み状態と消去状態の識別を行う。本発明の不揮発
性半導体記憶装置では、トンネル絶縁膜の少なくとも小
粒径導電体に接する部分が窒化酸化シリコンから構成さ
れ、これに加え又は代えて、ゲート電極がチャネル形成
領域と同じ導電型のポリシリコンまたはポリシリコンを
含む積層構造等から構成されていることから、小粒径導
電体に注入する少数の或いは後で注入するキャリア（ｎ
型チャネルのトランジスタでは、ホール）の注入が容易
である。したがって、トンネル絶縁膜厚を例えば３ｎｍ
程度に厚膜化してデータ保持特性を改善した場合、通常
ではホールを所定の時間（書き込み消去）時間内で注入
することは難しいが、本発明の場合には低電圧で電子及
びホールを注入または放出することを可能となる。ま
た、本発明の不揮発性半導体記憶装置では、小粒径導電
体間隔は４ｎｍ程度にして、小粒径導電体の外径を大き
くして単一の小粒径導電体に２個以上の電子またはホー
ルを注入または放出することにより、しきい値電圧のシ
フト量をさらに大きくできる構成となっている。

【００１４】

【発明の実施の形態】以下、本発明の不揮発性半導体記
憶装置及びその書き込み消去方法の実施形態について、
図面を参照しながら詳細に説明する。なお、以下の説明
では、記憶素子としてメモリトランジスタを有し、その
チャネル導電型は全てｎ型の場合を例示するが、ｐ型の
場合は全ての導電型を逆にすることによって同様に本発
明が適用される。

【００１５】本実施形態が適用される絶縁ゲート型メモ
リトランジスタは、平面的または空間的に離散化された
電荷蓄積手段として、電子とホールの電荷のうち一方の
電荷が蓄積された状態と、当該一方電荷の少なくとも一
部が他方電荷に置き替えられた状態をとりうる両極性ト
ラップとして機能する小粒径導電体を有する。ここで、
“電荷蓄積手段”とは、トランジスタのチャネル形成領
域とゲート電極との間に介在するゲート絶縁膜内に形成
され、ゲート電極への印加電圧に応じてチャネル形成領
域側との間で電荷をやり取りし、電荷保持する電荷保持
媒体をいう。また、“平面的に離散化された電荷蓄積手
段”とは、シリコン等の半導体またはＳｎ等の金属から
なり粒径がナノメータ（ｎｍ）オーダのナノ結晶、或い
はポリシリコンまたは金属等からなり微細なドット状に
分割された微細分割フローティングゲート等をいう。
“チャネル形成領域”とは、その表面側内部に電子また
は正孔が導電するチャネルが形成される半導体領域をい
う。“チャネル形成領域”は、例えば半導体基板の表面
領域のほか、半導体基板内の表面側に形成されたウェ
ル、半導体基板面に形成したエピタキシャル成長層、或
いはＳＯＩ(Silicon OnInsulator)型の絶縁構造を有す
る半導体層などの表面領域をいう。

【００１６】第１実施形態 本実施形態は、メモリトランジスタの電荷蓄積手段とし
て機能する小粒径導電体を、ナノ結晶で構成させた不揮
発性メモリ装置（以下、ナノ結晶型という）についてで
ある。

【００１７】図１は、このナノ結晶型メモリトランジス
タの素子構造を示すチャネル長方向の断面図である。

【００１８】図中、符号１はｐ型シリコンウェーハ等の
半導体基板、１ａはチャネル形成領域、２および４は当
該メモリトランジスタのソース不純物領域およびドレイ
ン不純物領域を示す。本例のチャネル形成領域は、図１
に示す如く、前記素子形成領域としての基板１内でソー
ス不純物領域２およびドレイン不純物領域４に挟まれた
部分が該当する。また、ソース不純物領域２及びドレイ
ン不純物領域４は、チャネル形成領域１ａと逆導電型の
不純物を高濃度に半導体基板１に導入することにより形
成された導電率が高い領域であり、種々の形態がある。
通常、ソース不純物領域２及びドレイン不純物領域４の
チャネル形成領域１ａに臨む基板表面位置に、ＬＤＤ(L
ightly Doped Drain) と称する低濃度不純物領域を具備
させることが多い。

【００１９】チャネル形成領域１ａ上には、ゲート絶縁
膜６を介してメモリトランジスタのゲート電極８が積層
されている。本例のゲート電極８は、ｎ型の不純物が高
濃度に導入されて導電化されたポリシリコン(doped pol
y-Si) 、又はdoped poly-Siと高融点金属シリサイドと
の積層膜からなる。

【００２０】本実施形態におけるゲート絶縁膜６は、下
層から順に積層されたトンネル絶縁膜１０および絶縁膜
１２とからなり、トンネル絶縁膜１０上に複数のナノ結
晶１４が、互いに離間して絶縁膜１２中に埋め込まれて
いる。このナノ結晶１４は、Ｓｉ，Ｇｅ，Ｇｅ_X Ｓｉ
_(1-X) （０＜ｘ＜１）等の半導体材料、或いはＳｎ，Ｉ
ｎ，Ｃｕ，Ａｇ，Ａｕ，Ｆｅ，Ａｌ等の金属材料から構
成される。なお、以下の説明では、Ｓｉナノ結晶を前提
にして説明を行う。

【００２１】トンネル絶縁膜１０は、シリコン基板を熱
酸化して形成した熱酸化シリコン等の単層膜であっても
よいが、好ましくは、少なくともナノ結晶に接する部
分、例えば最上層が例えば酸化シリコン膜表面を窒化処
理して得られる窒化酸化シリコン（ＳｉＯ_x Ｎ_y （０＜
ｘ＜１，０＜ｙ＜１））層とすることもできる。具体的
には、窒化酸化シリコンの単層膜のほか、酸化シリコン
膜と窒化酸化シリコンの積層膜で、トンネル絶縁膜１０
を構成させるとよい。酸化シリコン膜と窒化酸化シリコ
ンの積層膜の場合、通常、その中間組成を有する遷移層
が酸化シリコン膜と窒化酸化シリコンの界面に形成され
る。このような構成のトンネル絶縁膜１０は、その内部
の電子伝導がトンネリングメカニズムを利用して行われ
る。トンネル絶縁膜１０の膜厚は、使用用途に応じて
２．４ｎｍから３．４ｎｍの範囲内で選択される。ここ
では、厚さ３．０ｎｍの窒化酸化膜（単層膜）により、
トンネル絶縁膜１０を構成している。トンネル絶縁膜１
０及びナノ結晶１４上の絶縁膜１２は、ｎ型ポリシリコ
ンのゲート電極８からのホール注入を有効に阻止できる
材質と膜厚を有する。絶縁膜１２が酸化シリコンからな
る場合、ホール注入を有効に阻止できる膜厚は、ナノ結
晶１４からの膜厚が４ｎｍ以上とされ、ここでは、ナノ
結晶１４上の絶縁膜部分の厚さ（以下、トップ絶縁膜厚
という）が５．０ｎｍ程度となるように、絶縁膜１２が
形成されている。

【００２２】Ｓｉナノ結晶１４は、そのサイズが約３ｎ
ｍ以上、１０ｎｍ以内、例えば高さが約３．５ｎｍで直
径が４．０ｎｍ程度の半球形状を有する。この大きさの
Ｓｉナノ結晶１４は、個々に２個以上の電子又はホール
を保持できる。また、個々のＳｉナノ結晶同士は、好ま
しくはトンネル絶縁膜１０でランダムに分布し、絶縁膜
１２を介在させて空間的に直接トンネリングが生じない
距離、例えば４ｎｍ程度以上の距離をおいて分離してい
る。また、ナノ結晶を空間的に均一に分離させることに
より、その電子状態を量子化し、その量子単位を用いた
多値記憶をすることも可能である。

【００２３】つぎに、このような構成のメモリトランジ
スタの製造方法例を、ゲート絶縁膜工程を中心に簡単に
述べる。なお、以下の製造方法は、一例にすぎず種々の
変形が可能である。まず、基本的な製造方法の大まかな
流れを説明すると、ｐ型Ｓｉ半導体基板１に対し素子分
離領域の形成、ゲート閾値電圧Ｖth調整用のイオン注入
等を必要に応じて行った後、半導体基板１の能動領域上
にゲート絶縁膜６を介してゲート電極８を積層し、これ
と自己整合的にソース・ドレイン不純物領域２，４を形
成し、層間絶縁膜の成膜とコンタクト孔の形成を行い、
ソース・ドレイン電極形成、及び必要に応じて行う層間
絶縁層を介した上層配線の形成およびオーバーコート成
膜と窓開け工程等を経て、当該不揮発性メモリトランジ
スタを完成させる。

【００２４】上記ゲート絶縁膜６の形成工程では、ま
ず、窒素で希釈した短時間酸化法（ＲＴＯ法）でシリコ
ン基板１を熱酸化して熱酸化シリコン膜（最終厚み３ｎ
ｍ）を形成し、つぎに、アンモニア雰囲気中でトンネル
絶縁膜１０に対し高速熱窒化処理（ＲＴＮ処理）を、例
えば炉温度１０００℃、処理時間６０ｓｅｃの条件で行
って、形成した熱酸化シリコン膜を全て窒化酸化シリコ
ン膜に変化させ、トンネル絶縁膜１０を作製する。つぎ
に、トンネル絶縁膜１０上に、ＣＶＤ法を用いた自己組
織化法によって、複数のＳｉナノ結晶１４を例えば１〜
２×１０¹²／ｃｍ² の密度で形成する。自己組織化法と
しては、また、Ｓｉナノ結晶１４を埋め込むかたちで、
絶縁膜１２を、ナノ結晶１４からの距離（トップ絶縁膜
厚）が例えば４ｎｍとなるように減圧ＣＶＤ法等により
成膜する。絶縁膜１２が酸化シリコン膜の場合、この減
圧ＣＶＤでは、原料ガスがＤＣＳとＮ₂ Ｏの混合ガス、
基板温度が例えば８００℃とする。このときＳｉナノ結
晶１４は酸化膜（絶縁膜１２）に埋め込まれ、その酸化
膜表面が平坦化され、エッチバックによりトップ絶縁膜
の膜厚を調整する。平坦化が不十分な場合は、絶縁膜１
２を厚く堆積した後、平坦化プロセス（例えばＣＭＰ
等）を行うとよい。また、トップ絶縁膜厚を精度よくす
る方法としては、この平坦化プロセスをＳｉナノ結晶１
４の上部が表出するまで行い、その後に、更に絶縁膜１
２を４ｎｍ程度積み増すとよい。その後は、ｎ型ゲート
電極材の成膜、電極加工等を経て、当該ナノ結晶型メモ
リトランジスタを完成させる。

【００２５】このように形成されたＳｉナノ結晶１４
は、平面方向に離散化された両極性キャリアトラップと
して機能する。そのトラップレベルは、周囲の酸化シリ
コンとのバンド不連続値で推定可能で、その推定値では
約３．１ｅＶ程度とされる。

【００２６】通常のＳｉＯ₂ 膜をトンネル酸化膜とした
場合、データ保持特性を良好にするために、トンネル酸
化膜を３ｎｍに厚膜化すると、ホールのトンネル速度が
遅くなるためにホールをキャリアとして使用することは
難しい。本例のようにトンネル絶縁膜を窒化酸化膜とす
ることにより、３ｎｍでもホールの書き込み消去速度を
ある程度速くすることができ、ホールのナノ結晶１４へ
の注入及び放出が可能になる。

【００２７】一般に、ナノ結晶型不揮発性メモリにおい
て、しきい値電圧のシフト量ΔＶthは次式で表すことが
できる。

【００２８】

【数１】

【００２９】ここで、ｎ_t はナノ結晶１４によるキャリ
アトラップ密度、ｔ_c はナノ結晶上部分での絶縁膜１２
の厚さ、ｔ_w はナノ結晶１４の直径、ε_oxはトンネル絶
縁膜１０の比誘電率、ε_siはナノ結晶１４の比誘電率を
示す。（１）式よりしきい値電圧のシフト量ΔＶth（Ｖ
thシフト量）を大きくするには、トップ酸化膜の膜厚を
大きくするか、トラップ密度を大きくすることが必要で
ある。トップ酸化膜厚を厚くするとＶthシフト量は増大
するが、動作電圧が増大するため、膜厚の上限は制限さ
れる。一方、トラップ密度はナノ結晶１４の密度（サイ
ズと間隔）で本質的に制限される。ナノ結晶型メモリト
ランジスタのＶthシフト量は、トンネル絶縁膜１０上の
全てのナノ結晶に注入された電荷量に比例している。

【００３０】先の公知例では、１個または２個の電子が
注入されることになる。この場合でのナノ結晶の密度は
１〜２×１０¹²ｃｍ^-2程度であり、この電子又はホール
のみの注入では、Ｖthシフト量を増大させることは困難
である。また、３ｎｍ程度のトンネル酸化膜を用いてい
るために、１０ＭＶ／ｃｍ程度の電界でホールの書き込
み／消去速度は非常に遅く、ホールの注入、放出を実用
的な動作速度での不揮発性メモリ動作に用いることはで
きない。

【００３１】本発明ではＶthシフト量を増大させるため
に、第１に、トンネル絶縁膜を介してナノ結晶から構成
される疑似キャリアトラップに電子だけでなく、ホール
の注入及び放出することにより可能にしている。このよ
うな疑似キャリアトラップを本発明では“両極性トラッ
プ”という。また、データ保持特性等の主要デバイス特
性は従来と同一の特性を維持するためには、トンネル絶
縁膜を比較的に厚くした状態で、ホールの書き込み、消
去速度の高速化を図っている。具体的には、トンネル酸
化膜に窒化処理を施して、少なくとも部分的に窒化酸化
膜をトンネル絶縁膜に用いている。ＳｉＯ_x Ｎ_y 膜はＳ
ｉＯ₂ 膜と比較して、電子トラップが形成されているこ
とまたはトンネル障壁が減少するため、厚膜化したトン
ネル絶縁膜として用いた場合であっても、ホールの注入
または放出速度の高速化が可能になる。

【００３２】Ｖthシフト量を増大させるために、第２
に、小粒径導電体（ナノ結晶１４）の外径を３ｎｍ以
上、好ましくは５ｎｍ〜８ｎｍ程度にして、単一のナノ
結晶１４に２個以上の電子またはホールを注入できるよ
うなサイズにしている。この場合、個々のナノ結晶１４
同士の間隔は、隣り合うナノ結晶１４間に直接トンネル
が生じない距離に保持されている。

【００３３】次に、もう一つの重要な特性である書き込
み消去における低電圧プログラミングについて検討し
た。書き込み側は、電子の伝導メカニズムがトンネル機
構で説明されているため、低電圧プログラムを実現する
ために低いプログラム電圧でトンネル絶縁膜に十分な電
界を印加することが必要になる。このためには、ゲート
絶縁膜６のＳｉＯ₂膜厚換算での薄膜化が重要である。
本実施形態では、トンネル絶縁膜１０が３ｎｍに薄膜化
されていることおよびＶthのシフト量が比較的小さく設
定してあるために低電圧で書き込むことが可能になり、
書き込み時間は５Ｖ程度の低プログラム電圧で、１ｍｓ
以下が達成できた。また、ナノ結晶型メモリトランジス
タは、ＦＧ型と比較してトンネル絶縁膜１０の薄膜化
（スケーリング）が可能である。これは、キャリアトラ
ップが平面的に離散化されているために、トンネル絶縁
膜のスケーリングによって電荷保持特性が余り劣化しな
いからである。また、消去速度についてはセルアレイに
おいてブロック消去を行うことによりビット単位での消
去速度を高速化することが可能となる。

【００３４】以上より、本実施形態では、低プログラム
電圧での高速書き込みと、良好なデータ保持特性を同時
に実現することが可能となった。

【００３５】実際に素子を試作して諸特性を評価した結
果、予測通りの良好な特性結果が得られることを確認し
た。すなわち、耐圧を含む通常のトランジスタ特性評価
のほか、データ保持特性、データ書き換え特性、ディス
ターブ特性および動作特性は、何れも良好な結果を得
た。具体的にデータ書き換え速度に関しては、５Ｖ程度
の低プログラム電圧で書き込み時間は０．２ｍｓｅｃを
満足し、消去はブロック一括消去で５０ｍｓｅｃを満足
した。また、データ書き換え特性においては、キャリア
トラップが空間的に離散化されているために良好で１×
１０⁶ 回のデータ書き換え回数をクリアした。

【００３６】図２に、書き込みと消去後のしきい値電圧
の変化を模式的に示す。しきい値電圧は、その初期状態
でのＶth0 に対して、書き込み状態のＶth(W)は電子注
入により初期状態より正方向にシフトする。一方、消去
状態でのＶth(E) は電子の放出とホールの注入により初
期状態より通常より大きく負方向にシフトする。電荷保
持トラップ（ナノ結晶）に電子のみを注入し引き抜く従
来の不揮発性メモリトランジスタでは、消去状態は初期
状態とほぼ同一であったのに対し、本発明ではＶthシフ
ト量は確実に従来より大きくすることができる。その結
果、本発明によって、通常のセンスアンプで検出可能な
０．５Ｖ以上のＶthシフト量（例えば、０．８Ｖ〜１Ｖ
程度）が得られた。

【００３７】また、不揮発性メモリ装置では、占有面積
が小さいメモリアレイを実現するには、メモリセルあた
りのトランジスタ数が単一な１トランジスタセルを達成
する必要がある。そのためには、通常、デプリーション
にならないように通常エンハンス型メモリセルとして動
作させる必要があるが、本実施形態ではしきい値電圧の
シフト量が増加したことにより、ソースバイアスした状
態で読み出すことにより、デプリーションに近いしきい
値電圧であっても１トランジスタ化することが可能にな
る。

【００３８】１トランジスタセルでは、選択トランジス
タをセルごとに配置する必要がなく、セル面積縮小、ひ
いてはチップ面積縮小によりコスト低減、大容量化が図
れる。また、データ書き込み電圧の低減により、メモリ
トランジスタ及び高耐圧系トランジスタの面積縮小によ
る低コスト化、大容量化が図れる。加えて、この電圧低
減は、電圧振幅の縮小による低消費電力化をも可能とす
る。さらに、書き込み／消去の際に用いるプログラム回
路でのトランジスタと、読み出しの際に用いる論理回路
でのトランジスタが、同一のゲート絶縁膜厚とすること
が、トランジスタの世代によっては可能となる。ゲート
絶縁膜厚を同一とできれば、工程の兼用化に加えて高耐
圧系回路のフォトマスクの一部が不要となる。たとえ
ば、ゲートエッチングマスク形成、所望のＶthにするた
めのｎ型チャネルＭＯＳ（ｎＭＯＳ）とｐ型チャネルＭ
ＯＳ（ｐＭＯＳ）のしきい値電圧調整用イオン注入マス
ク形成、ドレイン耐圧を上げるためのｎＭＯＳとｐＭＯ
Ｓのオフセットドレイン不純物領域用イオン注入マスク
形成の合計５枚のフォトマスクが不要となる可能性があ
り、更なる低コストにつながる。

【００３９】第２実施形態 本実施形態では、ナノ結晶型不揮発性メモリ装置の変形
例を示す。図３は、本実施形態に係るナノ結晶型メモリ
トランジスタの素子構造を示すチャネル長方向の断面図
である。

【００４０】本実施形態のナノ結晶型不揮発性メモリ
が、先の第１実施形態と異なるのは、本実施形態のゲー
ト電極２０が、チャネル形成領域１ａと同じ導電型、本
例ではｐ型のポリシリコンから構成されていることであ
る。その他の構成、即ち半導体基板１、ソース不純物領
域２、ドレイン不純物領域４、チャネル形成領域１ａ、
ゲート絶縁膜（トンネル絶縁膜１０及び絶縁膜１２）
は、第１実施形態と同様である。また、本実施形態のナ
ノ結晶型不揮発性メモリの製造方法は、ゲート電極２０
を形成する際、即ちポリシリコン膜の成膜中或いは成膜
後にポリシリコン膜中にｐ型不純物を導入すること以外
は、先の第１実施形態と同様であり、ここでの説明は省
略する。

【００４１】本実施形態でゲート電極２０にｐ型ポリシ
リコン電極を用いることにより、ゲート領域において伝
導帯側（電子注入側）のエネルギー障壁が高くなるた
め、ゲート電極側からの電子の注入を抑止して、その結
果として基板側のチャネル形成領域からのホールの注入
及び放出が、ゲート電極がｎ型の場合に比べて容易にな
る。この結果、ホールの書き込み消去によるＶthシフト
量が従来の場合より大幅に増加し、また第１実施形態に
比べても増加し、このため電荷蓄積手段（本実施形態で
は、ナノ結晶１４）に電子だけでなくホールも注入し易
くして、しきい値電圧のシフト量を増大させることがで
きる。

【００４２】図２の模式図は、本実施形態においても適
用され、０．５Ｖ以上のしきい値電圧シフト量（約１
Ｖ）の実現が可能となった。なお、ゲート電極側からの
電子の注入を抑止する意味では、絶縁膜１２を厚くして
トップ絶縁膜厚を大きくすることも可能であるが、絶縁
膜１２を厚くすると、低電圧プログラムの要請に反する
こととなる。本実施形態では、第１実施形態と同様な低
いプログラム電圧を変えることなく、更にしきい値電圧
のシフト量を増大させることが可能となった。

【００４３】実際に素子を試作して諸特性を評価した結
果、予測通りの良好な特性結果が得られることを確認し
た。この結果、耐圧を含む通常のトランジスタ特性評価
のほか、データ保持特性、データ書き換え特性、ディス
ターブ特性および動作特性は、何れも良好で、第１実施
形態と同等の性能が得られていることを確認した。つま
り、データ書き換え速度に関しては、５Ｖ程度の低プロ
グラム電圧で書き込み時間は０．２ｍｓｅｃを満足し、
消去はブロック一括消去で５０ｍｓｅｃを満足した。ま
た、データ書き換え特性においては、キャリアトラップ
が空間的に離散化されているために良好で１×１０⁶ 回
のデータ書き換え回数をクリアした。また、同じしきい
値電圧のシフト量なら、トンネル絶縁膜を更に薄い、例
えば２．２ｎｍ〜３．２ｎｍの範囲で使用用途に応じて
選択でき、これにより、更なるプログラム電圧の低電圧
化が可能である。さらに、第１実施形態と同様に、しき
い値電圧のシフト量が増加したことにより１トランジス
タ化することが容易化され、これによりセル面積縮小、
チップ面積縮小が達成されてコスト低減又は大容量化が
図れ、また、データ書き込み電圧の低減により、メモリ
トランジスタ及び高耐圧系トランジスタの面積縮小によ
る低コスト化、大容量化、低消費電力化、更には工程の
兼用化に加えて高耐圧系回路のフォトマスクの一部が不
要となる効果が得られる。

【００４４】第３実施形態 本実施形態では、ナノ結晶型不揮発性メモリ装置の多値
記録について示す。図４は、本実施形態に係る多値記録
に適したナノ結晶型メモリトランジスタの素子構造を示
すチャネル長方向の断面図である。

【００４５】本実施形態のナノ結晶型不揮発性メモリ
が、先の第１実施形態と異なるのは、個々のナノ結晶に
より多くの電荷を保持できるように、本例のナノ結晶３
２では、その直径を、本発明の適正範囲内で大きめに設
定していることである。ここでは、ナノ結晶３２の高さ
は第１実施形態と同程度（４．０ｎｍ）であるが、その
粒径を８ｎｍと比較的に多きく設定している。その他の
構成、即ち半導体基板１、ソース不純物領域２、ドレイ
ン不純物領域４、チャネル形成領域１ａ、ゲート絶縁膜
３０（トンネル絶縁膜１０及び絶縁膜１２）、及びゲー
ト電極８は、第１実施形態と同様である。また、本実施
形態のナノ結晶型不揮発性メモリの製造方法は、ナノ結
晶３２の製造過程（ＣＶＤ）において、ナノ結晶の粒径
を大きくし、ナノ結晶の平均間隔を第１実施形態の１〜
２×１０¹²／ｃｍ ²と同程度か若干小さく形成すること
以外は、先の第１実施形態と同様であり、ここでの具体
的な説明は省略する。

【００４６】先の実施形態と同様に、トンネル絶縁膜に
窒化酸化膜を用いたことによりしきい値電圧のシフト量
が増大したうえ、本実施形態では、ナノ結晶の粒径を比
較的に大きく設定したことにより、個々のナノ結晶３２
に電子とホールの双方を蓄積したできる電荷量が増大す
る。すなわち、先の（１）式におけるトラップ密度が実
質的に増加した効果が得られる。

【００４７】これは、しきい値電圧のシフト量範囲内
で、例えばより多くのしきい値電圧を識別可能に分布さ
せる必要がある多値記憶にとって好ましい。多値記録
は、例えば２ビットの場合４値のしきい値電圧分布を識
別可能なマージンをとって互いに離して分布させる必要
があるが、全体のしきい値電圧変化可能な領域が狭い
と、個々のしきい値電圧分布幅及び分布間マージンを狭
くせざるを得ないが、本実施形態のようにしきい値電圧
シフト量を大きくすることによって、誤書き込み／誤読
み出しを防止する、或いは余裕を大きくでき、動作信頼
性を高めることができる。

【００４８】実際に素子を試作して諸特性を評価した結
果、予測通りの良好な特性結果が得られることを確認し
た。この結果、耐圧を含む通常のトランジスタ特性評価
のほか、データ保持特性、データ書き換え特性、ディス
ターブ特性および動作特性は、何れも良好で、第１実施
形態と同等の性能が得られていることを確認した。つま
り、データ書き換え速度に関しては、９Ｖ程度の低プロ
グラム電圧で、書き込み時間は１ｍｓｅｃ以下が得られ
た。消去はブロック一括消去で５０ｍｓｅｃを満足し
た。また、データ書き換え特性においては、キャリアト
ラップが空間的に離散化されているために良好で１×１
０⁶ 回のデータ書き換え回数をクリアした。この場合、
トンネル絶縁膜を、例えば２．２ｎｍ〜３．２ｎｍの範
囲で使用用途に応じて選択できる。

【００４９】さらに、第１実施形態と同様に、しきい値
電圧のシフト量が増加したことにより１トランジスタ化
することが容易化され、これによりセル面積縮小、チッ
プ面積縮小が達成されてコスト低減又は大容量化が図
れ、また、データ書き込み電圧の低減により、メモリト
ランジスタ及び高耐圧系トランジスタの面積縮小による
低コスト化、大容量化、低消費電力化、更には工程の兼
用化に加えて高耐圧系回路のフォトマスクの一部が不要
となる効果が得られる。

【００５０】第４実施形態 本実施形態は、メモリトランジスタの電荷蓄積手段とし
て、絶縁膜中に埋め込まれ互いに分離した多数の微細分
割型フローティングゲートを用いた不揮発性半導体記憶
装置（以下、微細分割ＦＧ型という）について示す。図
５は、この微細分割ＦＧ型メモリトランジスタの素子構
造を示すチャネル長方向の断面図である。

【００５１】本実施形態の微細分割ＦＧ型不揮発性メモ
リが、先の第１実施形態と異なるのは、メモリトランジ
スタがＳＯＩ基板に形成されていることと、本実施形態
のゲート絶縁膜４０が、トンネル絶縁膜１０上に絶縁膜
１２中に埋め込んだかたちで、電荷蓄積手段としての微
細分割型フローティングゲート４２を有することであ
る。その他の構成のうち、トンネル絶縁膜１０およびゲ
ート電極８は、第１実施形態と同様である。この微細分
割フローティングゲート４２は、先の第１〜第３実施形
態のナノ結晶とともに本発明でいう「小粒径導電体」の
具体例に該当する。

【００５２】ＳＯＩ基板としては、酸素イオンをシリコ
ン基板に高濃度にイオン注入し基板奥側に埋込酸化膜を
形成したＳＩＭＯＸ（Separation by Implanted Oxyge
n）基板や、一方のシリコン基板表面に酸化膜を形成し
他の基板と張り合わせた張合せ基板などが用いられる。
このような方法によって形成され図５に示したＳＯＩ基
板は、半導体基板４４、分離酸化膜４６およびシリコン
層４８とから構成され、シリコン層４８内に、チャネル
形成領域４８ａ，ソース不純物領域２およびドレイン不
純物領域４が設けられている。微細分割フローティング
ゲート４２は、通常のＦＧ型のフローティングゲート
を、その高さが例えば５．０ｎｍ程度で、直径が例えば
５ｎｍ〜８ｎｍ程度の微細なポリＳｉドットに加工した
ものである。本例におけるトンネル絶縁膜１０は、通常
のＦＧ型に比べると格段に薄く形成され、使用用途に応
じて２．４ｎｍから３．４ｎｍまでの範囲内で適宜選択
できる。

【００５３】このような構成のメモリトランジスタの製
造では、ＳＯＩ基板上にトンネル絶縁膜１０を成膜した
後、例えば減圧ＣＶＤ法で、トンネル絶縁膜１０の上に
ポリシリコン膜（最終膜厚：５ｎｍ）を成膜する。この
減圧ＣＶＤでは、原料ガスがＳｉＨ₄ とＮ₂ の混合ガ
ス、基板温度が例えば６５０℃とする。つぎに、例えば
電子ビーム露光法を用いて、ポリシリコン膜を直径が例
えば８ｎｍまでの微細なポリＳｉドットに加工する。こ
のポリＳｉドットは、微細分割型フローティングゲート
４２（電荷蓄積手段）として機能する。その後、微細分
割型フローティングゲート４２を埋め込むかたちで、絶
縁膜１２を、トップ絶縁膜厚（微細分割型フローティン
グゲート上の絶縁膜厚）が５ｎｍ程度となるように減圧
ＣＶＤにより成膜する。その他の製造方法は、第１実施
形態と同様であり、ここでの詳細な説明は省略する。

【００５４】先の実施形態と同様に、トンネル絶縁膜に
窒化酸化膜を用いたことによりしきい値電圧のシフト量
が増大したうえ、本実施形態では、微細分割型フローテ
ィングゲート４２を埋め込むことにより、電荷蓄積手段
のサイズを比較的に大きく設定したことにより、個々の
微細分割型フローティングゲート４２に電子とホールの
双方を蓄積したできる電荷量が増大する。すなわち、先
の（１）式におけるトラップ密度が実質的に増加した効
果が得られる。これは、第３実施形態と同様、しきい値
電圧のシフト量範囲内で、例えばより多くのしきい値電
圧を識別可能に分布させる必要がある多値記憶にとって
好ましい。なお、本例の微細分割型フローティングゲー
ト４２は、電子ビーム露光の解像度さえ許せば、微細分
割型フローティングゲート４２の高さは最初のポリシリ
コン膜成膜で決まるので、比較的に高さ方向のサイズが
大きくできる。

【００５５】実際に素子を試作して諸特性を評価した結
果、予測通りの良好な特性結果が得られることを確認し
た。この結果、耐圧を含む通常のトランジスタ特性評価
のほか、データ保持特性、データ書き換え特性、ディス
ターブ特性および動作特性は、何れも良好で、第１実施
形態と同等の性能が得られていることを確認した。

【００５６】さらに、第１実施形態と同様に、しきい値
電圧のシフト量が増加したことにより１トランジスタ化
することが容易化され、これによりセル面積縮小、チッ
プ面積縮小が達成されてコスト低減又は大容量化が図
れ、また、データ書き込み電圧の低減により、メモリト
ランジスタ及び高耐圧系トランジスタの面積縮小による
低コスト化、大容量化、低消費電力化、更には工程の兼
用化に加えて高耐圧系回路のフォトマスクの一部が不要
となる効果が得られる。また、小粒径導電体を膜厚方向
に対して３次元的な構造にし、その個数を増加させてＶ
thシフト量を増大させた場合においても、同様な効果が
得られる。この場合、ナノ結晶の個数が増加しているた
めに、３次元構造でない場合と比較して増加したナノ結
晶の個数分は少なくともＶthシフト量が増大する。

【００５７】

【発明の効果】本発明は小粒径導電体（ナノ結晶等）を
電荷蓄積手段に用いた不揮発性半導体記憶装置におい
て、平面的または空間的に離散化された電荷蓄積手段に
電子とホールの双方を注入し又は引き抜く動作の好適な
構成を有することから、データ保持特性及び書き込み速
度を犠牲にすることなく、しきい値電圧のシフト量を従
来より大きくでき、また１トランジスタ化が容易とな
る。また、低電圧プログラムが可能となり、周辺回路の
工程を簡素にでき、この意味でも１トランジスタと同様
にチップ面積の縮小が可能となる。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係るナノ結晶型メモリ
トランジスタの素子構造を示す断面図である。

【図２】ゲート電圧とドレイン電流との関係において、
書き込み時と消去時のしきい値電圧を模式的に示す図で
ある。

【図３】本発明の第２実施形態に係るナノ結晶型メモリ
トランジスタの素子構造を示す断面図である。

【図４】本発明の第３実施形態に係るナノ結晶型メモリ
トランジスタの素子構造を示す断面図である。

【図５】本発明の第４実施形態に係る微細分割ＦＧ型メ
モリトランジスタの素子構造を示す断面図である。

【符号の説明】

１，４４…半導体基板、１ａ，４８ａ…チャネル形成領
域、２…ソース不純物領域、４…ドレイン不純物領域、
６，３０，４０…ゲート絶縁膜、８，２０…ゲート電
極、１０…トンネル絶縁膜、１２…絶縁膜、１４，３２
…ナノ結晶、４２…微細分割フローティングゲート、４
６…分離酸化膜、４８…シリコン層。

Claims (23)

【特許請求の範囲】
1. 【請求項１】メモリトランジスタのチャネル形成領域上
   に設けられたトンネル絶縁膜、トンネル絶縁膜を最下層
   に含むゲート絶縁膜、ゲート絶縁膜上に設けられたゲー
   ト電極、ゲート絶縁膜内の電荷蓄積手段としてトンネル
   絶縁膜上で平面的または空間的に離散化され周囲を絶縁
   膜により覆われた複数の小粒径導電体を含む不揮発性半
   導体記憶装置であって、 上記複数の小粒径導電体は、上記メモリトランジスタの
   書き込み又は消去時において、電子が蓄積されている状
   態、ホールが蓄積されている状態、電子およびホールが
   共に蓄積されていない中性の状態の何れもとり得る両極
   性トラップであり、 前記トンネル絶縁膜は、その少なくとも前記複数の小粒
   径導電体に接する部分が窒化酸化シリコンからなる不揮
   発性半導体記憶装置。
2. 【請求項２】前記メモリトランジスタを有するメモリセ
   ルが行列状に配置されてメモリセルアレイが構成され、 当該メモリセルアレイ内には、前記複数の小粒径導電体
   に電子と正孔の何れか一方の電荷が注入されたメモリト
   ランジスタと、単一又は複数の小粒径導電体に対し少な
   くとも部分的に上記一方の電荷に換えて他方の電荷が注
   入されたメモリトランジスタとが混在している請求項１
   に記載の不揮発性半導体記憶装置。
3. 【請求項３】前記ゲート電極は、その少なくとも前記ゲ
   ート絶縁膜上に接する部分が前記チャネル形成領域と同
   じ導電型の不純物を導入した半導体材料から構成されて
   いる請求項１に記載の不揮発性半導体記憶装置。
4. 【請求項４】前記トンネル絶縁膜は、その全体が窒化酸
   化シリコンから構成されている請求項１に記載の不揮発
   性半導体記憶装置。
5. 【請求項５】前記トンネル絶縁膜は、前記複数の小粒径
   導電体に接する最上層に窒化酸化シリコン層を有し、 かつ、前記チャネル形成領域に接する最下層に酸化シリ
   コン層または上記最上層と組成が異なる窒化酸化シリコ
   ン層を有するを有する請求項１に記載の不揮発性半導体
   記憶装置。
6. 【請求項６】前記最上層の窒化酸化シリコン層と前記最
   下層の酸化シリコン層または窒化酸化シリコン層との間
   に、当該２つの層の中間の組成を有する遷移層が介在し
   ている請求項５に記載の不揮発性半導体記憶装置。
7. 【請求項７】前記小粒径導電体は、電子又はホールを２
   個以上蓄積できる材質と大きさを有する請求項１に記載
   の不揮発性半導体記憶装置。
8. 【請求項８】前記小粒径導電体は、Ｓｉ，Ｇｅ，Ｇｅ_X
   Ｓｉ_(1-X) （０＜ｘ＜１），Ｓｎ，Ｉｎ，Ｃｕ，Ａｇ，
   Ａｕ，Ｆｅ，Ａｌの群から選択される何れかの材料によ
   り構成されている請求項１に記載の不揮発性半導体記憶
   装置。
9. 【請求項９】前記複数の小粒径導電体は、その各小粒径
   導電体の外径が３ｎｍ以上、１０ｎｍ以内であり、 絶縁膜を介して近接する小粒径導電体同士の間隔が少な
   くとも直接トンネル電流が流れる距離より離れた状態で
   前記トンネル絶縁膜上に分布している請求項１に記載の
   不揮発性半導体記憶装置。
10. 【請求項１０】前記複数の小粒径導電体は、その各小粒
    径導電体の外径が３ｎｍ以上、１０ｎｍ以内であり、 小粒径導電体のサイズまたは絶縁膜を介して近接する小
    粒径導電体同士の間隔がランダムとなるように前記トン
    ネル絶縁膜上に分布している請求項１に記載の不揮発性
    半導体記憶装置。
11. 【請求項１１】前記複数の小粒径導電体は、そのサイズ
    及び近接する小粒径導電体同士の間隔がほぼ同一である
    請求項１に記載の不揮発性半導体記憶装置。
12. 【請求項１２】前記不揮発性半導体記憶装置の各メモリ
    セルは、当該メモリセルが有するトランジスタが単一な
    １トランジスタセル構成である請求項１に記載の不揮発
    性半導体記憶装置。
13. 【請求項１３】メモリトランジスタのチャネル形成領域
    上に設けられたトンネル絶縁膜、トンネル絶縁膜を最下
    層に含むゲート絶縁膜、ゲート絶縁膜上に設けられたゲ
    ート電極、ゲート絶縁膜内の電荷蓄積手段としてトンネ
    ル絶縁膜上で平面的または空間的に離散化され周囲を絶
    縁膜で覆われた複数の小粒径導電体を含む不揮発性半導
    体記憶装置であって、 上記複数の小粒径導電体は、上記メモリトランジスタの
    書き込み又は消去時において、電子が蓄積されている状
    態、ホールが蓄積されている状態、電子およびホールが
    共に蓄積されていない中性の状態の何れもとり得る両極
    性トラップであり、 前記ゲート電極は、その少なくともゲート前記絶縁膜上
    に接する部分が前記チャネル形成領域と同じ導電型の不
    純物を導入した半導体材料から構成されている不揮発性
    半導体記憶装置。
14. 【請求項１４】前記メモリトランジスタを有するメモリ
    セルが行列状に配置されてメモリセルアレイが構成さ
    れ、 当該メモリセルアレイ内には、前記複数の小粒径導電体
    に電子と正孔の何れか一方の電荷が注入されたメモリト
    ランジスタと、単一又は複数の小粒径導電体に対し少な
    くとも部分的に上記一方の電荷に換えて他方の電荷が注
    入されたメモリトランジスタとが混在している請求項１
    ３に記載の不揮発性半導体記憶装置。
15. 【請求項１５】前記小粒径導電体は、電子又はホールを
    ２個以上蓄積できる材質と大きさを有する請求項１３に
    記載の不揮発性半導体記憶装置。
16. 【請求項１６】前記小粒径導電体は、Ｓｉ，Ｇｅ，Ｇｅ
    _X Ｓｉ_(1-X) （０＜ｘ＜１），Ｓｎ，Ｉｎ，Ｃｕ，Ａ
    ｇ，Ａｕ，Ｆｅ，Ａｌの群から選択される何れかの材料
    により構成されている請求項１３に記載の不揮発性半導
    体記憶装置。
17. 【請求項１７】前記複数の小粒径導電体は、その各小粒
    径導電体の外径が３ｎｍ以上、１０ｎｍ以内であり、 絶縁膜を介して近接する小粒径導電体同士の間隔が少な
    くとも直接トンネル電流が流れる距離より離れた状態で
    分布している請求項１３に記載の不揮発性半導体記憶装
    置。
18. 【請求項１８】前記複数の小粒径導電体は、その各小粒
    径導電体の外径が３ｎｍ以上、１０ｎｍ以内であり、 小粒径導電体のサイズまたは絶縁膜を介して近接する小
    粒径導電体同士の間隔がランダムとなるように分布して
    いる請求項１３に記載の不揮発性半導体記憶装置。
19. 【請求項１９】前記複数の小粒径導電体は、そのサイズ
    及び近接する小粒径導電体同士の間隔がほぼ同一である
    請求項に１３記載の不揮発性半導体記憶装置。
20. 【請求項２０】前記不揮発性半導体記憶装置の各メモリ
    セルは、当該メモリセルが有するトランジスタが単一な
    １トランジスタセル構成である請求項１３に記載の不揮
    発性半導体記憶装置。
21. 【請求項２１】メモリトランジスタのチャネル形成領域
    上に設けられたトンネル絶縁膜、トンネル絶縁膜を最下
    層に含むゲート絶縁膜、ゲート絶縁膜上に設けられたゲ
    ート電極、ゲート絶縁膜内の電荷蓄積手段としてトンネ
    ル絶縁膜上で平面的または空間的に離散化され周囲を絶
    縁膜で覆われた複数の小粒径導電体を含む不揮発性半導
    体記憶装置の書き込み消去方法であって、 書き込み又は消去時に、上記複数の小粒径導電体の電子
    と正孔の何れか一方の電荷が存在する状態から、単一又
    は複数の小粒径導電体において蓄積されていた前記一方
    電荷と反対の極性の他方電荷が少なくとも部分的に存在
    する状態または他方電荷のみ存在する状態まで変化させ
    る不揮発性半導体記憶装置の書き込み消去方法。
22. 【請求項２２】前記トンネル絶縁膜の少なくとも前記複
    数の小粒径導電体に接する部分が、窒化酸化シリコンか
    らなる請求項２１に記載の不揮発性半導体記憶装置の書
    き込み消去方法。
23. 【請求項２３】前記ゲート電極は、その少なくとも前記
    ゲート絶縁膜上に接する部分が前記チャネル形成領域と
    同じ導電型の不純物を導入した半導体材料から構成され
    ている請求項２１に記載の不揮発性半導体記憶装置の書
    き込み消去方法。