CN108054168B - 闪存单元结构及其制造方法 - Google Patents
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Abstract
本发明公开了一种闪存单元结构，包括半导体衬底以及形成在半导体衬底上的栅极结构；所述半导体衬底内形成有深P阱，所述深P阱上形成有N型扩散区，所述N型扩散区表层形成有P型掺杂层。本发明还公开了一种闪存单元结构的制造方法。本发明能改善源漏极的积累效应对于读取的影响，同时能改善读取时的噪声。
Description
技术领域
本发明涉及一种半导体集成电路制造领域，特别是涉及一种闪存单元结构及其制造方法。
背景技术
闪存由于其具有高密度、低价格和电可编程及擦除的优点已被广泛作为非易失性记忆体应用的最优选择。目前闪存单元主要是在65纳米技术节点进行，随着对大容量闪存的要求，利用现有技术节点，每片硅片上的芯片数量将会减少。同时新的技术节点的日益成熟，也督促闪存单元用高节点的技术进行生产，意味着需要将闪存单元的尺寸进行缩减。
如图1和图3a-3b示出了现有技术中第一种闪存单元的结构。这也是目前最常用的一种结构。其每个单元存在一个接触孔(CT)，这会占据大量的面积，同时这种结构中采用的有源区和隔离区的源极结构，由于高深宽比，和较小的尺寸，很容易出现失效。这些结构上的缺点限制了此类闪存单元尺寸的尺寸缩减。同时各种新的结构如利用氮化硅陷阱捕获电荷的方式的存储单元(SONOS)或是利用纳米晶进行存储的单元也在日益发展。此外，浮栅极存储方式是否还能继续进行缩减也成为目前研究的主要课题。
如图2和图4a-4b示出了现有技术中第二种闪存单元结构。这是最近因特尔公司的Koval提出的一种新的闪存单元结构(R.Koval et al.,“Flash ETOXTM Virtual GroundArchitecture:A Future Scaling Direction”VLSI Tech.Papers,pp204-205,Jun,2005)，其利用N型扩散区形成对称的源漏极，消除了原有的采用有源区和隔离区的源极，将原有的器件宽度和长度方向进行了交换，同时采用多个单元共用一个接触孔的方法。这种结构可以避免原有结构的一些缺点，但是由于源极和漏极都使用N型扩散区来进行连接，在实际的操作中容易受控制栅极的影响。当控制栅极施加正压时，会吸引多数载流子(电子)到表面，导致其很容易被表面的界面态吸引。当需要源极或是漏极进行读取时，这些被捕获的电子会形成表面的电流，导致整体的电流较低，影响后续的读取操作。当在源极或是漏极施加正电压时，作为载流子的电子也较容易的朝向表面运动，易被表面的界面捕获，增加了读取时的噪声的影响。
发明内容
本发明所要解决的技术问题是提供一种闪存单元结构，能改善源漏极的积累效应对于读取的影响，同时能改善其读取时的噪声。为此，本发明还提供一种闪存单元结构的制造方法。
为解决上述技术问题，本发明提供的闪存单元结构包括：半导体衬底；形成在半导体衬底上方的栅极结构；所述半导体衬底内形成有深P阱，所述深P阱上形成有N型扩散区，所述N型扩散区表层形成有P型掺杂层。
优选地，所述栅极结构为依次形成在半导体衬底上的隧穿氧化层、浮栅层、氧化硅-氮化硅-氧化硅层和控制栅层。
优选地，所述隧穿氧化层的材料为氧化硅。
优选地，所述P型掺杂由P型离子注入而形成，所述P型离子注入剂量为1.0E13-5.0E13。
优选地，所述P型离子为硼离子，其注入能量为3KeV-6KeV；或所述P型离子为氟化硼离子，其注入能量为12KeV-25KeV；或所述离子为铟离子，其注入能量为30KeV-80KeV。
本发明还提供一种闪存单元结构的制造方法，所述方法包括如下步骤：
步骤一、在具有P阱半导体衬底上依次形成隧穿氧化层、浮栅极、氧化硅层、氮化硅层；
步骤二、打开N型扩散区域，并进行N型源漏极离子注入；
步骤三、淀积第一氧化硅层，然后进行P型离子注入，从而在N型扩散区表面形成一层薄的P型掺杂。
优选地，在N型源漏极离子注入后，淀积氧化硅的厚度为50埃。
优选地，所述方法在步骤二后还包括：
步骤四、淀积第二氧化硅层，并使用化学机械掩磨，然后去除部分氧化硅；
步骤五、形成氧化硅-氮化硅-氧化硅层和控制栅极；
步骤六、形成最终的闪存单元结构。
优选地，所述步骤二中注入P型离子注入剂量为1.0E13-5.0E13。
优选地，所述P型离子为硼离子，其注入能量为3KeV-6KeV；或所述P型离子为氟化硼离子，其注入能量为12KeV-25KeV；或所述离子为铟离子，其注入能量为30KeV-80KeV。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有技术中第一种N沟道闪存单元结构示意图。
图2是现有技术中第二种N沟道闪存单元结构示意图。
图3a是图1沿AA＇向切面TEM图。
图3b是图1沿BB＇向切面TEM图。
图4a是图2沿AA＇向切面TEM图。
图4b是图2沿BB＇向切面TEM图。
图5是现有技术中第二种N沟道闪存单元结构的剖面图。
图6是现有技术中第二种N沟道闪存单元结构在读取状态时和控制栅极施加正压时的源漏极的电子状态示意图。
图7是本发明的闪存单元结构的剖面图。
图8是本发明的闪存单元结构在读取状态时和控制栅极施加正压时的源漏极的电子状态示意图。
图9是本发明的闪存单元结构制作方法流程图。
图10a-10e是本发明的闪存单元结构制作方法各步骤中的器件结构剖面图。
附图标记说明
101 P阱 102 N型扩散区
103 P型掺杂
110 隧穿氧化层 111 浮栅层
112 氧化硅-氮化硅-氧化硅层 113 控制栅层
114 氧化硅层 115 氮化硅层
具体实施方式
如图7所示，本发明的闪存单元结构包括半导体衬底，所述衬底用于为后续工艺提供工作平台，所述衬底可以是硅或碳化硅。所述衬底上形成有栅极结构，该栅极结构为依次形成在半导体衬底上的隧穿氧化层110、浮栅层111、氧化硅-氮化硅-氧化硅层112和控制栅层113。
所述隧穿氧化层110的材料为氧化硅，所述隧穿氧化层110用于隔离衬底和浮栅层111，当所形成的闪存存储单元工作时，载流子能够穿过所述隧穿氧化层110在沟道区和浮栅层111之间移动，以实现写入、擦除或编程等操作。
所述浮栅层111的材料为多晶硅。所述浮栅层111用于向半导体衬底内的沟道区获取或输送电子，以实现写入、擦除或编程等操作。
所述氧化硅-氮化硅-氧化硅层112，该ONO叠层结构能实现高的临界电场和低的缺陷密度。由于电场增强效应，初始阶段有较大的漏电流流过，由于氮化硅中具有大量的电子陷阱，电子在氮化硅中迁移率极低，这些电子被氮化硅中的电子陷阱捕获，被捕获的电子降低了底氧中电场强度，对薄弱点起到了一种保护作用。
所述衬底内形成有深P阱101，所述深P阱上形成有N型扩散区102，该N型扩散区102的表面形成有一层薄的P型掺杂103。
如图8所示，由于该N型扩散区102的表面形成有一层薄的P型掺杂103，使得N型扩散区102的表面形成了PN结。该PN结的空间电场区阻止源漏区的电子在电场下移动到表面层。在控制栅极施加正压时，利用表面的P型，阻挡对于源漏极的积累效应，从而改善其对于读取的影响。在源漏极施加正压时，阻挡其中的电子载流子朝向表面的趋势，改善读取时的噪声。
本发明的闪存单元结构不仅可以在65纳米技术节点进行，也可以在90纳米、45纳米或32纳米的技术节点进行。同时，可以有效地缩减浮栅极的存储方式。
如图9所示，本发明的闪存单元结构控制方法包括以下步骤：
步骤一、在具有P阱半导体衬底上依次形成隧穿氧化层、浮栅极、氧化硅层、氮化硅层。图10a示出了在步骤一后的形成的器件结构剖面图。其中，所述隧穿氧化层的形成工艺为沉积工艺，例如化学气相沉积工艺；当所述半导体衬底表面的材料为硅时，所述隧穿氧化层110的形成工艺还能够为热氧化工艺。
所述浮栅层111的形成工艺可以为沉积工艺。
步骤二、打开N型扩散区域，并进行N型源漏极离子注入。图10b示出了在步骤二后的形成的器件结构剖面图。
步骤三、淀积第一氧化硅层，然后进行P型离子注入，从而在N型扩散区表面形成一层薄的P型掺杂。如图10c所示。本发明的方法通过在源漏极N型离子注入后，淀积部分氧化硅，然后进行P型离子注入，在表面形成一层薄的二极管。利用PN结的空间电场阻止源漏区的电子在电场下移动到表面层。在控制栅极施加正压时，利用表面的P型，阻挡对于源漏极的积累效应，改善其对于读取的影响，提高了闪存存储单元的耐久性。在源漏极施加正压时，阻挡其中的电子载流子朝向表面的趋势，改善读取时的噪声。由于本发明可以在65纳米技术节点进行，在满足对大容量闪存的要求的同时，利用现有技术节点，每片硅片上的芯片数量可以减少。此外，本发明的闪存单元也可以用高节点的技术进行生产，并未闪存的存储单元的尺寸进一步缩减提供了足够的空间。
步骤四、淀积第二氧化硅层，并使用化学机械研磨，然后去除部分第二氧化硅。如图10d所示。
步骤五、形成氧化硅-氮化硅-氧化硅层112和控制栅层113。图10e示出了在步骤五后的形成的器件结构剖面图。所述氧化硅-氮化硅-氧化硅层112的形成工艺为化学气相沉积工艺。所述氧化硅-氮化硅-氧化硅层112用于隔离所述浮栅层111和后续形成的控制栅层113。随着闪存的存储单元的尺寸的持续缩小，纯氧化硅材料已无法满足浮栅层111和后续形成的控制栅层113之间的电隔离需求，因此，需要氧化硅-氮化硅-氧化硅层112的复合结构以增强浮栅层111和后续形成的控制栅层113之间的电隔离。
步骤六、形成最终的闪存单元结构。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (5)
1.一种闪存单元结构的制造方法，其特征在于，所述方法包括如下步骤：
步骤一、在具有P阱半导体衬底上依次形成隧穿氧化层、浮栅极、氧化硅层、氮化硅层；
步骤二、打开N型扩散区域，并进行N型源漏极离子注入；
步骤三、淀积第一氧化硅层，然后进行P型离子注入，从而在N型扩散区表面形成一层薄的P型掺杂。
2.如权利要求1所述的闪存单元结构的制造方法，其特征在于，在N型源漏极离子注入后，淀积第一氧化硅的厚度为50埃。
3.如权利要求1所述的闪存单元结构的制造方法，其特征在于，所述方法在步骤三后还包括：
步骤四、淀积第二氧化硅层，并使用化学机械研磨，然后去除部分第二氧化硅；
步骤五、形成氧化硅-氮化硅-氧化硅层和控制栅极；
步骤六、形成最终的闪存单元结构。
4.如权利要求1-3中之一所述的闪存单元结构的制造方法，其特征在于，所述步骤二中注入P型离子注入剂量为1.0E13-5.0E13。
5.如权利要求4所述的闪存单元结构的制造方法，其特征在于，
所述P型离子为硼离子，其注入能量为3KeV-6KeV；或
所述P型离子为氟化硼离子，其注入能量为12KeV-25KeV；或
所述P型离子为铟离子，其注入能量为30KeV-80KeV。
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