CN101030582A - 一种单一内嵌多晶硅存储结构及其操作方法 - Google Patents
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims abstract description 69
- 229920005591 polysilicon Polymers 0.000 title claims abstract description 69
- 230000015654 memory Effects 0.000 title claims abstract description 59
- 238000000034 method Methods 0.000 title claims description 64
- 238000009792 diffusion process Methods 0.000 claims abstract description 169
- 238000007667 floating Methods 0.000 claims abstract description 50
- 239000000758 substrate Substances 0.000 claims abstract description 49
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 21
- 239000010703 silicon Substances 0.000 claims abstract description 21
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 20
- 230000000994 depressogenic effect Effects 0.000 claims description 3
- 239000002784 hot electron Substances 0.000 description 13
- 238000005516 engineering process Methods 0.000 description 10
- 230000008520 organization Effects 0.000 description 7
- 238000010276 construction Methods 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- 230000008569 process Effects 0.000 description 4
- 238000009825 accumulation Methods 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000000977 initiatory effect Effects 0.000 description 2
- 239000000725 suspension Substances 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 210000004027 cell Anatomy 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000001808 coupling effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 210000000352 storage cell Anatomy 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
- G11C2216/02—Structural aspects of erasable programmable read-only memories
- G11C2216/10—Floating gate memory cells with a single polysilicon layer
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/60—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the control gate being a doped region, e.g. single-poly memory cell
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- Condensed Matter Physics & Semiconductors (AREA)
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- Semiconductor Memories (AREA)
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Abstract
本发明公开一种单一内嵌多晶硅存储结构，其包括存取晶体管以及形成于硅衬底上的存储元件。此存取晶体管包括植入于硅衬底中的源极与漏极扩散区域、以及形成于硅衬底上并介于源极与漏极扩散区域之间的多晶硅控制栅极。此存储结构包括植入于硅衬底中的源极与漏极扩散区域、以及形成于此硅衬底上并介于源极与漏极扩散区域间的多晶硅浮动栅极；然而，此源极扩散区域包括双扩散结构。
Description
技术领域
下述实施例涉及非易失性存储器件，并特别涉及低成本单一内嵌多晶硅存储结构，其与公知的互补式金属氧化物半导体场效应晶体管(CMOS)工艺兼容。
背景技术
理想状况下，一般需要低成本、低密度非易失性存储器件。提供低成本存储器件的一个方法是，使存储器件的设计与标准CMOS工艺兼容。不幸地，工艺复杂度阻碍了将传统非易失性存储器件整合于CMOS电路中的可能性。举例而言，其需要有多层多晶硅层、不同的栅极氧化物厚度、以及修改后的扩散掺杂条件，均将增加工艺复杂度以及成本，因此阻碍了低成本、低密度非易失性存储器件的实现。
单一内嵌多晶硅存储器件(single poly embedded memory)结构曾被提出作为低成本、低密度非易失性存储器件的选择。图1示出了公知单一内嵌多晶硅存储结构100。如图所示，单一内嵌多晶硅存储结构100包括衬底102以及三个植入于衬底102中的扩散区域104、106、108。在本例中，衬底102为p型硅衬底，而扩散区域104、106、108则为N+型扩散区域。在本例中为氧化层的介质层112形成于衬底102上。多晶硅栅极结构109、110接着形成于氧化层112上。在本例中，栅极结构109、110为n-型多晶硅栅极结构。栅极结构109可作为控制栅极，而栅极110浮接并作为浮动栅极。选择线114可连接至扩散区域108，同时位线118可连接至扩散区域104。
因此，结构100可视为对彼此串联的晶体管。右侧带有浮动栅极110的晶体管结构可作为存储元件，而左侧的晶体管结构可作为右侧存储元件的存取晶体管。提供施加适当电压至选择线114、控制栅极109、位线118、以及衬底102，此存储元件的浮动栅极110可受到编程、擦除、并可读取此存储元件的状态。
图1的结构100的限制处在于，其操作方式仅限于沟道热空穴编程以及沟道热电子擦除。
图2的结构200也提供可利用标准CMOS晶体管的非易失性存储单元。因此，不需要额外的掩模或工艺步骤，提供了较低成本以及工艺兼容性。
为了选择性地编程以及读取单元200，NMOS存取晶体管204与存储元件202串联。因此，每一单元200则需要二个晶体管。在单元200中，编程通过注入电子于存储元件202的栅极而完成。因此，未经编程的元件200导通有微小漏电流，而经编程的单元200则可导通大电流。这是由于存储元件202的浮动栅极中电子数量增加，而诱发在源极与漏极扩散区域之间的沟道反转。
由于PMOS存储元件202的栅极浮接，因此可用做为电荷存储元件。注入存储元件202的浮动栅极的电荷，通过施加最小源极漏极电动势的电压而达成。此偏压将因为源极与浮动栅极间的电容耦合效应而引擎编程漏极电流流经此元件。此总电流将在漏极的高电场区域由冲击游离化而产生电子。电子注入栅极氧化层，并在浮动栅极内累积。此栅极负电荷将在硅/二氧化硅介面诱发导电反转层，且此元件将实质上成为耗尽型晶体管。
此单元可通过在位线以及字线同时施加正极性脉冲而编程。当NMOS元件开启时，电流可流经此存储器件。在足够大的电压下，此PMOS存储结构可进行编程。为了读取单元200，读取电压施加至位线，同时读取电压则施加至字线。
元件200的总体擦除经紫外线(UV)照射而完成。
发明内容
本发明涉及一种单一内嵌多晶硅存储结构，其包括有存取晶体管、以及形成于硅衬底上的存储元件。此存取晶体管包括植入于硅衬底中的源极与漏极扩散区域，以及形成于衬底上且位于源极与漏极扩散区域之间的多晶硅控制栅极。
此存储结构包括植入于硅衬底中的源极与漏极扩散区域，以及形成于衬底上且位于源极与漏极扩散区域之间的多晶硅浮动栅极；然而，此源极扩散区域包括双扩散结构。举例而言，在硅衬底为p型硅衬底的实施例中，此双扩散结构可包括植入在p型硅衬底中的N+型扩散区域、以及植入于N+型扩散区域中的P+型扩散区域，因而形成双扩散结构。
本发明的目的为此单一内嵌多晶硅存储结构可利用沟道热电子技术而编程。
本发明另一目的为此单一内嵌多晶硅存储结构可利用带至带热电子技术而编程。
在本发明又一目的为此单一内嵌多晶硅存储结构可利用源极诱发的带至带热电子技术而编程。
在本发明又一目的为此单一内嵌多晶硅存储结构可利用带至带热空穴技术而擦除。
在本发明又一目的为此单一内嵌多晶硅存储结构可利用富勒-诺德罕(Fowler-Nordheim)擦除技术而擦除。
在本发明又一目的为此单一内嵌多晶硅存储结构可利用紫外线照射而总体擦除。
根据本发明的一方面，提供了一种单一多晶硅存储器件，包括：衬底；控制栅极输入；一组位线输入；选择输入；形成于该衬底上的存取元件，其包括连接至该控制栅极输入的控制栅极、形成于该衬底中的共用扩散区域、以及形成于该衬底中并连接至该选择输入的扩散区域；以及形成于该衬底上的存储元件，该存储元件包括浮动栅极、该共用扩散区域，以及双扩散结构。
根据本发明的另一方面，提供了一种用以编程单一多晶硅存储器件的方法，该单一多晶硅存储器件包括有包括连接至控制栅极输入的控制栅极，共用扩散区域，以及连接至选择输入的源极扩散区域的存取元件，以及包括有浮动栅极，该共用扩散区域，以及双扩散结构的存储元件，该双扩散结构包括连接至第一位线的第一扩散区域、以及连接至第二位线的第二扩散区域，该方法包括：施加正向编程电压至该控制栅极；施加正向编程电压至该第二位线；以及施加0伏特至该第一位线。
根据本发明的另一方面，提供了一种用以编程该单一多晶硅存储器件的方法，该单一多晶硅存储器件包括有包括连接至控制栅极输入的控制栅极，共用扩散区域，以及连接至选择输入的源极扩散区域的存取元件，以及包括有浮动栅极，该共用扩散区域，以及双扩散结构的存储元件，该双扩散结构包括连接至第一位线的第一扩散区域，以及连接至第二位线的第二扩散区域，该方法包括：施加正向编程电压至该控制栅极；施加负向编程电压至该第一位线；以及施加0伏特至该第二位线。
根据本发明的另一方面，提供了一种用以编程该单一多晶硅存储器件的方法，该单一多晶硅存储器件包括有包括连接至控制栅极输入的控制栅极，共用扩散区域，以及连接至选择输入的源极扩散区域存取元件，以及包括有浮动栅极，该共用扩散区域，以及双扩散结构的存储元件，该双扩散结构包括连接至第一位线的第一扩散区域，以及连接至第二位线的第二扩散区域，该方法包括：施加正向编程电压至该控制栅极；施加正向编程电压至该选择输入；施加负向编程电压至该第一位线；以及施加0伏特至该第二位线。
根据本发明的另一方面，提供了一种用以擦除该单一多晶硅存储器件的方法，该单一多晶硅存储器件包括有包括连接至控制栅极输入的控制栅极，共用扩散区域，以及连接至选择输入的源极扩散区域的存取元件，以及包括有浮动栅极，该共用扩散区域，以及双扩散结构的存储元件，该双扩散结构包括连接至第一位线的第一扩散区域，以及连接至第二位线的第二扩散区域，该方法包括：施加正向擦除电压至该控制栅极；施加正向擦除电压至该第二位线；以及施加0伏特至该第一位线。
根据本发明的另一方面，提供了一种用以擦除该单一多晶硅存储器件的方法，该单一多晶硅存储器件包括有包括连接至控制栅极输入的控制栅极，共用扩散区域，以及连接至选择输入的源极扩散区域的存取元件，以及包括有浮动栅极，该共用扩散区域，以及双扩散结构的存储元件，该双扩散结构包括连接至第一位线的第一扩散区域，以及连接至第二位线的第二扩散区域，该方法包括：施加正擦除电压至该控制栅极；施加负擦除电压至该第一位线；施加正擦除电压至该选择输入；以及施加0伏特至该第二位线。
根据本发明的另一方面，提供了一种用以擦除该单一多晶硅存储器件的方法，该单一多晶硅存储器件包括有包括连接至控制栅极输入的控制栅极、共用扩散区域，以及连接至选择输入的源极扩散区域的存取元件，以及包括有浮动栅极，该共用扩散区域，以及双扩散结构的存储元件，该双扩散结构包括连接至第一位线的第一扩散区域，以及连接至第二位线的第二扩散区域，该方法包括暴露该浮动栅极至紫外线照射中。
根据本发明的另一方面，提供了一种用以读取该单一多晶硅存储器件的方法，该单一多晶硅存储器件包括有包括连接至控制栅极输入的控制栅极，共用扩散区域，以及连接至选择输入的源极扩散区域的存取元件，以及包括有浮动栅极，该共用扩散区域，以及双扩散结构的存储元件，该双扩散结构包括连接至第一位线的第一扩散区域，以及连接至第二位线的第二扩散区域，该方法包括：施加正向读取电压至该控制栅极；施加正读取电压至该第二位线；施加低电压至该第一位线；以及施加低电压至该选择输入。
以下详细说明本发明的结构与方法。本发明内容说明部分的目的并非在于定义本发明。本发明由权利要求书所定义。凡本发明的实施例、特征、目的及优点等将可通过下列说明权利要求书及附图获得充分了解。
附图说明
图1示出了公知单一内嵌多晶硅存储结构；
图2示出了另一公知单一内嵌多晶硅存储结构；
图3示出了本发明的实施例中，示例单一内嵌多晶硅存储结构，其包括有双扩散结构；
图4示出了图3中的结构进行沟道热电子编程的步骤；
图5示出了图3中的结构进行带至带热电子编程的步骤；
图6示出了图3中的结构进行源极诱发带至带热电子注入编程的步骤；
图7示出了图3中的结构进行带至带热空穴注入擦除的步骤；
图8示出了图3中的结构进行带富勒-诺德罕擦除的步骤；
图9A与9B示出了图3中的结构进行总体紫外线擦除的步骤；以及
图10A与10B示出了图3中的结构进行示例读取步骤。
主要元件符号说明
100 公知单一内嵌多晶硅存储结构
102 衬底
104 扩散区域
106 扩散区域
108 扩散区域。
109 多晶硅栅极结构
110 多晶硅栅极结构
112 介质层(氧化层)
114 选择线
116 控制线
118 位线
200 结构
202 存储元件
204 NMOS存取晶体管
300 单一内嵌多晶硅存储结构
301 双扩散结构
302 P型扩散区域
304 N+型扩散区域
308，310 扩散区域
314 沟道
316 沟道
318 选择线
324 P位线
326 N位线
328，330 多晶硅栅极
332 电子
340 UV射线
342 介质层(氧化层)
344 读取电流
具体实施方式
下述实施例用以描述兼容于公知CMOS工艺的单一内嵌多晶硅存储结构。因此，低成本、低密度非易失性存储器件可通过下述实施例而获得。后述的单一内嵌多晶硅存储结构包括有双扩散结构。因此，可使用多种不同技术以编程以及擦除后述结构。举例而言，在UV擦除操作以外，此元件可利用一种以上电气技术而擦除。
图3示出了本发明系统与方法的实施例中，包括有双扩散结构301的单一内嵌多晶硅存储结构300。结构300包括硅衬底306，且硅衬底中植入有三个扩散区域301、308、310。在图3的实施例中，硅衬底306为P型硅衬底，且每一扩散区域301、308、310包括有植入于硅衬底306中的N+型扩散区域。然而，双扩散区域301还包括植入于N+型扩散区域304中的P+型扩散区域302。
在本例中为氧化层的介质层342接着形成于衬底306上，如图所示。N型多晶硅栅极328、330接着形成于氧化层342上。
因此，结构300包括二个晶体管结构。此N型多晶硅栅极可用以在存储器应用中，存储浮动栅极中的电荷。N型多晶硅栅极328可连接至控制栅极输入，且因此左侧的晶体管结构可作为用以存取右侧存储结构中所存储数据的存取元件。扩散区域310可连接至选择线318，而扩散区域302可连接至P位线324，且扩散区域304可连接至N位线326。
如下所详述，通过施加适当的编程电压至选择线318、控制栅极328、P位线324、N位线326以及衬底306，电荷可经由多种不同机制而存储于浮动栅极330中。施加正确电压至选择线318、控制栅极328、P位线324、N位线326以及衬底306，则可读取此浮动栅极330的状态。结构300也可通过下述电气方式或紫外线总擦除方式进行擦除操作。
图4示出了用以编程结构300的示例方法。在图4中，使用沟道热电子技术以存储电荷于浮动栅极330中。特别地，其产生电位于扩散区域301与扩散区域308之间，此电位将致使漏极电流流经此元件。此漏极电流将通过撞击游离化而在此高电场中产生电子。电子可接着注入于栅极氧化层中、并在浮动栅极330中累积。因此，此结构300右侧的存储元件，经历高临界电位(Vt)状态而关闭此存储元件的电流路径。
结构300可依据图4所示的方法，同时施加正电压至N位线326与控制栅极328而编程。在图4的实施例中，施加3伏特的编程电压制控制栅极328，并施加6伏特的编程电压至N位线326。选择线318、P位线324、以及衬底306则在此编程操作中维持于0伏特。
图5示出了一种利用带至带热电子注入技术而编程结构300的方法。因此，在图5步骤中，产生电压差于P+型扩散区域302与浮动栅极330之间。此热电子将从此电压差获得能量，并开始进行加速；然而，此热电子受到周围的扩散区域304限制而不会导入沟道314中。一旦热电子带有足够能量时，则会被浮动栅极330所吸引，并在此以存储电荷方式累积。一旦在浮动栅极330中存储有足够量的电子332，此程序即终结。
在图5的范例中，如-5伏特的编程负电压施加至P位线324，同时如3伏特的编程正电压施加至控制栅极328。在图5的编程操作中，选择线318、N位线326、以及衬底306可维持于0伏特。
再次地，一旦足够电荷存储于浮动栅极330中时，在结构300的右侧的存储结构将作为累积模式晶体管。
图6示出了使用源极诱发带至带热电子注入技术而编程结构300的示例方法。在图6的实施例中，约为5伏特的编程电压施加至控制栅极328，而-3伏特的编程电压则施加至P位线324。此电压差将致使电子332从扩散区域302经由氧化层342而被注入浮动栅极330中。此外，编程电压施加至选择线318，而在扩散区域301与扩散区域310之间产生电压差。此电压差可提供能量至电子332，以协助电子332从扩散区域302过渡至浮动栅极330中。
如上所述，可使用多种擦除技术以对结构300右侧的存储元件进行擦除动作。举例而言，图7根据本发明的实施例，示出利用带至带空穴注入而擦除结构300的方法。因此，通过施加擦除正电压至控制栅极328与扩散区域304，而产生电压差于栅极328与扩散区域304之间。在此擦除操作中，选择线318、P位线324以及衬底306可维持于0伏特。此电压差将致使空穴被吸引至浮动栅极330。因此，空穴将从扩散区域304注入至浮动栅极330，并在此抵销先前注入至浮动栅极330的电子。在图7的实施例中，施加7伏特的擦除电压至控制栅极328，并施加5伏特至N位线326。
图8示出了一种利用富勒-诺德罕(FN)擦除技术而擦除结构300的方法。在图8的实施例中，使用漏极侧隧穿。为了诱发电子隧穿，控制正电压施加至控制栅极328以及选择线318。此外，施加负电压至P位线324，同时将N位线326与衬底306维持于0伏特。特别地，在图8的实施例中，施加8伏特至选择线318、施加7伏特至控制栅极328、并施加-2伏特至P位线324。此种电压组合将使电子332从浮动栅极330经由氧化层342而隧穿至扩散区域308，如图所示。
图9A与9B示出了照射结构300的总体紫外线的示意图。图9A示出了结构300经过上述各种方式之一而编程的结果。为了擦除结构300，元件200暴露至UV射线340中，如图9B所示。UV射线340将降低存储结构的临界电压，并允许电子克服浮动栅极的能障，而扩散经过衬底306。
图10A与10B示出了用以读取结构300中的存储结构的编程状态的方法。因此，在图10A中，浮动栅极330已经由上述方法之一而存储电荷并编程。为了读取结构300，读取正电压施加至控制栅极328，同时施加正电压至N位线326。由于负电荷存储于图10中的浮动栅极330中，施加上述读取电压并不足以允许电流流经沟道314，因为在存储元件的浮动栅极中所增加的电子数目，将诱发源极与漏极扩散区域之间P沟道314的累积。因此，右侧的存储晶体管结构实质上关闭，如图所示，并且没有电流流经选择线。
相反地，在图10B中，正电荷存储于浮动栅极330之中。擦除的元件300导通了大量电流。因此，当施加读取电压时，此存储晶体管结构实质上开启，意味着电流无法流经沟道314，进而在存取结构的沟道316中产生读取电流。读取电流接着可在选择线318中被检测到。
在图10A与10B所述的实施例中，可施加3伏特电压至控制栅极328，并施加1伏特读取电压至N位线326。选择线318、P位线324、以及衬底306则维持于0伏特。
因此，单一内嵌多晶硅存储结构，例如结构300，兼容于公知的CMOS工艺技术，进而允许低成本、低密度的存储结构。此外，结构300的优点在于其可利用多种电气编程技术而进行编程，并可利用电气擦除技术或总紫外线擦除操作方式进行擦除。
在上述实施例中，存取晶体管以及存储晶体管结构均为NMOS结构，且其包括植入于P型硅衬底中的N型扩散区域。也可使用N型硅衬底中的PMOS结构。
虽然本发明已参照较佳实施例来加以描述，应该了解的是，本发明创作并未不限于其详细描述的内容。替换方式及修改方式已于先前描述中所建议，并且其他替换方式及修改方式将为本领域的技术人员可想到的。特别是，根据本发明的结构与方法，所有具有实质上相同于本发明的构件结合而达成与本发明实质上相同结果的皆不脱离本发明的范围。因此，所有这些替换方式及修改方式意欲落在本发明于随附的权利要求书及其等价物所界定的范围中。任何在前文中提及的专利申请以及公开文本，均列为本申请的参考。
Claims (29)
1.一种单一多晶硅存储器件，包括：
衬底；
控制栅极输入；
一组位线输入；
选择输入；
形成于该衬底上的存取元件，其包括连接至该控制栅极输入的控制栅极、形成于该衬底中的共用扩散区域、以及形成于该衬底中并连接至该选择输入的扩散区域；以及
形成于该衬底上的存储元件，该存储元件包括浮动栅极、该共用扩散区域，以及双扩散结构。
2.如权利要求1所述的单一多晶硅存储器件，其中该双扩散结构包括形成于第二扩散区域中的第一扩散区域。
3.如权利要求2所述的单一多晶硅存储器件，其中该衬底为P型硅衬底，且其中该第一扩散区域为P型扩散区域，同时该第二扩散区域为N型扩散区域。
4.如权利要求1所述的单一多晶硅存储器件，还包括形成于该衬底上的介质层，且其中该控制栅极与浮动栅极形成于该介质层上。
5.在单一多晶硅存储器件中，其包括有包括连接至控制栅极输入的控制栅极，共用扩散区域，以及连接至选择输入的源极扩散区域的存取元件，以及包括有浮动栅极，该共用扩散区域，以及双扩散结构的存储元件，该双扩散结构包括连接至第一位线的第一扩散区域、以及连接至第二位线的第二扩散区域，一种用以编程该单一多晶硅存储器件的方法，包括：
施加正向编程电压至该控制栅极；
施加正向编程电压至该第二位线；以及
施加0伏特至该第一位线。
6.如权利要求5所述的方法，其中该施加至该控制栅极的编程电压约为3伏特。
7.如权利要求5所述的方法，其中该施加至该第二位线的编程电压约为6伏特。
8.在单一多晶硅存储器件中，其包括有包括连接至控制栅极输入的控制栅极，共用扩散区域，以及连接至选择输入的源极扩散区域的存取元件，以及包括有浮动栅极，该共用扩散区域，以及双扩散结构的存储元件，该双扩散结构包括连接至第一位线的第一扩散区域，以及连接至第二位线的第二扩散区域，一种用以编程该单一多晶硅存储器件的方法，包括：
施加正向编程电压至该控制栅极；
施加负向编程电压至该第一位线；以及
施加0伏特至该第二位线。
9.如权利要求8所述的方法，其中所施加至该控制栅极的该编程电压约为3伏特。
10.如权利要求8所述的方法，其中所施加至该第一位线的该编程电压约为-5伏特。
11.在单一多晶硅存储器件中，其包括有包括连接至控制栅极输入的控制栅极，共用扩散区域，以及连接至选择输入的源极扩散区域存取元件，以及包括有浮动栅极，该共用扩散区域，以及双扩散结构的存储元件，该双扩散结构包括连接至第一位线的第一扩散区域，以及连接至第二位线的第二扩散区域，一种用以编程该单一多晶硅存储器件的方法，包括：
施加正向编程电压至该控制栅极；
施加正向编程电压至该选择输入；
施加负向编程电压至该第一位线；以及
施加0伏特至该第二位线。
12.如权利要求11所述的方法，其中所施加至该控制栅极的该编程电压约为5伏特。
13.如权利要求11所述的方法，其中所施加至该第一位线的该编程电压约为-3伏特。
14.如权利要求11所述的方法，其中所施加至该选择输入的该编程电压约为2伏特。
15.在单一多晶硅存储器件中，其包括有包括连接至控制栅极输入的控制栅极，共用扩散区域，以及连接至选择输入的源极扩散区域的存取元件，以及包括有浮动栅极，该共用扩散区域，以及双扩散结构的存储元件，该双扩散结构包括连接至第一位线的第一扩散区域，以及连接至第二位线的第二扩散区域，一种用以擦除该单一多晶硅存储器件的方法，包括：
施加正向擦除电压至该控制栅极；
施加正向擦除电压至该第二位线；以及
施加0伏特至该第一位线。
16.如权利要求15所述的方法，其中所施加至该控制栅极的该擦除电压约为7伏特。
17.如权利要求15所述的方法，其中所施加至该第二位线的该擦除电压约为5伏特。
18.在单一多晶硅存储器件中，其包括有包括连接至控制栅极输入的控制栅极，共用扩散区域，以及连接至选择输入的源极扩散区域的存取元件，以及包括有浮动栅极，该共用扩散区域，以及双扩散结构的存储元件，该双扩散结构包括连接至第一位线的第一扩散区域，以及连接至第二位线的第二扩散区域，一种用以擦除该单一多晶硅存储器件的方法，包括：
施加正擦除电压至该控制栅极；
施加负擦除电压至该第一位线；
施加正擦除电压至该选择输入；以及
施加0伏特至该第二位线。
19.如权利要求18所述的方法，其中所施加至该控制栅极的该擦除电压约为7伏特。
20.如权利要求18所述的方法，其中所施加至该第一位线的该擦除电压约为-2伏特。
21.如权利要求18所述的方法，其中所施加至该选择输入的该编程电压约为8伏特。
22.在单一多晶硅存储器件中，其包括有包括连接至控制栅极输入的控制栅极、共用扩散区域，以及连接至选择输入的源极扩散区域的存取元件，以及包括有浮动栅极，该共用扩散区域，以及双扩散结构的存储元件，该双扩散结构包括连接至第一位线的第一扩散区域，以及连接至第二位线的第二扩散区域，一种用以擦除该单一多晶硅存储器件的方法，包括暴露该浮动栅极至紫外线照射中。
23.在单一多晶硅存储器件中，其包括有包括连接至控制栅极输入的控制栅极，共用扩散区域，以及连接至选择输入的源极扩散区域的存取元件，以及包括有浮动栅极，该共用扩散区域，以及双扩散结构的存储元件，该双扩散结构包括连接至第一位线的第一扩散区域，以及连接至第二位线的第二扩散区域，一种用以读取该单一多晶硅存储器件的方法，包括：
施加正向读取电压至该控制栅极；
施加正读取电压至该第二位线；
施加低电压至该第一位线；以及
施加低电压至该选择输入。
24.如权利要求23所述的方法，其中所施加至该控制栅极的该正读取电压，约为3伏特。
25.如权利要求23所述的方法，其中所施加至该第二位线的该正读取电压，约为1伏特。
26.如权利要求23所述的方法，其中所施加至该第一位线的该低电压，约为0伏特。
27.如权利要求23所述的方法，其中所施加至该选择输入的该低电压，约为0伏特。
28.如权利要求23所述的方法，其中所施加至该控制栅极，该第一位线，该第二位线，以及该选择输入的电压，在当该浮动栅极中并无存储电荷、或存储有正电荷时，会产生流经该单一多晶硅存储器件的大电流。
29.如权利要求23所述的方法，其中所施加至该控制栅极、该第一位线、该第二位线、以及该选择输入的电压，在当该浮动栅极中存储有负电荷时，会产生流经该单一多晶硅存储器件的低电流。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/363,313 US20070200164A1 (en) | 2006-02-27 | 2006-02-27 | Single poly embedded memory structure and methods for operating the same |
| US11/363,313 | 2006-02-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101030582A true CN101030582A (zh) | 2007-09-05 |
| CN101030582B CN101030582B (zh) | 2011-05-18 |
Family
ID=38443151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2007100053070A Expired - Fee Related CN101030582B (zh) | 2006-02-27 | 2007-02-14 | 一种单一内嵌多晶硅存储结构及其操作方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20070200164A1 (zh) |
| CN (1) | CN101030582B (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102201412A (zh) * | 2010-03-25 | 2011-09-28 | 江苏丽恒电子有限公司 | 单栅非易失性快闪存储单元、存储器件及其制造方法 |
| CN108054168A (zh) * | 2017-11-14 | 2018-05-18 | 上海华力微电子有限公司 | 闪存单元结构及其制造方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070210369A1 (en) * | 2006-03-13 | 2007-09-13 | Bomy Chen | Single gate-non-volatile flash memory cell |
| JP2008300520A (ja) * | 2007-05-30 | 2008-12-11 | Ricoh Co Ltd | 半導体装置 |
| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1187659A (ja) * | 1997-09-05 | 1999-03-30 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| US6617637B1 (en) * | 2002-11-13 | 2003-09-09 | Ememory Technology Inc. | Electrically erasable programmable logic device |
-
2006
- 2006-02-27 US US11/363,313 patent/US20070200164A1/en not_active Abandoned
-
2007
- 2007-02-14 CN CN2007100053070A patent/CN101030582B/zh not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102201412A (zh) * | 2010-03-25 | 2011-09-28 | 江苏丽恒电子有限公司 | 单栅非易失性快闪存储单元、存储器件及其制造方法 |
| CN102201412B (zh) * | 2010-03-25 | 2013-04-03 | 上海丽恒光微电子科技有限公司 | 单栅非易失性快闪存储单元、存储器件及其制造方法 |
| CN108054168A (zh) * | 2017-11-14 | 2018-05-18 | 上海华力微电子有限公司 | 闪存单元结构及其制造方法 |
| CN108054168B (zh) * | 2017-11-14 | 2020-06-26 | 上海华力微电子有限公司 | 闪存单元结构及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20070200164A1 (en) | 2007-08-30 |
| CN101030582B (zh) | 2011-05-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20110518 Termination date: 20210214 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |