CN1263140C - 非易失性存储器的结构及其操作方法 - Google Patents
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Abstract
一种非易失性存储器的结构，此非易失性存储器的结构是由多个存储单元、多条字符线，多条漏极线与多条源极线所构成。其中，多个存储单元以每两个存储单元为一组而形成多个存储单元组，这些存储单元组并排成一行/列阵列。每一行中的各个存储单元组中各存储单元共享一源极区，且每一行中的相邻两存储单元组共享一漏极区。每一行中的各存储单元组中各存储单元的源极区各自耦接至所对应的一条源极线。每一行中的各存储单元组中各存储单元的漏极区各自耦接至所对应的一条漏极线。每一列的各存储单元的栅极皆耦接对应的一条字符线。
Description
技术领域
本发明是有关于一种非易失性存储器(Non-Volatile Memory)的结构及其操作方法，且特别是有关于一种单一存储单元二位(1 Cell 2Bits)储存的可电抹除且可程序只读存储器(Electrically ErasableProgrammable Read Only Memory，EEPROM)的结构及其操作方法。
背景技术
非易失性存储器中的可电抹除且可程序只读存储器具有可进行多次数据的存入、读取、抹除等动作，且存入的数据在断电后也不会消失的优点，所以已成为个人计算机和电子设备所广泛采用的一种存储器元件。
典型的可电抹除且可程序只读存储器是以掺杂的多晶硅制作浮置栅极(Floating Gate)与控制栅极(Control Gate)。当存储器进行程序化(Program)时，注入浮置栅极的电子会均匀分布于整个多晶硅浮置栅极层之中。然而，当多晶硅浮置栅极层下方的隧穿氧化层有缺陷存在时，就容易造成元件的漏电流，影响元件的可靠度。
因此，为了解决可电抹除可程序只读存储器元件漏电流的问题，目前公知的一种方法是采用一电荷陷入层取代多晶硅浮置栅极，此电荷陷入层的材质例如是氮化硅。这种氮化硅电荷陷入层上下通常各有一层氧化硅，而形成一种包含氧化硅/氮化硅/氧化硅(ONO)复合层在内的堆栈式(Stacked)栅极结构，具有此堆栈式栅极结构的EEPROM通称为氮化硅只读存储器(NROM)。当施加电压于此元件的控制栅极与源/漏极区上以进行程序化时，通道区中接近漏极区之处会产生热电子而注入电荷陷入层中。由于氮化硅具有捕捉电子的特性，因此，注入电荷陷入层之中的电子并不会均匀分布于整个电荷陷入层之中，而是集中于电荷陷入层的局部区域上。由于注入电荷陷入层的电子仅集中于局部的区域，因此，对于隧穿氧化层中缺陷的敏感度较小，元件漏电流的现象较不易发生。
此外，氮化硅只读存储器的另一项优点是，在进行程序化时，可以使堆栈式栅极第一侧的源/漏极区具有较高的电压，而在接近于第一侧的源/漏极区的氮化硅层中存入电子；并且也可以使堆栈式栅极第二侧的源/漏极区具有较高的电压，而在接近于第二侧的源/漏极区的氮化硅层中存入电子。故而，通过改变控制栅极与其两侧的源极/漏极区上所施加的电压，单一的氮化硅层之中可以存在两群电子、单一群电子或是不存在电子。因此，氮化硅只读存储器可以在单一的存储单元之中写入四种状态，为一种单一存储单元二位(2bits/cell)的非易失性存储器。
图1所为公知一种氮化硅只读存储器阵列的部分电路图(如美国专利US5,966,603号案)。在图1中是以3×3阵列结构，也就是3列存储单元与3行存储单元的阵列结构为例做说明，且每一个存储单元可以储存二位数据。在图1中共包括存储单元Qn1～Qn9、字符线WL01～WL03、位线BL1、BL2与源极线SL1、SL2。其中，存储单元Qn1、Qn4、Qn7的漏极耦接至位线BL1。存储单元Qn1与Qn2、存储单元Qn4与Qn5、存储单元Qn7与Qn8所属的源极耦接至源极线SL1。存储单元Qn2与Qn3、存储单元Qn5与Qn6、存储单元Qn8与Qn9所属的漏极耦接至位线BL2。存储单元Qn3、Qn6、Qn9的源极耦接至源极线SL2。同一行的存储单元Qn1、Qn2、Qn3的栅极耦接至字符线WL01，存储单元Qn4、Qn5、Qn6的栅极耦接至字符线WL02，存储单元Qn7、Qn8、Qn9的栅极耦接至字符线WL03。
在上述的氮化硅只读存储器中，由于同一列存储单元中的各个存储单元的源极与漏极分别耦接至所对应的一源极线与一位线。同一行存储单元中的各个存储单元的栅极耦接至同一条字符线，同一行存储单元中相邻两存储单元共享一源极区，共享一源极区的各存储单元则分别与相邻的另一存储单元共享一漏极区。因此，当要进行存储单元的编程时，必须针对每个存储单元所对应的位线、源极线，施加不同的电压。因此编程的步骤较麻烦。
举例来说，对存储单元Qn5源极侧位进行编程时，施加-5伏特电压于字符线WL02上，并且施加5伏特电压于源极线SL1上，使位线BL2为0伏特，利用价带-导带间热空穴注入效应，使空穴注入存储单元Qn5源极侧的电荷陷入层中以进行程序化。然而，在进行存储单元Qn5源极侧位编程时，由于存储单元Qn4与存储单元Qn5共享同一条字符线WL02与同一条源极线SL1，所以如果存储单元Qn4所耦接的位线BL1也为0伏特，则存储单元Qn4源极侧位也会被程序化。因此，为了避免存储单元Qn4源极侧位被程序化，则需要另外施加3伏特电压于存储单元Qn4所对应的位线BL1上。同样的，对存储单元Qn5漏极侧位进行编程时，施加-5伏特电压于字符线WL02上，并且施加5伏特电压于漏极线BL2上，使源极线SL1为0伏特，利用价带-导带间热空穴注入效应，使空穴注入存储单元Qn5漏极侧的电荷陷入层中以进行程序化。然而，在进行存储单元Qn5漏极侧位编程时，由于存储单元Qn6与存储单元Qn5共享同一条字符线WL02与同一条漏极线BL2，所以如果存储单元Qn6所耦接的源极线SL2也为0伏特，则存储单元Qn6漏极侧位也会被程序化。因此，为了避免存储单元Qn6漏极侧位被程序化，则需要另外施加3伏特电压于存储单元Qn6所对应的源极线SL2上。因而使得编程的步骤较麻烦。
另一方面，上述公知的氮化硅只读存储器阵列采用埋入式源极线与埋入式位线，因此其电阻较高，而无法提高存储单元的操作速度。
发明内容
有鉴于此，本发明的一目的就是在提供一种非易失性存储器的结构及其操作方法，在进行编程时不会影响到其它存储单元，并能够以单一位(Bit)、字节(Byte)、节区(Sector)为单位进行程序化。
为达成上述目的，本发明提供一种非易失性存储器的结构，此非易失性存储器的结构是由多个存储单元、多条字符线，多条漏极线与多条源极线所构成，其中多个存储单元以每两个存储单元为一组而形成多个存储单元组，这些存储单元组并排成一行/列阵列。每一行中的各存储单元组中各存储单元共享一源极区，且每一行中的相邻两存储单元组共享一漏极区。每一行中的各存储单元组中各存储单元的源极区各自耦接至所对应的一条源极线。每一行中的各存储单元组中各存储单元的漏极区各自耦接至所对应的一条漏极线。每一列的各存储单元的栅极皆耦接对应的一条字符线。
而且，本发明的非易失性存储器的结构更具备有多个源极线选择晶体管、多个漏极线选择晶体管、多条源极线选择线、多条漏极线选择线、一总源极线与一总漏极线。其中，各个源极线分别电性连接至所对应的源极线选择晶体管，各个源极线选择晶体管再电性连接至总源极线，且各源极线选择晶体管的栅极分别耦接至一源极线选择线。各个漏极线分别电性连接至所对应的漏极线选择晶体管，各个漏极线选择晶体管再电性连接至总漏极线。且各漏极线选择晶体管的栅极各自耦接一漏极线选择线。
在本发明的非易失性存储器的结构中，源极线及漏极线的材质较佳为低电阻的金属。由于存储单元的源极区或漏极区分别通过接触窗而连接至对应的金属源极线或金属漏极线，因此与公知采用埋入式位线的存储器阵列相比，其可以降低阻值而提高操作速度。
而且，本发明的非易失性存储器的阵列结构并非采用埋入式位线架构，因此可在字符线形成后，再形成源极区/漏极区，其工艺与互补式金氧半导体(CMOS)的工艺较为符合。
此外，存储单元的源极区/漏极区分别通过接触窗连接至对应的源极线或漏极线，如果存储单元的侧壁形成有间隙壁，且不同行的存储单元间具有隔离结构，则在形成接触窗时可以采用无边界接触窗(Borderless Contact)工艺。
另外，在周边电路区中的选择晶体管共享一条总源/漏极线，使选择晶体管的阵列结构较紧密，因此选择晶体管的选择线可以制作的较宽，而可以缩小选择晶体管的电阻负载效应。
本发明另外提供一种非易失性存储器的操作方法，适用于操作一存储单元阵列结构，此存储单元阵列结构是由多个存储单元、多条字符线，多条漏极线与多条源极线所构成，其中多个存储单元以每两个存储单元为一组而形成多个存储单元组，这些存储单元组并排成一行/列阵列。每一行中的各存储单元组中各存储单元共享一源极区，且每一行中的相邻两存储单元组共享一漏极区。每一行中的各存储单元组中各存储单元的源极区各自耦接至所对应的一条源极线。每一行中的各存储单元组中各存储单元的漏极区各自耦接至所对应的一条漏极线。每一列的各存储单元的栅极皆耦接对应的一条字符线。此操作方法包括：在进行程序化操作时，于选定的一存储单元所耦接的字符线上施加一第一正电压，于选定的存储单元所耦接的漏极线上施加一第二正电压，并使选定的存储单元所耦接的源极线为0伏特，以利用通道热电子注入效应程序化选定的存储单元的漏极侧位。进行抹除操作时，于选定的存储单元所耦接的字符线上施加一第一负电压，于选定的存储单元所耦接的漏极线上施加一第三正电压，并使选定的存储单元所耦接的源极线0伏特，以利用价带-导带间热空穴注入效应抹除选定的存储单元的漏极侧位。
而且，上述的非易失性存储器的操作方法，更包括：进行程序化操作时，于选定的存储单元所耦接的字符线上施加第一正电压，于选定的存储单元所耦接的源极线上施加第二正电压，并使选定的存储单元所耦接的漏极线为0伏特，以利用通道热电子注入效应程序化选定的存储单元的源极侧位。进行抹除操作时，于选定的存储单元所耦接的字符线上施加第一负电压，于选定的存储单元所耦接的源极线上施加第三正电压，并使选定的存储单元所耦接的漏极线为0伏特，以利用价带-导带间热空穴注入效应抹除选定的存储单元的源极侧位。
本发明的非易失性存储器阵列结构的操作方法是利用通道热电子注入效应进行程序化、价带-导带间热空穴注入效应进行抹除，并且可以对单一存储单元的单一位为单位进行程序化及抹除，而不会对其他存储单元的程序化及抹除造成影响。当然，本发明的非易失性存储器阵列的程序化及抹除操作也可通过各字符线、总源极线、总漏极线、源极线选择线与漏极线选择线的控制，而以字节、节区，或是区块为单位进行编码及抹除。
本发明再提供一种非易失性存储器的操作方法，适用于操作一存储单元阵列结构，此存储单元阵列结构是由多个存储单元、多条字符线，多条漏极线与多条源极线所构成，其中多个存储单元以每两个存储单元为一组而形成多个存储单元组，这些存储单元组并排成一行/列阵列。每一行中的各存储单元组中各存储单元共享一源极区，且每一行中的相邻两存储单元组共享一漏极区。每一行中的各存储单元组中各存储单元的源极区各自耦接至所对应的一条源极线。每一行中的各存储单元组中各存储单元的漏极区各自耦接至所对应的一条漏极线。每一列的各存储单元的栅极皆耦接对应的一条字符线。此操作方法包括：进行抹除操作时，于选定的存储单元所耦接的字符线上施加第一正电压，并使选定的存储单元所耦接的漏极线、源极线为0伏特，以利用通道F-N隧穿效应抹除选定的存储单元的漏极侧位与源极侧位。进行程序化操作时，于选定的存储单元所耦接的字符线上施加第一负电压，于选定的存储单元所耦接的漏极线上施加第二正电压，并使选定的存储单元所耦接的源极线0伏特，以利用价带-导带间热空穴注入效应程序化选定的存储单元的漏极侧位。
而且，上述非易失性存储器的操作方法，更包括在进行程序化操作时，于选定的存储单元所耦接的字符线上施加第一负电压，于选定的存储单元所耦接的源极线上施加第二正电压，并使选定的存储单元所耦接的漏极线0伏特，以利用价带-导带间热空穴注入效应程序化选定的存储单元的源极侧位。
此外，本发明的非易失性存储器阵列结构的操作方法是利用通道F-N隧穿效应进行抹除、价带-导带间热空穴注入效应进行程序化。在进行通道F-N隧穿效应抹除时，为抹除一整列的存储单元，当然也可以通过各字符线的控制，而以节区或是区块为单位进行抹除。而且，利用价带-导带间热空穴注入效应进行编码时，能够以单一存储单元的单一位为单位进行程序化，而不会对其他存储单元的程序化造成影响。当然也可通过各字符线、总源极线、总漏极线、源极线选择线与漏极线选择线的控制，而以字节、节区，或是区块为单位进行编码。
附图说明
图1为一种公知的非易失性存储器阵列的电路简图；
图2A为本发明的非易失性存储器的结构俯视图；
图2B为本发明的非易失性存储器的结构剖面图；
图3为本发明的非易失性存储器阵列的电路简图；
图4A为本发明的非易失性存储器存储单元程序化操作过程的示意图；
图4B为本发明的非易失性存储器存储单元抹除操作过程的示意图；
图5A为本发明的非易失性存储器存储单元另一种抹除操作过程的示意图；以及
图5B为本发明的非易失性存储器存储单元另一种程序化操作过程的示意图。
100：存储单元阵列区
102：周边电路区
104、Qm1、Qm2、Qm3、Qm4、Qm5、Qm6、Qm7、Qm8、Qm9、Qm10、Qm11、Qm12、Qm13、Qm14、Qm15、Qm16、Qn1、Qn2、Qn3、Qn4、Qn5、Qn6、Qn7、Qn8、Qn9：存储单元
106、WL01、WL02、WL03、WL1、WL2、WL3、WL4：字符线
108、S1、S2、S3、S4：局部源极线
110、D1、D2、D3、D4：局部漏极线
112、ST1、ST2、ST3、ST4：源极线选择晶体管
114、DT1、DT2、DT3、DT4：漏极线选择晶体管
116、GSL：总源极线
118、GDL：总漏极线
120、SS1、SS2、SS3、SS4：源极线选择线
122、SD1、SD2、SD3、SD4：漏极线选择线
124：存储单元组
126：源极区
128：漏极区
130、132、134、136、138、140：接触窗
200：衬底
202：漏极
204：源极
206：电荷陷入层
208：栅极
BL1、BL2：位线
SL1、SL2：源极线
具体实施方式
图2A与图2B为分别为本发明的非易失性存储器的结构俯视图与剖面图。在图2A与图2B中，相同的构件给予与相同的编号。
首先，请参照图2A与图2B，本发明的非易失性存储器的结构可分为存储单元阵列区100与周边电路区102。在存储单元阵列区100中包括多个存储单元104、多条字符线(Word Line)106、多条局部源极线(Local Source Line)108、多条局部漏极线(Local Drain Line)110，其中局部源极线108与局部漏极线110的材质较佳为金属。在周边电路区102包括多个源极线选择晶体管112、多个漏极线选择晶体管114、总源极线(Global Source Line)116、总漏极线(Global DrainLine)118、多个源极线选择线120与多个漏极线选择线122。
多个存储单元104以每两个存储单元为一组而形成多个存储单元组124，上述多个存储单元组124并排成一行/列阵列，每一行中的各个存储单元组124中的各个存储单元104共享一源极区126，且每一行中的相邻两个存储单元组124共享一漏极区128。每一行中的各个存储单元组124中的各存储单元104的源极区126通过接触窗130而电性连接所对应的一条局部源极线108，每一行中的各个存储单元组124中之各存储单元104的漏极区128通过接触窗132而电性连接所对应的一条局部漏极线110。每一列的各个存储单元104的控制栅极皆耦接对应的一条字符线106。各局部源极线108通过接触窗134而电性连接至所对应的一源极线选择晶体管112，此源极线选择晶体管112再通过接触窗136而电性连接至总源极线116。各局部漏极线110通过接触窗138而电性连接至所对应的一漏极线选择晶体管114，此漏极线选择晶体管114再通过接触窗140而电性连接至总漏极线118。各源极线选择晶体管112的栅极耦接源极线选择线120。各漏极线选择晶体管114的栅极耦接漏极线选择线122。
在本发明的非易失性存储器的阵列结构中，由于存储单元的源极区或漏极区分别通过接触窗而连接至对应的金属局部源极线或金属局部漏极线，因此与公知采用埋入式位线的存储器阵列相比，其可以降低阻值而提高操作速度。
而且，本发明的非易失性存储器的阵列结构并非采用埋入式位线架构，因此可在字符线形成后，再形成源极区/漏极区，其工艺与互补式金氧半导体(CMOS)的工艺较为符合。
此外，存储单元的源极区/漏极区分别通过接触窗连接至对应的局部源极线或局部漏极线，由于存储单元的侧壁形成有间隙壁，且不同行的存储单元间具有隔离结构，如图2B所示，因此在形成接触窗时可以采用无边界接触窗(Borderless Contact)工艺。
另外，在周边电路区中的选择晶体管共享一条总源/漏极线，使选择晶体管的阵列结构较紧密，因此选择晶体管的选择线可以制作的较宽，而可以缩小选择晶体管的电阻负载效应。
图3为本发明的非易失性存储器的电路简图。为简化起见，在本实施例中是以4×4阵列结构，也就是4列存储单元与4行存储单元的阵列结构为例说明。在图3中包括存储单元Qm1～Qm16、字符线WL1～WL4、局部源极线S1～S4、局部漏极线D1～D4、源极线选择晶体管ST1～ST4、源极线选择晶体管DT1～DT4、总源极线GSL、总漏极线GDL、源极线选择线SS1～SS4、漏极线选择线SD1～SD4。
举例来说，在第一行的存储单元Qm1至存储单元Qm4中，存储单元Qm1与存储单元Qm2共享一源极区、存储单元Qm3与存储单元Qm4共享一源极区、且存储单元Qm2与存储单元Qm3共享一漏极区，因此可将存储单元Qm1与存储单元Qm2视为一存储单元组，存储单元Qm3与存储单元Qm4视为一存储单元组。在同一存储单元组中的各存储单元共享一源极区，而相邻的不同存储单元组的各存储单元则共享一漏极区。而且，第一行的存储单元Qm1至存储单元Qm4的源极区以局部源极线S1电性耦接在一起后，通过源极线选择晶体管ST1而连接至总源极线GSL。源极线选择晶体管ST1的栅极则耦接源极线选择线SS1。第一行的存储单元Qm1至存储单元Qm4的漏极区以局部漏极线D1电性耦接在一起后，通过漏极线选择晶体管DT1而连接至总漏极线GDL。漏极线选择晶体管DT1的栅极则耦接漏极线选择线SD1。同样的，在第二行中的存储单元Qm5至存储单元Qm8、第三行中的存储单元Qm9至存储单元Qm12、第四行中的存储单元Qm13至存储单元Qm16其连接方式结构也与第一行相同。
也就是，第二行的存储单元Qm5至存储单元Qm8的源极区、漏极区分别以局部源极线S2、局部漏极线D2电性耦接在一起后，各自通过源极线选择晶体管ST2、漏极线选择晶体管DT2而分别连接至总源极线GSL、总漏极线GDL。源极线选择晶体管ST2、漏极线选择晶体管DT2的栅极则分别耦接源极线选择线SS2、漏极线选择线SD2。
第三行的存储单元Qm9至存储单元Qm12的源极区、漏极区分别以局部源极线S3、局部漏极线D3电性耦接在一起后，各自通过源极线选择晶体管ST3、漏极线选择晶体管DT3而分别连接至总源极线GSL、总漏极线GDL。源极线选择晶体管ST3、漏极线选择晶体管DT3的栅极则分别耦接源极线选择线SS3、漏极线选择线SD3。
第四行的存储单元Qm13至存储单元Qm16的源极区、漏极区分别以局部源极线S4、局部漏极线D4电性耦接在一起后，各自通过源极线选择晶体管ST4、漏极线选择晶体管DT4而分别连接至总源极线GSL、总漏极线GDL。源极线选择晶体管ST4、漏极线选择晶体管DT4的栅极则分别耦接源极线选择线SS4、漏极线选择线SD4。
第一列的存储单元Qm1、存储单元Qm5、存储单元Qm9、存储单元Qm13的栅极则耦接至所对应的字符线WL1。第二列的存储单元Qm2、存储单元Qm6、存储单元Qm10、存储单元Qm14的栅极则耦接至所对应的字符线WL2。第三列的存储单元Qm3、存储单元Qm7、存储单元Qm11、存储单元Qm15的栅极则耦接至所对应的字符线WL3。第四列的存储单元Qm4、存储单元Qm8、存储单元Qm12、存储单元Qm16的栅极则耦接至所对应的字符线WL4。
接着请参照表1及图4A与图4B，以明了本发明较佳实施例的非易失性存储器的操作模式，其包括程序化(Program，图4A)、数据读取(Read)，以及抹除(Erase，图4B)等操作模式，并以图3所示的存储单元Qm6为实例。在此方法中，利用通道热电子注入效应进行程序化，并利用价带-导带间热空穴注入效应进行抹除。
| 程序化 | 读取 | 抹除 | ||||
| 漏极侧位 | 源极侧位 | 漏极侧位 | 源极侧位 | 漏极侧位 | 源极侧位 | |
| 选定字符线WL2 | +Vgp | +Vgp | +Vcc | +Vcc | -Vge | -Vge |
| 非选定字符线WL1、WL3、WL4 | 0 | 0 | 0 | 0 | 0 | 0 |
| 总源极线GSL | 0 | +Vsp | +Vsr | 0 | 0 | +Vse |
| 总漏极线GDL | +Vdp | 0 | 0 | +Vdr | +Vde | 0 |
| 选定源极线选择线SS2 | Vst | Vst | Vst | Vst | Vst | Vst |
| 非选定源极线选择线SS1、SS3、SS4 | 0 | 0 | 0 | 0 | 0 | 0 |
| 选定漏极线选择线SD2 | Vdt | Vdt | Vdt | Vdt | Vdt | Vdt |
| 非选定漏极线选择线SD1、SD3、SD4 | 0 | 0 | 0 | 0 | 0 | 0 |
表1
由于单一存储单元二位(1 Cell 2Bits)储存的非易失性存储器中，于漏极侧位进行程序化、读取、抹除等操作与于源极侧位进行程序化、读取、抹除等操作相似，只是源极与漏极的偏压互换，因此在下述说明中只针对于漏极侧位进行程序化、读取、抹除等操作为实例作说明。
如表1及图4A与图4B所示，当对存储单元Qm6漏极侧位进行程序化时，于字符线WL2(栅极208)上施加10伏特左右的偏压Vgp，总漏极线GDL(漏极202)上施加4.5伏特左右的偏压Vdp，使总源极线GSL(源极204)电压为0伏特。在此种偏压情况下，即会产生大的通道电流(0.25毫安/存储单元至1毫安/存储单元)，其中电子由源极204端向漏极202端移动，且在漏极202端被高通道电场所加速而产生热电子，其动能足以克服隧穿氧化层的能量阻障，再加上控制栅极208上施加有高正偏压，使得热电子从漏极202端注入电荷陷入层206中，而在接近漏极上方的电荷陷入层206局部性地储存(通道热电子注入(Channel Hot Electron Injection，CHEI))，如图4A所示。在程序化之后，由于在漏极侧的电荷陷入层206上带有净负电荷，所以会令存储单元的启始电压(VT)上升。而这些电子会在电荷陷入层206中停留一段很长的时间(例如在85℃中，停留时间超过十年左右)，除非故意的将其抹除。
当读取存储单元Qm6漏极侧位的数据时，于总源极线GSL(源极204)施加1.5伏特左右之偏压Vsr、字符线WL2(控制栅208)施加3伏特左右的偏压Vcc、总漏极线GDL(漏极202)施加0伏特的偏压。由于此时电荷陷入层206上存有电子的存储单元的通道关闭且电流很小，而电荷陷入层206上未存有电子的存储单元的通道打开且电流大，故可通过存储单元的通道开关/通道电流大小来判断储存于此存储单元中的数字信息是“1”还是“0”。
当对存储单元Qm6漏极侧位进行抹除操作时，于字符线WL2(控制栅极208)上施加-5伏特左右的偏压-Vge、总漏极线GDL(漏极202)上施加5伏特左右的偏压Vde，使总源极线GSL(源极204)电压为0伏特。在此种偏压情况下，栅极208与漏极202的重叠区产生深度空乏(Deep Depletion)的现象，并且由于垂直于隧穿氧化层的高电场，而使得靠近漏极侧的空穴能够经过隧穿氧化层的能障进入电荷陷入层206中(价带-导带间热空穴注入效应(Band-to-Band Hot HoleInjection))，如图4B所示。在抹除之后，由于原本存在于漏极侧的电荷陷入层206上的负电荷被注入的空穴中和，所以会令存储单元的启始电压(VT)下降。
接着请继续参照图3，以明了本发明以单一存储单元为单位进行程序化及抹除的过程，其中是以存储单元Qm6作为选定欲程序化的存储单元做说明。在进行存储单元Qm6漏极侧位的程序化时，WL2上施加一正偏压Vgp，其例如是10伏特左右；WL1、WL3、WL4为0伏特；总漏极线GDL上施加一正偏压+Vdp，其例如是4.5伏特左右；总源极线GSL为0伏特；漏极线选择线SD2施加一正偏压Vdt，其例如是10伏特左右，使漏极线选择晶体管DT2的通道打开而使总漏极线GDL与局部漏极线D2导通；源极线选择线SS2施加一正偏压Vst，其例如是10伏特左右，使源极线选择晶体管ST2的通道打开而使总源极线GSL与局部源极线S2导通。其它漏极线选择线SD1、SD3、SD4与源极线选择线SS1、SS3、SS4皆为0伏特。如此，即可利用通道热电子隧穿效应使电子经由漏极侧注入电荷陷入层中，并使存储单元的启始电压(VT)上升而成为写入状态。
在进行上述程序化操作时，存储单元Qm5、Qm7、Qm8并不会程序化。这是因为WL1、WL3、WL4的偏压为0伏特，故存储单元Qm5、Qm7、Qm8的通道电场不足以引发通道热电子隧穿效应，当然就不会程序化存储单元Qm5、Qm7、Qm8。此外，由于漏极线选择线SD1、SD3、SD4为0伏特，不会打开漏极线选择晶体管DT1、DT3、DT4的通道而导通局部漏极线D1、D3、D4与总漏极线GDL，使存储单元Qm1～Qm4、存储单元Qm9～Qm16的漏极浮置。因此，存储单元Qm1～Qm4、存储单元Qm9～Qm16不会产生通道热电子隧穿效应，而不会被程序化。
接着，以存储单元Qm6作为选定欲抹除的存储元件作说明。在进行存储单元Qm6漏极测位的抹除操作时，WL2上施加一负偏压-Vge，其例如是-5伏特左右；WL1、WL3、WL4为0伏特；总漏极线GDL上施加一正偏压+Vdp，其例如是5伏特左右；总源极线GSL为0伏特；漏极线选择线SD2施加一正偏压Vdt，其例如是10伏特左右，使漏极线选择晶体管DT2的通道打开而使总漏极线GDL与局部漏极线D2导通；源极线选择线SS2施加一正偏压Vst，其例如是10伏特左右，使源极线选择晶体管ST2的通道打开而使总源极线GSL与局部源极线S2导通。其它漏极线选择线SD1、SD3、SD4与源极线选择线SS1、SS3、SS4皆为0伏特。如此，即可利用价带-导带间热空穴注入效应使空穴经由漏极侧注入电荷陷入层中，并使存储单元的启始电压(VT)下降而成为抹除状态。
在进行上述抹除操作时，存储单元Qm5、Qm7、Qm8并不会被抹除。这是因为WL1、WL3、WL4的偏压为0伏特，故存储单元Qm5、Qm7、Qm8的不足以引发价带-导带间热空穴注入效应，当然就不会抹除存储单元Qm5、Qm7、Qm8。此外，由于漏极线选择线SD1、SD3、SD4为0伏特，不会打开漏极线选择晶体管DT1、DT3、DT4的通道而导通局部漏极线D1、D3、D4与总漏极线GDL，使存储单元Qm1～Qm4、存储单元Qm9～Qm16的漏极浮置。因此，存储单元Qm1～Qm4、存储单元Qm9～Qm16不会产生价带-导带间热空穴注入效应，使其中的数据不致被抹除。
在上述实施例的非易失性存储器的程序化及抹除操作过程中，可以对单一存储单元的单一位为单位进行程序化及抹除，而不会对其他存储单元的程序化及抹除造成影响。而且在上述说明中，虽是以存储元件阵列中单一存储单元的单一位为单位进行程序化及抹除，然而本发明的非易失性存储器阵列的程序化及抹除操作也可通过各字符线、总源极线、总漏极线、源极线选择线与漏极线选择线的控制，而以字节、节区，或是区块为单位进行编码及抹除。
接着请参照表2及图5A与图5B，以明了本发明的非易失性存储器的另一种操作模式，其包括程序化(Program，图5B)、数据读取(Read)，以及抹除(Erase，图5A)等操作模式，并以图3所示的存储单元Qm6为实例。在此方法中，利用通道F-N隧穿效应进行抹除，并利用价带-导带间热空穴注入效应进行程序化。
| 程序化 | 读取 | 抹除 | ||||
| 漏极侧位 | 源极侧位 | 漏极侧位 | 源极侧位 | 漏极侧位 | 源极侧位 | |
| 选定字符线WL2 | -Vgp | -Vgp | +Vcc | +Vcc | +Vge | +Vge |
| 非选定字符线WL1、WL3、WL4 | 0 | 0 | 0 | 0 | 0 | 0 |
| 总源极线GSL | 0 | +Vse | +Vsr | 0 | 0 | 0 |
| 总漏极线GDL | +Vde | 0 | 0 | +Vdr | 0 | 0 |
| 选定源极线选择线SS2 | Vst | Vst | Vst | Vst | 0 | 0 |
| 非选定源极线选择线SS1、SS3、SS4 | 0 | 0 | 0 | 0 | 0 | 0 |
| 选定漏极线选择线SD2 | Vdt | Vdt | Vdt | Vdt | 0 | 0 |
| 非选定漏极线选择线SD1、SD3、SD4 | 0 | 0 | 0 | 0 | 0 | 0 |
表2
如表2及图5A与图5B所示，当对存储单元Qm6进行抹除时，于字符线WL2(栅极208)上施加18伏特左右的偏压Vge，总漏极线GDL(漏极202)、总源极线GSL(源极204)电压为0伏特。如此，即可在栅极208与衬底200之间建立一个大的电场，而得以利用通道F-N隧穿效应(Channel FN Tunneling)使电子由通道注入电荷陷入层206中，如图5A所示。在抹除之后，由于在电荷陷入层206上带有净负电荷，所以会令存储单元的启始电压(VT)上升。
当对存储单元Qm6漏极侧位进行程序化操作时，于字符线WL2(控制栅极208)上施加-5伏特左右的偏压-Vgp、总漏极线GDL(漏极202)上施加5伏特左右的偏压Vdp，使总源极线GSL(源极204)电压为0伏特。在此种偏压情况下，栅极208与漏极202的重叠区产生深度空乏(Deep Depletion)的现象，并且由于垂直于隧穿氧化层的高电场，而使得靠近漏极侧的空穴能够经过隧穿氧化层的能障进入电荷陷入层206中(价带-导带间热空穴注入效应(Band-to-Band HotHole Injection))，如图5B所示。在程序化之后，由于原本存在于漏极侧的电荷陷入层206上的负电荷被注入的空穴中和，所以会令存储单元的启始电压(VT)下降。
当读取存储单元Qm6漏极侧位的数据时，于总源极线GSL(源极204)施加1.5伏特左右的偏压Vsr、字符线WL2(控制栅208)施加3伏特左右的偏压Vcc、总漏极线GDL(漏极202)施加0伏特的偏压。由于此时电荷陷入层206上存有电子的存储单元的通道关闭且电流很小，而电荷陷入层206上未存有电子的存储单元的通道打开且电流大，故可通过存储单元的通道开关/通道电流大小来判断储存于此存储单元中的数字信息是“1”还是“0”。
接着请继续参照图3，以明了本发明的另一种存储单元的操作方法，其中是以存储单元Qm6作为选定欲抹除的存储单元做说明。在进行存储单元Qm6的抹除时，WL2上施加一正偏压Vge，其例如是18伏特左右；WL1、WL3、WL4为0伏特；总漏极线GDL、总源极线GSL为0伏特；漏极线选择线SD1、SD2、SD3、SD4与源极线选择线SS1～SS4皆为10伏特。如此，即可利用通道F-N隧穿效应(Channel FN Tunneling)使电子由通道注入电荷陷入层206中，并使存储单元的启始电压(VT)上升而成为抹除状态。
在进行上述抹除操作时，存储单元阵列是以一整列为单位进行抹除，且同一存储单元中的漏极测位与源极侧位可同时被抹除，也就是共享字符线WL2的存储单元Qm2、Qm6、Qm10、Qm14的漏极测位与源极侧位都会被抹除。而字符线WL1、WL3、WL4的偏压为0伏特，故耦接字符线WL1、WL3、WL4的存储单元Qm1、Qm3～Qm5、Qm7～Qm9 Qm11～Qm13、Qm15～Qm16不会被抹除。
接着，以存储单元Qm6作为选定欲程序化的存储元件作说明。在进行存储单元Qm6漏极测位的程序化操作时，于字符线WL2上施加一负偏压-Vgp，其例如是-5伏特左右；字符线WL1、WL3、WL4为0伏特；总漏极线GDL上施加一正偏压+Vdp，其例如是5伏特左右；总源极线GSL为0伏特；漏极线选择线SD2施加一正偏压Vdt，其例如是10伏特左右，使漏极线选择晶体管DT2的通道打开而使总漏极线GDL与局部漏极线D2导通；源极线选择线SS2施加一正偏压Vst，其例如是10伏特左右，使源极线选择晶体管ST2的通道打开而使总源极线GSL与局部源极线S2导通。其它漏极线选择线SD1、SD3、SD4与源极线选择线SS1SS3、SS4皆为0伏特。如此，即可利用价带-导带间热空穴注入效应使空穴经由漏极侧注入电荷陷入层中，并使存储单元的启始电压(VT)下降而成为程序化状态。
在进行上述程序化操作时，存储单元Qm5、Qm7、Qm8并不会被程序化。这是因为WL1、WL3、WL4的偏压为0伏特，故存储单元Qm5、Qm7、Qm8不足以引发价带-导带间热空穴注入效应，当然就不会程序化存储单元Qm5、Qm7、Qm8。此外，由于漏极线选择线SD1、SD3、SD4为0伏特，不会打开漏极线选择晶体管DT1、DT3、DT4的通道而导通局部漏极线D1、D3、D4与总漏极线GDL，使存储单元Qm1～Qm4、存储单元Qm9～Qm16的漏极电压浮置，因此，存储单元Qm1～Qm4、存储单元Qm9～Qm16不会产生价带-导带间热空穴注入效应，而不会被程序化。
在本发明的非易失性存储器阵列的另一种操作模式中，其为利用通道F-N隧穿效应(Channel FN Tunneling)抹除一整列的存储单元，当然本发明的非易失性存储器阵列的抹除操作也可通过各字符线的控制，而以节区或是区块为单位进行抹除。而且，本发明的非易失性存储器阵列的另一种操作模式中，其利用价带-导带间热空穴注入效应对单一存储单元的单一位为单位进行程序化，而不会对其他存储单元的程序化造成影响。当然，本发明的非易失性存储器阵列的程序化操作也可通过各字符线、总源极线、总漏极线、源极线选择线与漏极线选择线的控制，而以字节、节区，或是区块为单位进行编码。
依照本发明实施例所述，本发明利用对称的局部源极线与局部漏极线连接存储单元的源极与漏极，因此可以适用于局部电荷陷入储存(单一存储单元二位)的闪存(例如氮化硅只读存储器(NROM))。由于存储单元的源极区或漏极区分别通过接触窗与而连接至对应的金属局部源极线或金属局部漏极线，因此与公知采用埋入式位线的存储器阵列相比，其可以降低阻值而提高操作速度。
而且，本发明的非易失性存储器的阵列结构并非采用埋入式位线架构，因此可在字符线形成后，再形成源极区/漏极区，其工艺与互补式金氧半导体(CMOS)的工艺较为符合。
此外，存储单元的源极区/漏极区分别通过接触窗连接至对应的局部源极线或局部漏极线，由于存储单元的侧壁形成有间隙壁，且不同行的存储单元间具有隔离结构，因此在形成接触窗时可以采用无边界接触窗工艺。
另外，在周边电路区中的选择晶体管共享一条总源/漏极线，使选择晶体管的阵列结构较紧密，因此选择晶体管的选择线可以制作的较宽，而可以缩小选择晶体管的电阻负载效应。
而且，本发明的非易失性存储器阵列结构的操作方法是利用通道热电子注入效应进行程序化、价带-导带间热空穴注入效应进行抹除，并且可以对单一存储单元的单一位为单位进行程序化及抹除，而不会对其他存储单元的程序化及抹除造成影响。当然，本发明的非易失性存储器阵列的程序化及抹除操作也可通过各字符线、总源极线、总漏极线、源极线选择线与漏极线选择线的控制，而以字节、节区，或是区块为单位进行编码及抹除。
此外，本发明的非易失性存储器阵列结构的另一种操作方法是利用通道F-N隧穿效应进行抹除、价带-导带间热空穴注入效应进行程序化。在进行通道F-N隧穿效应抹除时，抹除一整列的存储单元，当然也可以通过各字符线的控制，而以节区或是区块为单位进行抹除。而且，利用价带-导带间热空穴注入效应进行编码时，能够以单一存储单元的单一位为单位进行程序化，而不会对其他存储单元的程序化造成影响。当然也可通过各字符线、总源极线、总漏极线、源极线选择线与漏极线选择线的控制，而以字节、节区，或是区块为单位进行编码。
Claims (23)
1.一种非易失性存储器的结构，其特征是，该非易失性存储器的结构包括：
多个存储单元、多条字符线，多条漏极线与多条源极线，其中
该些存储单元以每两个存储单元为一组而形成多个存储单元组，该些存储单元组并排成一行/列阵列；
每一行中的各该些存储单元组中各该些存储单元共享一源极区，且每一行中的相邻两该些存储单元组共享一漏极区；
每一行中的各该些存储单元组中各该些存储单元的该源极区各自耦接至所对应的一条源极线；
每一行中的各该些存储单元组中各该些存储单元的该漏极区各自耦接至所对应的一条漏极线；以及
每一列的各该些存储单元的栅极皆耦接对应的一条字符线。
2.如权利要求1所述的非易失性存储器的结构，其特征是，该些存储单元的该源极区各自通过一第一接触窗耦接至该源极线，且该些存储单元的该漏极区各自通过一第二接触窗耦接至该漏极线。
3.如权利要求1所述的非易失性存储器的结构，其特征是，该非易失性存储器的结构更包括：
多个源极线选择晶体管、多个漏极线选择晶体管、一总源极线与一总漏极线，其中；
该些源极线各自电性连接至所对应的该些源极线选择晶体管，该些源极线选择晶体管再电性连接至该总源极线；以及
该些漏极线各自电性连接至所对应的该些漏极线选择晶体管，该些漏极线选择晶体管再电性连接至该总漏极线。
4.如权利要求3所述的非易失性存储器的结构，其特征是，该些源极线选择晶体管的栅极各自耦接至一源极线选择线，且该些漏极线选择晶体管的栅极各自耦接一漏极线选择线。
5.如权利要求3所述的非易失性存储器的结构，其特征是，该些源极线各自通过一第三接触窗耦接至所对应的该些源极线选择晶体管，该些源极线选择晶体管再各自通过一第四接触窗耦接至该总源极线。
6.如权利要求3所述的非易失性存储器的结构，其特征是，该些漏极线各自通过一第五接触窗耦接至所对应的该些漏极线选择晶体管，该些漏极线选择晶体管再各自通过一第六接触窗耦接至该总漏极线。
7.一种非易失性存储器的操作方法，适用于操作一存储单元阵列，该存储单元阵列包括：多个存储单元、多条字符线，多条漏极线与多条源极线，其特征是，该些存储单元以每两个存储单元为一组而形成多个存储单元组，该些存储单元组并排成一行/列阵列；每一行中的各该些存储单元组中各该些存储单元共享一源极区，且每一行中的相邻两该些存储单元组共享一漏极区；每一行中的各该些存储单元组中各该些存储单元的该源极区各自耦接至所对应的一条源极线；每一行中的各该些存储单元组中各该些存储单元的该漏极区各自耦接至所对应的一条漏极线；且每一列的各该些存储单元的栅极皆耦接对应的一条字符线；该操作方法包括：
在进行程序化操作时，于选定的一存储单元所耦接的该字符线上施加一第一正电压，于该存储单元所耦接的该漏极线上施加一第二正电压，并使该存储单元所耦接的该源极线为0伏特，以利用通道热电子注入效应程序化该存储单元的一漏极侧位；以及
进行抹除操作时，于选定的该存储单元所耦接的该字符线上施加一第一负电压，于该存储单元所耦接的该漏极线上施加一第三正电压，并使该存储单元所耦接的该源极线0伏特，以利用价带-导带间热空穴注入效应抹除该存储单元的该漏极侧位。
8.如权利要求7所述的非易失性存储器的操作方法，其特征是，该方法更包括：
进行程序化操作时，于选定的该存储单元所耦接的该字符线上施加该第一正电压，于该存储单元所耦接的该源极线上施加该第二正电压，并使该存储单元所耦接的该漏极线为0伏特，以利用通道热电子注入效应程序化该存储单元的一源极侧位；以及
进行抹除操作时，于选定的该存储单元所耦接的该字符线上施加该第一负电压，于该存储单元所耦接的该源极线上施加该第三正电压，并使该存储单元所耦接的该漏极线0伏特，以利用价带-导带间热空穴注入效应抹除该存储单元的该源极侧位。
9.如权利要求7所述的非易失性存储器的操作方法，其特征是，该第一正电压为10伏特。
10.如权利要求7所述的非易失性存储器的操作方法，其特征是，该第二正电压为4.5伏特。
11.如权利要求7所述的非易失性存储器的操作方法，其特征是，该第一负电压为-5伏特。
12.如权利要求7所述的非易失性存储器的操作方法，其特征是，该第三正电压为5伏特。
13.如权利要求7所述的非易失性存储器的操作方法，其特征是，该些漏极线各自电性连接至所对应的多个漏极线选择晶体管，该些漏极线选择晶体管再电性连接至一总漏极线，且该些漏极线选择晶体管的栅极各自耦接一漏极线选择线；该些源极线各自电性连接至所对应的多个源极线选择晶体管，该些源极线选择晶体管再电性连接至一总源极线，且该些源极线选择晶体管的栅极各自耦接至一源极线选择线；该操作方法更包括；
进行程序化操作时，于该总漏极线上施加该第二正电压，于该总源极线上施加0V，于选定的一漏极线选择线施加一第四正电压，以打开该漏极线所耦接的该漏极线选择晶体管的通道，使该漏极线与该总漏极线导通，并于选定的一源极线选择线施加一第五正电压，以打开该源极线所耦接的该源极线选择晶体管的通道，使该源极线与该总源极线导通，以程序化该存储单元的该漏极侧位；以及
进行抹除操作时，于该总漏极线上施加该第三正电压，于该总源极线上施加0V，于选定的该漏极线选择线施加该第四正电压，以打开该漏极线所耦接的该漏极线选择晶体管的通道，使该漏极线与该总漏极线导通，并于选定的一源极线选择线施加该第五正电压，以打开该源极线所耦接的该源极线选择晶体管的通道，使该源极线与该总源极线导通，以抹除该存储单元的该漏极侧位。
14.如权利要求13所述的非易失性存储器的操作方法，其特征是，该第四正电压与该第五正电压为10伏特。
15.如权利要求8所述的非易失性存储器的操作方法，其特征是，该些漏极线各自电性连接至所对应的多个漏极线选择晶体管，该些漏极线选择晶体管再电性连接至一总漏极线，且该些漏极线选择晶体管的栅极各自耦接一漏极线选择线；该些源极线各自电性连接至所对应的多个源极线选择晶体管，该些源极线选择晶体管再电性连接至一总源极线，且该些源极线选择晶体管的栅极各自耦接至一源极线选择线；该操作方法更包括；
进行程序化操作时，于该总源极线上施加该第二正电压，于该总漏极线上施加0V，于选定的一源极线选择线施加一第四正电压，以打开该源极线所耦接的该源极线选择晶体管的通道，使该源极线与该总源极线导通，以程序化该存储单元的该源极侧位，并于选定的一漏极线选择线施加一第五正电压，以打开该漏极线所耦接的该漏极线选择晶体管的通道，使该漏极线与该总漏极线导通；以及
进行抹除操作时，于该总源极线上施加该第三正电压，于该总漏极线上施加0V，于选定的该源极线选择线施加该第四正电压，以打开该源极线所耦接的该源极线选择晶体管的通道，使该源极线与该总源极线导通，并于选定的一漏极线选择线施加该第五正电压，以打开该漏极线所耦接的该漏极线选择晶体管的通道，使该漏极线与该总漏极线导通，以抹除该存储单元的该源极侧位。
16.一种非易失性存储器的操作方法，适用于操作一存储单元阵列，该存储单元阵列包括：多个存储单元、多条字符线，多条漏极线与多条源极线，其特征是，该些存储单元以每两个存储单元为一组而形成多个存储单元组，该些存储单元组并排成一行/列阵列；每一行中的各该些存储单元组中各该些存储单元共享一源极区，且每一行中的相邻两该些存储单元组共享一漏极区；每一行中的各该些存储单元组中各该些存储单元的该源极区各自耦接至所对应的一条源极线；每一行中的各该些存储单元组中各该些存储单元的该漏极区各自耦接至所对应的一条漏极线；且每一列的各该些存储单元的栅极皆耦接对应的一条字符线；该操作方法包括：
进行抹除操作时，于选定的一存储单元所耦接的该字符线上施加一第一正电压，并使该存储单元所耦接的该漏极线、该源极线为0伏特，以利用通道F-N隧穿效应抹除该存储单元的一漏极侧位与一源极侧位；以及
进行程序化操作时，于选定的该存储单元所耦接的该字符线上施加一第一负电压，于该存储单元所耦接的该漏极线上施加一第二正电压，并使该存储单元所耦接的该源极线0伏特，以利用价带-导带间热空穴注入效应程序化该存储单元的该漏极侧位。
17.如权利要求16所述的非易失性存储器的操作方法，其特征是，更包括：
在进行程序化操作时，于选定的该存储单元所耦接的该字符线上施加该第一负电压，于该存储单元所耦接的该源极线上施加该第二正电压，并使该存储单元所耦接的该漏极线0伏特，以利用价带-导带间热空穴注入效应程序化该存储单元的该源极侧位。
18.如权利要求16所述的非易失性存储器的操作方法，其特征是，该第一正电压为18伏特。
19.如权利要求16所述的非易失性存储器的操作方法，其特征是，该第一负电压为-5伏特。
20.如权利要求16所述的非易失性存储器的操作方法，其特征是，该第二正电压为5伏特。
21.如权利要求16所述的非易失性存储器的操作方法，其特征是，该些漏极线各自电性连接至所对应的多个漏极线选择晶体管，该些漏极线选择晶体管再电性连接至一总漏极线，且该些漏极线选择晶体管的栅极各自耦接一漏极线选择线；该些源极线各自电性连接至所对应的多个源极线选择晶体管，该些源极线选择晶体管再电性连接至一总源极线，且该些源极线选择晶体管的栅极各自耦接至一源极线选择线；该操作方法更包括；
进行程序化操作时，于该总漏极线上施加该第二正电压，于该总源极线上施加0V，于选定的该漏极线选择线施加一第三正电压，以打开该漏极线所耦接的该漏极线选择晶体管的通道，使该漏极线与该总漏极线导通，并于选定的该源极线选择线施加一第四正电压，以打开该源极线所耦接的该源极线选择晶体管的通道，使该源极线与该总源极线导通，以程序化该存储单元的该漏极侧位。
22.如权利要求21所述的非易失性存储器的操作方法，其特征是，该第三正电压与该第四正电压为10伏特。
23.如权利要求17所述的非易失性存储器的操作方法，其特征是，该些漏极线各自电性连接至所对应的多个漏极线选择晶体管，该些漏极线选择晶体管再电性连接至一总漏极线，且该些漏极线选择晶体管的栅极各自耦接一漏极线选择线；该些源极线各自电性连接至所对应的多个源极线选择晶体管，该些源极线选择晶体管再电性连接至一总源极线，且该些源极线选择晶体管的栅极各自耦接至一源极线选择线；该操作方法更包括；
进行程序化操作时，于该总源极线上施加该第二正电压，于该总漏极线上施加0V，于选定的该源极线选择线施加一第三正电压，以打开该源极线所耦接的该源极线选择晶体管的通道，使该源极线与该总源极线导通，并于选定的该漏极线选择线施加一第四正电压，以打开该漏极线所耦接的该漏极线选择晶体管的通道，使该漏极线与该总漏极线导通，以程序化该存储单元的该源极侧位。
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