CN105518797B - 非易失性存储器以及运行非易失性存储器的方法 - Google Patents

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Abstract

一种存储结构，其包括被以行和列布置的多个存储单元的存储阵列，所述多个存储单元包括在所述存储阵列的一行中的一对相邻的存储单元，其中所述一对相邻的存储单元包括单个共用的源极线，在所述一对相邻的存储单元中的存储单元中的每个通过所述单个共用的源极线耦合到电压源。还描述了运行包括该存储结构的存储器的方法。

Description

非易失性存储器以及运行非易失性存储器的方法
相关申请的交叉引用
本申请是于2014年12月11日递交的美国专利申请第14/567,863号的继续申请，其根据35U.S.C.119(e)要求于2013年12月12日提交的申请序列号为61/915,362的美国临时专利申请以及于2014年9月4日提交的申请序列号为62/046,023的美国临时专利申请的优先权利益，以上两个美国临时专利申请通过引用以其整体并入本文。
技术领域
本公开总体上涉及半导体存储器，并且更具体地涉及非易失性存储结构以及运行非易失性存储结构的方法。
背景
图1中示出具有双晶体管或2T架构或存储结构的常规半导体存储器的存储阵列的一部分。参考图1，存储阵列102的该部分包括被以两行(行0，行1)以及两列(COL0，COL1)布置的四个存储单元104。存储单元中的每个包括非易失性存储晶体管106以及传输或选择晶体管108，传输或选择晶体管108与该存储晶体管共用共同的基底连接110。存储晶体管106通常包括电荷捕获层112、连接到位线116的漏极114、通过选择晶体管108连接到源极线120的源极118以及连接到控制线或存储器线124的控制栅极122。选择晶体管108还包括漏极126、源极128以及栅极130，漏极126连接到存储晶体管106的源极118，源极128连接到源极线120，栅极130连接到字线(WL)132。
参考图2A，见到常规2T存储结构中的每个单元(202和204)包括由第一金属层形成的专用源极线(SL0和SL1)(第一金属层形成于基底210的表面中的扩散区206、208之上或其附近，存储单元的有源设备(晶体管)形成于基底210中)以及由第二金属层形成的位线(BL0，BL1)(第二金属层在将第二金属层与源极线(SL0和SL1)分离的第一或上部层间介电层212上形成)。通常，如图2B中所示，位线(BL0和BL1)通过由第一金属层形成的第一过孔216和岛状物或垫218以及通过第二或下部层间介电层222形成的第二或下部过孔220电耦合到每个单元(202和204)中的存储晶体管的漏极214。源极线(SL0和SL1)还通过延伸穿过下部层间介电层222的下部过孔电耦合到每个单元(202和204)中的选择晶体管的源极(在该图中未示出)。因此，常规2T存储结构存在的一个问题是，尽管在技术上有优势，其已使存储单元中的有源元件的尺寸能够被减小到65纳米(nm)或减小到65纳米(nm)以内，但是邻接的列中的相邻的存储单元的间距或间隔中的减小受限于垫218、每个单元中的专用源极线(SL0和SL1)以及其间的间隔的宽度。
常规2T架构存在的另一个问题是：在编程期间，非选择的存储单元或成列的存储单元中的专用源极线被偏置到增加存储阵列的功耗的电位或被保持在增加存储阵列的功耗的电位。
因此，存在对改进的存储结构以及运行该改进的存储结构的方法的需要。
概述
提供了一种存储结构，其包括被以行和列布置的多个存储单元的存储阵列，多个存储单元包括一行存储阵列中的一对相邻的存储单元，其中所述一对相邻的存储单元包括单个共用的源极线，所述一对相邻的存储单元中的存储单元中的每个通过所述单个共用的源极线耦合到电压源。还描述了运行包括该存储结构的存储器的方法。
附图简述
从以下的详细描述以及从下面提供的附图和所附权利要求，本发明的实施方式将会得到更充分的理解，在附图中：
图1是示出关于常规半导体存储器的双晶体管(2T)存储单元的存储阵列的一部分的示意图；
图2A是示出关于常规半导体存储器的两个相邻2T存储单元的俯视图的框图；
图2B是示出了图2A的相邻的存储单元的截面图的框图；
图3是根据本公开的实施方式示出2T存储单元的示意图；
图4是根据本公开的实施方式示出关于具有单个共用的源极线的半导体存储器的2T存储单元的存储阵列的一部分的示意图；
图5A是根据本公开的实施方式示出具有单个共用的源极线的一对相邻的存储单元的俯视图的框图；
图5B是示出了图5A的所述一对相邻的存储单元中的存储单中的一个的截面图的框图；
图6是根据本公开的实施方式示出用于运行包括存储结构的存储器的方法的流程图；以及
图7是根据本公开的实施方式示出包括存储结构的处理系统的框图。
详细描述
本公开总体涉及具有包括具有单个共用的源极线的一对相邻的存储单元的存储结构的半导体存储器以及用于运行该半导体存储器的方法。
在下面的描述中，出于解释的目的，阐述了许多具体细节以便提供对本发明的透彻理解。然而，对于本领域技术人员来说将明显的是，可在没有这些具体细节的情况下实践本发明。在其他实例中，众所周知的结构和技术未被详细示出或以框图形式示出以便避免不必要地模糊本说明的理解。
在本描述中提及的“一个实施方式(one embodiment)”或“实施方式(anembodiment)”意味着结合本实施方式描述的特定的特征、结构或特性被包括在本发明的至少一个实施方式中。在说明书中各处的出现的短语“在一个实施方式中”不一定全部指同一实施方式。如本文使用的术语耦合可以包括直接电连接两个或多于两个组件或元件和通过一个或多个中间组件间接连接两者。
如本文使用的术语“在……之上(over)”、“在……之下(under)”、“在……之间(between)”以及“在……上(on)”是指一层相对于其他层的相对位置。同样地，例如，沉积或被布置在另一层之上或之下的一层可以与另一层直接接触或可以具有一个或多个中间层。此外，沉积或被布置在层之间的一层可以与层直接接触或可以具有一个或多个中间层。相比之下，在第二层“上”的第一层与此第二层接触。此外，在不考虑基底的绝对定向的情况下，一层相对于其它层的相对位置被提供，假设相对于起始基底进行沉积、修改和移除薄膜操作。
存储阵列被通过制造被以行和列布置的存储单元的网格来构造并且由大量水平和垂直的控制线连接到诸如地址解码器和读出放大器的外围电路。每个存储单元通常包括至少一个捕获电荷的非易失性存储器(NVM)晶体管和一个或多个选择晶体管。
在图3中示出的一个实施方式中，存储单元300具有双晶体管(2T)架构或存储结构，并且除了NVM晶体管或存储晶体管302之外包括传输或选择晶体管304，例如，绝缘栅场效应晶体管(IGFET)与存储晶体管302共用共同的基底连接306。参考图3，存储晶体管302具有电荷储存或电荷捕获层308、连接到位线312的漏极310、连接到选择晶体管304的漏极324并且通过选择晶体管连接到共用的源极线318的源极314以及连接到控制线或存储器线322的控制栅极320。选择晶体管304还包括漏极324、源极326以及栅极328，漏极324耦合到存储晶体管302的源极314或者与存储晶体管302的源极314共用共同的扩散区，源极326耦合到共用的源极线318并且栅极328连接到字线(WL)330。
存储晶体管可以包括浮栅场效应晶体管，在浮栅场效应晶体管中，通过将电子诱导到多晶硅浮栅之上或诱导到硅氧化物氮化物氧化物硅(SONOS)晶体管之上，单元被编程。在SONOS晶体管中，氮化硅或氮氧化硅被使用来替代多晶硅以作为对存储单元进行编程的电荷储存材料。
参考图4、图5A以及图5B，现在将描述包括具有单个共用的源极线的成对的相邻的存储单元的存储单元的存储阵列以及运行所述存储阵列的方法。在下面的描述中，为了清楚以及容易解释起见，假设存储阵列中的所有的晶体管是N型晶体管。然而，应当理解的是，在不失去一般性的情况下，可以通过将施加的电压的极性反向来描述P型配置，并且这样的配置是在本发明的预期的实施方式之内的。还应当理解的是，存储结构可以可选地包括实施方式，其中，选择晶体管具有经由过孔耦合到位线的漏极以及通过存储晶体管耦合到共用的源极线的源极。
另外，应当理解，在下面的描述中使用的电压是为了容易解释而被选择，并且仅代表本发明的一个示例性实施方式。在本发明的不同实施方式中可采用其他的电压。
图4示出存储阵列400的一段的示例性实施方式，其可以是存储单元的大型存储阵列的一部分。在图4中，存储阵列400包括被以两行(行0，行1)和四列(COL0，COL1，COLn-1，COLn)布置的八个存储单元402a-402h。根据本公开的存储结构，存储单元402a到402h中的每个还被以相同的行和以邻接的列布置为大量的成对的相邻的存储单元404a到404d，每对相邻的存储单元包括在该相邻的一对的存储单元中的存储单元之间的单个共用的源极线(SSL0，SSLn)。
存储单元402a-402h中的每个可以结构上相当于以上描述的存储单元300，存储单元402a-402h中的每个包括存储晶体管406和选择晶体管408。存储晶体管406中的每个包括耦合到位线(BL0到BLn)的漏极、耦合到选择晶体管408的漏极并且通过选择晶体管耦合到单个共用的源极线(SSL0至SSLn)的源极，其中指数是偶数)。每个存储晶体管还包括耦合到存储器线(ML0，ML1)的控制栅极。选择晶体管408包括耦合到共用的源极线的源极以及耦合到字线(WL0，WL1)的栅极。
图5A中示出了框图，其示出了包括具有单个共用的源极线(SSL0)的一对相邻的存储单元(存储单元502和存储单元504)的存储阵列500的一部分的俯视图。参考图5A，见到的是，每个存储单元(502和504)包括在基底510的表面中形成的扩散区506、508(在基底510的表面中形成有源元件(诸如以上描述的2T存储单元的存储晶体管和选择晶体管))、由在单个列中的所有存储单元共用的位线(BL0或BL1)以及单个共用的源极线(SSL0)。另外，每个存储单元还包括由单个行中的所有存储单元共用的字线(WL)和存储器线(ML)。
图5B是示出了图5A的一对相邻的存储单元500中的存储单元502中的一个的截面图的框图。一般来说，如图5B中所示，存储单元502具有2T架构或存储结构，并包括在基底510中的阱516中形成的存储晶体管512和选择晶体管514。存储晶体管512包括在源极/漏极扩散区(S/D520)中形成的漏极518和源极，源极/漏极扩散区(S/D 520)还形成选择晶体管514的漏极。存储晶体管512的漏极518通过延伸通过下部或第一层间介电(ILD)层(524)的下部或第一过孔522，由图案化的第一金属层形成的岛状物或垫526以及延伸通过上部或第二层间介电(ILD)层(530)的上部或第二过孔528耦合到位线(BL0)。位线(BL0)由覆盖第二ILD层530的图案化的第二金属层形成。
选择晶体管514包括直接耦合到共用的源极线(SSL0)的源极532、以及通过选择晶体管耦合到共用的源极线的存储晶体管512。存储晶体管512和选择晶体管514两者通过阱516共用共同的基底连接(SUB)并且分别通过延伸通过另一个层间介电层(ILD)534的过孔(图5B的截面图中未示出)耦合到存储器线(ML)和字线(WL)。共用的源极线(SSL0)还由沉积在第一ILD层524之上的图案化的第一金属层形成，并且通过下部第三过孔538与选择晶体管514的源极536电接触。
再次参考图5A，在具有本公开的2T架构的存储结构中，每个存储单元502、504的宽度(W)以及在一行存储阵列中的存储单元之间的间隔或间距是基于共用的源极线(SSL0)的半宽度(a/2)、垫526的宽度(c)、在共用的源极线和垫之间的第一间隔(b)以及在垫和耦合到相邻的一对存储单元中的存储单元的位线(BL(n-1))的垫之间的第二半间隔(d/2)的。一般来说，垫526的宽度(c)大体上等于共用的源极线(SSL0)的宽度(a)、在共用的源极线与垫之间的间隔(b)或与其相同，并且在相邻的成对的存储单元中的各个垫之间的间隔(d)大体上等于共用的源极线的宽度的从一倍到两倍。然而，不同于以上参照图2A和图2B描述的常规2T存储结构，因为源极线(SSL0)被在成对的相邻的存储单元502、504之间共用，所以每个存储单元的宽度减少了至少以下各项的总和：共用的源极线(SSL0)的宽度(a)的大约一半(1/2)以及在源极线与垫之间的间隔的大约一半(1/2)；或者减少了具有专用源极线的常规存储单元的宽度的大约25％。
在一个实施方式中，在共用的源极线(SSL0和SSL1)与垫526之间的间隔(b)大体上等于共用的源极线之一(SSL0或SSL1)的宽度(a)，垫的宽度(c)大体上等于共用的源极线之一(SSL0或SSL1)，并且每个存储单元502、504的宽度(W)大体上等于以下各项之和：共用的源极线(SSL0或SSL1)的宽度(a)的(1/2)、垫的宽度(c)、共用的源极线和垫之间的间隔(b)、以及在两个垫之间的间隔(d)的(1/2)；或者每个存储单元502、504的宽度(W)是共用的源极线(SSL0或SSL1)的宽度(a)的大约三(3)倍。共用的源极线的宽度可以是从大约40纳米(nm)到大约100纳米(nm)，因此每个存储单元可以在列的方向上或列的宽度上具有(从大约120nm到大约300nm的)平均宽度或有效宽度。
再次参考图5B，在此实施方式中，存储晶体管512是SONOS型非易失性存储晶体管，并且还包括在基底510中的沟道540之上形成的SONOS栅叠层。栅叠层包括氧化物隧道介电层542、氮化物或氮氧化物电荷捕获层544、顶部、阻挡氧化物层546以及由多晶硅(多晶硅(poly))或金属层形成的控制栅极548。虽然未在图5B中示出，然而应当理解的是，如图3和图4中示意性示出的，存储晶体管512的控制栅极536通过延伸通过第二ILD层530的过孔或垂直接触件电耦合到存储器线(ML)。
当控制栅极548被适当偏压时，来自存储晶体管512的漏极518和源极(S/D)520的电子被通过隧道介电层542注入或隧穿，并且在电荷捕获层544中被捕获。通过其电荷被注入的机制可以包括福勒-诺德海姆(Fowler-Nordheim)(FN)隧穿以及热载流子注入两者。被在电荷捕获层544中捕获的电荷引起在漏极和源极之间的能量势垒，提高了接通使得设备处于“被编程”状态的SONOS型存储晶体管512所必需的阈值电压VT。SONOS型存储晶体管512可被“擦除”，或者通过在控制栅极548上施加相反的偏压，被捕获的电荷被移除并且被用空穴来代替。
在另一个实施方式中，非易失性电荷捕获半导体设备可以是浮栅MOS(FGMOS)场效应晶体管。一般来说，FGMOS型存储晶体管在结构上类似于以上描述的SONOS型存储晶体管，主要区别在于FGMOS型存储晶体管包括多晶硅(多晶硅)浮栅，其电容性地耦合到设备的输入端而不是氮化物或氮氧化物电荷捕获层。因此，FGMOS型存储晶体管还可以被参考图5B来描述。参考图5B，FGMOS栅叠层包括隧道介电层542、浮栅层544、阻挡氧化物或顶部介电层546以及充当控制栅极548的多晶硅或金属层。
类似于以上描述的SONOS型存储晶体管，通过在控制栅极区与源极区和漏极区之间施加适当偏压以将电荷注入进入浮栅层，提高了接通FGMOS设备所必需的阈值电压VT，FGMOS型存储晶体管512可以被编程。通过在控制栅极上施加相反的偏压，FGMOS设备可以被擦除或浮栅上的电荷被移除。
选择晶体管514包括栅极介电质550(诸如，在基底510中的沟道552之上形成的栅极氧化物(GOx))以及由多晶硅(多晶硅)或金属层形成的栅极554。虽然未在图5B中示出，然而应当理解的是，如图3和图4中示意性示出的，选择晶体管514的栅极554通过延伸通过第一ILD层、第二ILD层以及第三ILD层的过孔或垂直接触电耦合到字线(WL)。
参考那些图并参考图6的流程图，现在将描述一种用于运行包括根据图4、图5A以及图5B的实施方式的存储结构的存储器的方法。注意，应当理解的是，尽管方法的所有步骤被在以下单独地描述，其意味着相继顺序，但是事实并非如此，并且如图6中所示，该方法最初的五个单独的步骤被大体上同时执行，而最后的步骤在仅仅稍微延迟后被执行。
参考图6，第一正高电压(VPOS)耦合到存储单元(602)的存储阵列的第一行(行0)中的第一存储器线(ML0)。在与最初的操作或步骤同时执行的下一个操作或步骤中，负高电压(VNEG)耦合到存储阵列的第一列(COL0)中的第一位线(BL0)以将偏压施加于所选择的存储单元402a中的存储晶体管406以对所选择的存储单元(604)进行编程。一般来说，VNEG可以耦合到存储阵列的第二行(ROW1)中的第二存储器线(ML1)，以将偏压施加于第一列中的第一未选择的存储单元402e中的非易失性存储晶体管，并且存储阵列的第二行与所选择的存储单元402a共用第一位线(BL0)以减少在第一未选择的存储单元(606)中的擦除状态位线干扰。VNEG可以耦合到在存储阵列的第一行和第二行(行0，行1)中的字线(WL0，WL1)，关断选择晶体管408。抑制电压(VINHIB)耦合到存储阵列的第二列(COL1)中的第二位线(BL1)以将偏压施加于在第一行且在第二列中的第二未选择的存储单元402b中的非易失性存储晶体管以抑制在第二未选择的存储单元(608)中的编程。同时，在VNEG与VINHIB之间的以下被称为共用的源极线电压(VSSL)的偏置电压被生成(610)。在下一个操作中，仅在稍微延迟之后，共用的源极线电压(VSSL)耦合到存储阵列的共用的源极线(SSL0-SSLn)(612)。
可选地，在可替代的实施方式中，在对所选择的存储单元402a进行编程期间，共用的源极线(SSL0-SSLn)可以替代地被允许浮动。然而，将共用的源极线电压(VSSL)耦合到存储阵列的共用的源极线(SSL0-SSLn)，其中偏置电压在VNEG与VINHIB之间，使在编程期间由存储阵列所消耗的电流最小化，并且通过将偏置电压耦合到共用的源极线(其中偏置电压在VNEG与VINHIB之间)进一步使在对第一存储单元进行编程期间在相同行中的未选择的存储单元中的数据的编程干扰最小化。
一般来说，如以下的表格I中所示出的，VSSL比VNEG大并且VSSL比VINHIB小。表格I描绘了示例性的偏置电压，其可用于对具有2T架构并且包括具有共用的源极线和N型SONOS晶体管的存储单元的非易失性存储器进行编程。
表格I
在诸如图5B中所示的实施方式的实施方式中，其中存储晶体管512和选择晶体管514被在基底510中的阱516中形成，该阱可以耦合到VNEG。
在一些实施方式中，与通过存储器线(ML)在存储晶体管的控制栅极548处接收的足以诱导福勒-诺德海姆隧穿的负电压(VNEG)相比，通过位线(BL0)选择在存储晶体管512的漏极上接收的正电压(VPOS)的幅值，因此使用基于福勒-诺德海姆隧穿的技术来对存储元件进行编程，并且改变被包括在存储晶体管中的电荷储存层或电荷捕获层544的一个或多个电气性质。此技术在对存储结构以及具有较小几何尺寸或元件尺寸的存储晶体管512(诸如在本公开的存储结构中)进行编程时是特别有益的，因为它实现使用相比于其他技术(诸如沟道热电子编程，其通常使用于包括专用源极线并具有较大架构的常规存储结构中)来说相对低的电压来执行编程。当与常规技术(诸如沟道热电子编程)比较时，因为福勒-诺德海姆编程技术也是有益的，因为它使用明显更小的功率。在一些实施方式中，正电压(VPOS)的幅值可以在大约2V与7V之间。例如，在以上表格I中给出的实施方式中，正电压(VPOS)可以是大约4.7V。
在用于擦除存储单元402a的擦除操作期间，负高压(VNEG)被施加于存储器线(ML0)，并且正高压(VPOS)被施加于位线和基底连接(SUB)。一般来说，存储单元402a作为批量擦除操作的一部分而被擦除，其中在编程操作之前，存储阵列的所选的行中的所有存储单元被立即擦除，以通过将适当的电压施加于由这一行中所有存储单元共用的存储器线(ML)、基底连接以及存储阵列中的所有位线(BL0-BLn)来对存储单元402a进行编程。
现在将参考图7描述根据本公开的实施方式的处理系统700，其具有包括在相邻的存储单元之间共用的单个共用的源极线并且被操作以减少在阵列中的功耗和编程干扰的存储结构。
参考图7，处理系统700通常包括按照常规方式经由地址总线706、数据总线708和控制总线710耦合到处理器704的非易失性存储器702。本领域技术人员将理解的是，出于说明本发明的目的，图7的处理系统已经被简化并且不旨在是完整的描述。特别地，本领域所知的处理器、行解码器和列解码器、读出放大器以及命令和控制电路的细节并未在本文详细描述。
处理器704可以是一种类型的通用或专用处理设备。例如，在一个实施方式中，处理器可以是在可编程系统或控制器中的处理器，可编程系统或控制器还包括非易失性存储器(诸如，可从California San Jose的Cypress Semiconductor商购的可编程片上系统或PSoCTM控制器)。
非易失性存储器702包括存储阵列712，其被组织为如以上描述的非易失性存储单元(此图中未示出)的行和列。存储阵列712经由如以上描述的多个字线(WL)和存储器线(ML)线716(至少一个字线和一个存储器线用于存储阵列的每行)耦合到行解码器714。存储阵列712还经由如以上描述的多个位线和共用的源极线720(各有一个用于每对相邻的存储单元或存储阵列中的一对列)耦合到列解码器718。存储阵列712耦合到多个读出放大器722以从其读取多位字。非易失性存储器702还包括控制行解码器714、列解码器718以及读出放大器722并且从读出放大器接收所读取的数据的命令和控制电路724。命令和控制电路724包括电压控制电路726以生成运行非易失性存储器702所需要的电压(包括以上描述的VPOS、VNEG以及VSSL)，其通过电压控制电路路由到列解码器718。电压控制电路726在读取、擦除和编程操作期间运行以将适当的电压施加于存储单元。
命令和控制电路724被配置为控制行解码器714以通过将适当的电压(VPOS)施加于第一行中的第一存储器线(ML1)来选择存储阵列712的第一行以用于编程操作并且通过将适当的电压(VNEG)施加于第二行中的第二存储器线(ML2)来取消选择存储阵列的第二行。所选择的存储单元中的位线耦合到(VNEG)，而该行中的其他列中的未选择的存储单元的位线耦合到抑制电压(VINHIB)。如上所述，在所有列中的基本上所有存储单元的共用的源极线被允许浮动或者耦合到适当的共用的源极线电压(VSSL)以减少存储阵列712中的功耗和/或减少在与所选择的存储单元相同的行中的未选择的单元中的编程干扰的概率。两个行的字线(WL)都可以耦合到(VNEG)。
因此，已经描述了包括具有单个共用的源极线的一对相邻的存储单元的存储结构以及用于运行该存储结构的方法的实施方式。尽管已经参考具体示例性实施方式描述了本公开，但是明显的是，可以对这些实施方式做出各种修改和改变而不偏离本公开的更广泛的精神和范围。因此，说明书和附图应被视为是说明性的意义而不是限制性的意义。
本公开的摘要被提供以遵守37C.F.R.§1.72(b)，其要求将允许读者快速确定技术公开的一个或多个实施方式的性质的摘要。应当理解的是，其将不用于解释或限制权利要求的范围或意义。此外，在前面的详细描述中，可以看到的是，各种特征被在单个实施方式中组合在一起以用于精简本公开的目的。本公开的此方法不应被解释为反映所要求保护的实施方式要求比在每个权利要求中明确列举的特征更多的特征的目的。相反，如所附权利要求所反映的，创造性主题在于少于单个所公开的实施方式的所有特征。因此，所附权利要求据此并入详细描述中，其中每个权利要求独立地作为单独的实施方式。
在该描述中提及的一个实施方式(one embodiment)或实施方式(an embodiment)意在结合该实施方式描述的特定的特征、结构或特性被包括在电路或方法的至少一个实施方式中。在说明书中各处出现的短语一个实施方式不一定全部指的是同一实施方式。

Claims (11)

1.一种存储结构，包括：
以行和列布置的多个存储单元的存储阵列，所述多个存储单元包括在所述存储阵列的一行中的第一对相邻的存储单元，
其中所述第一对相邻的存储单元包括第一共用的源极线，所述第一共用的源极线由在所述存储单元中的晶体管之上沉积的第一金属层形成，所述第一对相邻的存储单元中的每个存储单元通过所述第一共用的源极线耦合到电压源，
其中所述第一金属层还包括第一垫并且在所述存储阵列的所述行中的每个存储单元的宽度大体上等于以下各项之和：所述第一共用的源极线的宽度的1/2、在所述第一共用的源极线与所述第一垫之间的第一间隔、所述第一垫的宽度以及在所述第一垫与第二对相邻的存储单元中的第二垫之间的第二间隔的1/2。
2.根据权利要求1所述的存储结构，其中在所述存储阵列的所述行中的存储单元之间的间距大体上是基于所述第一共用的源极线的宽度以及在所述第一共用的源极线与在所述存储阵列中的所述行中的第二对相邻的存储单元中的第二共用的源极线之间的间隔，所述间隔大体上等于所述第一共用的源极线的宽度的两倍。
3.根据权利要求1所述的存储结构，其中由覆盖所述第一金属层的第二金属层形成的位线通过所述第一垫耦合到在所述存储单元中的所述晶体管的扩散区。
4.根据权利要求3所述的存储结构，其中在相邻的存储单元对中的每个存储单元包括包含非易失性存储器NVM晶体管和选择晶体管的双晶体管(2T)架构。
5.根据权利要求4所述的存储结构，其中所述NVM晶体管包括经由过孔耦合到所述位线的漏极以及通过所述选择晶体管耦合到所述共用的源极线的源极。
6.根据权利要求4所述的存储结构，其中所述NVM晶体管包括电荷捕获层，所述电荷捕获层被配置为响应于通过所述位线在所述NVM晶体管的漏极上接收负电压(VNEG)、以及通过耦合到所述NVM晶体管的控制栅极的存储器线在所述控制栅极处接收正电压(VPOS)而经由福勒-诺德海姆隧穿改变一个或多个电气性质。
7.根据权利要求4所述的存储结构，其中所述选择晶体管包括经由过孔耦合到所述位线的漏极以及通过所述NVM晶体管耦合到所述共用的源极线的源极。
8.一种存储结构，包括：
以行和列布置的多个存储单元的存储阵列，相邻的存储单元对中的每个存储单元包括包含非易失性存储器NVM晶体管和选择晶体管的双晶体管(2T)架构，
其中所述多个存储单元包括在所述存储阵列的一行中的第一对相邻的存储单元，所述第一对相邻的存储单元包括第一共用的源极线，所述第一共用的源极线由在所述存储单元中的晶体管之上沉积的第一金属层形成，在所述第一对相邻的存储单元中的每个存储单元通过所述第一共用的源极线耦合到电压源，以及
所述第一金属层还包括第一垫以及在所述存储阵列的所述行中的每个存储单元的宽度大体上等于以下各项之和：所述第一共用的源极线的宽度的1/2、在所述第一共用的源极线与所述第一垫之间的第一间隔、所述第一垫的宽度以及在所述第一垫与在第二对相邻的存储单元中的第二垫之间的第二间隔的1/2。
9.根据权利要求8所述的存储结构，其中由覆盖所述第一金属层的第二金属层形成的位线通过所述第一垫耦合到在所述存储单元中的晶体管的扩散区。
10.根据权利要求9所述的存储结构，其中所述NVM晶体管包括经由过孔耦合到所述位线的漏极以及通过所述选择晶体管耦合到所述共用的源极线的源极。
11.根据权利要求10所述的存储结构，其中所述NVM晶体管包括电荷捕获层，所述电荷捕获层被配置为响应于通过所述位线在所述NVM晶体管的漏极上接收负电压(VNEG)以及通过耦合到所述NVM晶体管的控制栅极的存储器线在所述控制栅极处接收正电压(VPOS)而经由福勒-诺德海姆隧穿改变一个或多个电气性质。
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