CN105226062B - 具有多个用以储存电荷的电荷储存层的带隙工程存储器 - Google Patents

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Abstract

本发明公开了一种具有多个用以储存电荷的电荷储存层的带隙工程存储器，该存储器包括一栅极、一通道材料、以及一介电叠层。通道材料具有一通道表面以及一通道价带边缘。介电叠层是位于栅极与通道表面之间。介电叠层包括一多层隧穿结构、一第一电荷储存氮化物层、一第一阻挡介电层、一第二电荷储存氮化物层、以及一第二阻挡氧化物层。多层隧穿结构是位于通道表面上。第一电荷储存氮化物层是位于该多层隧穿结构上。第一阻挡氧化物层是位于第一电荷储存氮化物层上。第二电荷储存氮化物层是位于该第一阻挡介电层上。第二阻挡氧化物层是位于第二电荷储存氮化物层上。

Description

具有多个用以储存电荷的电荷储存层的带隙工程存储器
技术领域
本发明是有关于闪存技术，且特别是有关于适用于高速擦除及编程操作的电荷捕捉存储器技术，即使在高强度的栅极电压之下仍不易于发生擦除饱和。
背景技术
电荷捕捉存储器是一种非易失性集成电路存储器技术的类型，通过采用介电电荷捕捉材料来储存电荷，以储存数据。依照先前技术中称之为硅-氧化物-氮化物-氧化物-硅(SONOS)元件的设计，源极、漏极及通道是形成于一硅通道材料(S)中，隧穿介电层是由氧化硅(O)形成，电荷捕捉层是由氮化硅(N)形成，阻挡介电层是由氧化硅(O)形成，而栅极包括多晶硅(S)。
图1显示由一场效晶体管(FET)结构所组成的一电荷捕捉存储单元，场效晶体管(FET)结构具有一源极11与漏极12、及一栅极18。源极11与漏极12是通过一通道10分开。栅极18是通过一介电材料叠层而与通道分开，介电材料叠层包括多层隧穿介电结构13-15、电荷储存层16、与一阻挡介电层17。
此种硅-氧化物-氮化物-氧化物-硅(SONOS)元件是通过利用常见偏压技术中的一种技术来产生电子隧穿，以进行编程操作，并且通过利用空穴隧穿或电子释放(de-trapping)来进行擦除操作。为了使擦除操作能够具有实际可应用的操作速率，隧穿介电层必须相当地薄(小于30埃)。然而，在这样的厚度下，相较于传统浮置栅极技术，存储单元具有较低的耐受性(endurance)及电荷保持性(charge retention characteristics)。并且，当隧穿介电层具有相对较厚的厚度时，进行擦除操作所需的电场亦会导致电子自栅极注入穿过阻挡介电层的现象。擦除通常需要大于约15MV/cm的高电场强度。电子注入会造成一种擦除饱和的情况，于此状况下，电荷捕捉元件的电荷电平会朝向一平衡电平(equilibrium level)趋近。请详见由吕(Lue)等人所发明，名称为「电荷捕捉非易失性存储器的电荷平衡擦除操作机制」的编号第7,075,828号的美国专利。
在一方面，目前已研究出一种技术，可增进隧穿介电层的效能，以于较低电场进行擦除。在图1中，隧穿介电层包括3层带隙工程结构(bandgap engineered structure)13-15：氧化硅层、氮化硅层、与氧化硅层。
图3为图1的存储单元的平带电压对于擦除时间关系的曲线图。带隙工程-硅-氧化物-氮化物-氧化物-硅(BE-SONOS)存储单元具有一p型多晶硅栅极。以一-14伏特的栅极电压作为一擦除操作的仿真，产生曲线310。由一-14伏特的栅极电压作为一擦除操作而得的实验数据，产生图点311。以一-15伏特的栅极电压作为一擦除操作的仿真，产生曲线320。由一-15伏特的栅极电压作为一擦除操作而得的实验数据，产生图点321。以一-16伏特的栅极电压作为一擦除操作的仿真，产生曲线330。由一-16伏特的栅极电压作为一擦除操作而得的实验数据，产生图点331。以一-17伏特的栅极电压作为一擦除操作的仿真，产生曲线340。由一-17伏特的栅极电压作为一擦除操作而得的实验数据，产生图点341。以一-18伏特的栅极电压作为一擦除操作的仿真，产生曲线350。由一-18伏特的栅极电压作为一擦除操作而得的实验数据，产生图点351。
在较低强度的栅极电压下所形成的曲线与图点显示一极度慢速的擦除。在较高强度的栅极电压下所形成的曲线与图点是较快速，但是在1秒钟或更少的时间之内进行擦除饱和。当更多的电子被注入且储存于第一捕捉层(N2)时，顶氧化物(O3)具有会引起高栅极注入的大型电场。
另一方面，目前是已研究出一种技术，在擦除操作所需的高电场条件下，是可用来提升阻挡介电层的能力，以减缓电子由栅极注入。一些先前技术已经强调过高功函数介电质(high-K dielectrics)(例如是氧化铝)的优点。较高的介电常数可通过增进编程与擦除速率来改善效能、在存储单元的阈值电压中改善记忆窗(memory window)、并在进行编程以及擦除的期间通过缩减有效氧化物厚度EOT来减缓操作电压。然而，欲制造高质量的高功函数材料(例如是氧化铝)可能较为困难。因此，使用高功函数材料作为阻挡介电质，却取而代之地产生较低可靠度与较低的数据保存能力的问题。例如，高功函数材料易于产生浅陷阱(shallow trap)(或偶极放松(dipole relaxation))，造成一快速初始电荷流失，导致程序验证值(program verify value)中的阈值电压偏移。
在图2中，阻挡介电质包括一高功函数介电层17B与一氧化硅层17A。图4是对于图2的存储单元进行改变而省略氧化硅层17A的一平带电压对于擦除时间关系的曲线图。在曲线与图点中，擦除操作是以一-18伏特的栅极电压进行，采用厚度分别为70埃与150埃的N2电荷储存氮化物层16与高功函数阻挡介电层17B。不同的曲线与图点显示O1/N1/O2(氧化物隧穿层13/氮化物隧穿层14/氧化物隧穿层15)的不同的组合。以厚度为15埃/20埃/30埃的O1/N1/O2进行擦除操作，产生仿真的曲线410与实验数据的图点411。以厚度为18埃/20埃/30埃的O1/N1/O2进行擦除操作，产生仿真的曲线420与实验数据图点421。以厚度分别为20埃/20埃/30埃的O1/N1/O2进行擦除操作，产生仿真的曲线430与实验数据图点431。再次，在较低强度的栅极电压下所形成的曲线与图点显示一极度慢速的擦除。再次，在较高强度的栅极电压下所形成的曲线与图点是较快速，但在1秒钟或更少的时间之内进行擦除饱和。
图5是对于图2的存储单元的一平带电压对于擦除时间关系的曲线图。在曲线与图点中，擦除操作是在-15伏特的栅极电压下进行，采用厚度为13埃、20埃、25埃、与50埃的O1/N1/O2/N2(氧化物隧穿层13、氮化物隧穿层14、氧化物隧穿层15、电荷储存氮化物层16)。不同的曲线与图点显示O3氧化物阻挡层17A与高功函数阻挡介电层17B的不同的组合。以厚度为40埃/60埃的O3/氧化铝(Al2O3)进行擦除操作，产生仿真曲线510与实验数据图点511，厚度分别为70埃与150埃。以厚度为50埃/60埃的O3/Al2O3进行擦除操作，产生仿真曲线520与实验数据图点521。再一次，在较低强度的栅极电压下所形成的曲线与图点显示一极度慢速的擦除。
由于较高的功函数会导致O3中较小的电场，并接着减缓擦除饱和，故高功函数材料(例如是氧化铝或二氧化铪(HfO2))薄膜位在O3之上可帮助减缓顶介电质的电场(Efield)。然而，使用高功函数材料可能造成显着地可靠度下降，例如是较差的储存力、以及一些快速初始储存漂流(fast initial retention drift)容易受到损坏。例如，高功函数材料具有延迟介电常数的弛缓效应(relaxation effect)，从线性稳定状态下的介电常数进行改变。
用以克服擦除饱和的高功函数材料的替代物是用以将曲度(curvature)引入存储单元。例如，纳米线单元具有中心体、直径增加的同心环(包括一隧穿氧化物环、一氮化硅环、与一阻挡氧化物环)、以及环绕式栅极。然而，用以增强电场的足够小的曲度是倾向于造成程序与读取干扰效应(read disturb effect)。
带隙工程-硅-氧化物-氮化物-氧化物-硅(BE-SONOS)技术已经被证实是提供优异的效能，克服了已知的硅-氧化物-氮化物-氧化物-硅(SONOS)型式的存储器关于擦除速率、耐受性、与电荷储存能力等许多议题。然而，擦除饱和的问题仍持续限制元件的操作变量。此外，随着元件尺寸的缩小，可以预期的，擦除饱和的问题更会被凸显出来。
因此，目前是需要提出一种新的存储器技术，此新的存储器技术是易于制造出高质量的存储器，且克服已知技术中关于擦除饱和的问题。
发明内容
本发明技术的一方面是有关于一种电荷储存存储器，这种存储器包括一存储单元阵列。此存储单元阵列中的各个存储单元包括一栅极、一通道材料、一介电叠层以及一控制电路。通道材料具有一通道表面。介电叠层是位于栅极与通道表面之间。
介电叠层包括一多层隧穿结构、一第一电荷储存介电层、一第一阻挡介电层、一第二电荷储存介电层、以及一第二阻挡介电层。多层隧穿结构是位于通道表面上。第一电荷储存介电层是位于该多层隧穿结构上。第一阻挡介电层是位于该第一电荷储存介电层上。第二电荷储存介电层是位于该第一阻挡介电层上。第二阻挡介电层是位于该第二电荷储存介电层上。
多层隧穿结构包括一第一隧穿氧化物层、一第一隧穿氮化物层、与一第二隧穿氧化物层。第一隧穿氮化物层是位于第一隧穿氧化物层上。第二隧穿氧化物层是位于第一隧穿氮化物层上。
控制电路施加一偏压配置，该偏压配置是选自多个偏压配置中，这些偏压配置包括一编程偏压配置以及一擦除偏压配置。编程偏压配置是通过移动多个电子来编程数据，这些电子是从通道表面经过多层隧穿结构移动至第一电荷储存氮化物层。多层隧穿结构包括第一隧穿氮化物层。擦除偏压配置是通过移动多个空穴来擦除数据，这些空穴是从通道表面移动至第一电荷储存氮化物层。并且，使用储存于第二电荷储存氮化物层中的电子，以阻挡其他的电子移动至第一电荷储存氮化物层。
在本发明技术的另一方面，多层隧穿结构包括至少一第一隧穿介电层，该第一隧穿介电层具有一隧穿价带边缘(tunneling valence band edge)。
控制电路施加一偏压配置，该偏压配置选自多个偏压配置中。在擦除偏压配置中，第一隧穿介电层的至少部分的隧穿价带边缘相较于位在通道表面的通道价带边缘具有更大的能带能阶(band energy)。在未施加偏压于该存储器的情况下，第一隧穿介电层的隧穿价带边缘具有相较于位在通道表面的通道价带边缘更低的能带能阶。
在本发明技术的又一方面，存储器包括一存储单元阵列。此存储单元阵列中的各个存储单元包括一栅极、一通道材料、以及一介电叠层。通道材料具有一通道表面。介电叠层是位于栅极与通道表面之间。介电叠层包括一多层隧穿结构、一第一电荷储存介电层、一第一阻挡介电层、一第二电荷储存介电层、以及一第二阻挡介电层。多层隧穿结构是位于通道表面上。多层隧穿结构包括至少一第一隧穿介电层，该第一隧穿介电层具有一隧穿价带边缘。第一电荷储存介电层是位于该多层隧穿结构上。第一阻挡介电层是位于该第一电荷储存介电层上。第二电荷储存介电层是位于该第一阻挡介电层上。第二阻挡介电层是位于第二电荷储存介电层上。
本发明技术的又一方面是一种操作存储器的方法。操作存储器的方法包括施加一编程偏压配置以及施加一擦除偏压配置。
施加编程偏压配置是通过移动多个电子来编程数据，这些电子是从存储器的通道材料的通道表面经过存储器的第一隧穿氮化物层移动至存储器的第一电荷储存氮化物层。
施加擦除偏压配置是通过移动多个空穴来擦除数据，这些空穴是从存储器的通道材料的通道表面经过存储器的第一隧穿氮化物层移动至存储器的第一电荷储存氮化物层，并且使得在存储器的第二电荷储存氮化物层中的电子密度增加，以阻挡其他的电子移动至第一电荷储存氮化物层。
在本发明技术的一实施例中，控制电路所施加的擦除偏压配置使得在第二电荷储存氮化物层中的电子密度增加。
在本发明技术的一实施例中，存储器对于该控制电路的反应并不是进行擦除饱和，该控制电路以一强度范围在20至24伏特之中的栅极电压施加该擦除偏压配置于具有编程的数据的该存储器。
在本发明技术的一实施例中，第一隧穿氮化物层具有一20埃(angstrom)或更小的厚度，第二电荷储存氮化物层具有一至少35埃的厚度，且第一电荷储存氮化物层具有比第二电荷储存氮化物层更大的厚度。
在本发明技术的一实施例中，栅极包括n型掺杂或p型掺杂的多晶硅。
为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
图1绘示一带隙工程-硅-氧化物-氮化物-氧化物-硅(BE-SONOS)存储单元的简化示意图。
图2绘示具有高功函数(high-K)介电材料的一带隙工程-硅-氧化物-氮化物-氧化物-硅(BE-SONOS)存储单元的简化示意图。
图3绘示图1的存储单元的平带电压对于擦除时间的关系的曲线图。
图4绘示经改变的图2的存储单元的平带电压对于擦除时间的关系的曲线图。
图5绘示图2的存储单元的平带电压对于擦除时间的关系的曲线图。
图6绘示经改变的带隙工程-硅-氧化物-氮化物-氧化物-硅(BE-SONOS)存储单元以包括多个用以储存电荷的氮化物层以及在多层隧穿结构中的氮化物层的简化图。
图7绘示图6的具有多个用以储存电荷的氮化物层的存储单元以及不具有带隙工程的隧穿层的存储单元的平带电压对于擦除时间的关系的曲线图。
图8绘示图6的经改变的带隙工程-硅-氧化物-氮化物-氧化物-硅(BE-SONOS)存储单元以显示用于降低储存于用以储存电荷的第一氮化物层中的电荷的擦除操作来使得空穴隧穿是从通道进入至第一氮化物层储存电荷中并且电子注入是从栅极进入至第二氮化物层储存电荷中的简化示意图。
图9绘示图8的改变的带隙工程-硅-氧化物-氮化物-氧化物-硅(BE-SONOS)存储单元以显示能带图是如何随着第二氮化物层储存电荷中的电子密度改变的能带图。
图10至图12绘示不同的氮化物厚度的电荷捕捉效率的曲线图。
图13绘示即使是厚度降低的用以储存电荷第一氮化物层的电荷捕捉效率的曲线图。
图14绘示图6的存储单元的平带电压对于擦除时间的关系的曲线图。
图15绘示图6的存储单元在用以储存电荷的不同的氮化物层的被捕捉的电荷密度对于擦除时间的关系的曲线图。
图16绘示图6的存储单元在用以储存电荷的不同的氮化物层的电场对于擦除时间的关系的曲线图。
图17绘示图6的存储单元在不同的栅极材料下的平带电压对于擦除时间的关系的曲线图。
图18绘示图6的具有不同栅极材料的存储单元在不同的氮化物层的被捕捉的电荷密度对于擦除时间的关系的曲线图。
图19绘示图6的具有不同栅极材料的存储单元在用于储存电荷的不同的氮化物层的电场对于擦除时间的关系的曲线图。
图20绘示图6的存储单元的平带电压对于编程时间的关系的曲线图。
图21绘示图6的存储单元的在用以储存电荷的不同的氮化物层的被捕捉的电荷密度对于编程时间的关系的曲线图。
图22绘示图6的存储单元的用以储存电荷的不同的氮化物层的电场对于编程时间的关系的曲线图。
图23绘示图6的存储单元在不同的擦除时间与编程时间下的平带电压对于擦除电压的关系的曲线图。
图24绘示图6的存储单元在不同组的层厚度下的平带电压对于擦除电压与编程电压的关系的曲线图。
图25绘示图6的存储单元在不同组的层厚度下显示非理想的表现的平带电压对于擦除电压与编程电压的关系的曲线图。
图26绘示在低电场的包括能带偏移技术的隧穿介电层的能带示意图。
图27绘示在高电场的包括能带偏移技术的隧穿介电层的能带示意图。
图28绘示经改变以包括多个用以储存电荷的氮化物层以及在多层隧穿结构中的氮化物层的带隙工程-硅-氧化物-氮化物-氧化物-硅(BE-SONOS)存储单元的二维与非门(NAND)阵列的简化示图。
图29绘示经改变以包括多个用以储存电荷的氮化物层以及在多层隧穿结构中的氮化物层的带隙工程-硅-氧化物-氮化物-氧化物-硅(BE-SONOS)存储单元的三维垂直栅极阵列的简化示图。
图30绘示经改变以包括多个用以储存电荷的氮化物层以及在多层隧穿结构中的氮化物层的带隙工程-硅-氧化物-氮化物-氧化物-硅(BE-SONOS)存储单元的三维双栅极垂直通道阵列的简化示图。
图31绘示经改变以包括在管型双栅极配置中的多个用以储存电荷的氮化物层以及在多层隧穿结构中的氮化物层的带隙工程硅-氧化物-氮化物-氧化物-硅(BE-SONOS)存储单元的简化示图。
图32绘示经改变以包括呈现「栅极环绕」的配置的多氮化物层储存电荷以及在多层隧穿结构中的氮化物层的带隙工程-硅-氧化物-氮化物-氧化物-硅(BE-SONOS)存储单元的简化示图。
图33绘示根据本发明技术的实施例的采用存储器与偏压电路的集成电路存储器的简化框图。
图34及图67绘示经改变以包括在如图29的三维垂直栅极阵列的多个用以储存电荷的氮化物层以及在多层隧穿结构中的氮化物层的带隙工程-硅-氧化物-氮化物-氧化物-硅(BE-SONOS)存储单元的示图。
图35及图68绘示经改变以包括具有不同的层厚度的如图29的三维垂直栅极阵列的多个用以储存电荷的氮化物层以及在多层隧穿结构中的氮化物层的带隙工程-硅-氧化物-氮化物-氧化物-硅(BE-SONOS)存储单元示图。
图36绘示图34的存储单元的阈值电压对于编程电压的关系的曲线图。
图37绘示图34的存储单元的阈值电压对于擦除时间的关系的曲线图。
图38绘示图34的存储单元的阈值电压讯窗对于存储单元的位数的曲线图。
图39绘示图34的显示保持时间(retention time)的存储单元的阈值电压讯窗对于存储单元数目的关系的曲线图。
图40绘示图6的存储单元的一实施例的平带电压对于擦除电压与编程电压的关系的实验曲线图。
图41绘示图6的存储单元的一实施例的平带电压对于擦除时间的关系的实验曲线图。
图42绘示图6的存储单元的一实施例的平带电压对于擦除时间的关系的仿真曲线图。
图43绘示图6的存储单元的一实施例在用以储存电荷的不同的氮化物层的捕捉电荷密度对于擦除时间的关系的仿真曲线图。
图44绘示图6的存储单元的一实施例的平带电压变化对于编程时间的关系的实验曲线图。
图45绘示图6的存储单元的一实施例在用以储存电荷的不同的氮化物层中的电荷密度对于编程时间的关系的实验曲线图。
图46绘示图6的存储单元的一实施例于第一编程之后用于第一擦除的平带电压变化对于编程时间的关系的实验曲线图。
图47绘示图6的存储单元的一实施例于第一编程之后以第一擦除在用以储存电荷的不同的氮化物层中的电荷密度对于编程时间的关系的实验曲线图。
图48绘示图6的存储器的一实施例在第一擦除之后于第二编程下平带电压变化对于编程时间的关系的实验曲线图。
图49绘示图6的存储器的一实施例在第一擦除之后于第二编程下的用以储存电荷的不同的氮化物层中电荷密度对于编程时间的关系的实验曲线图。
图50绘示图6的存储单元的存储单元三维垂直栅极阵列的阈值电压对于编程电压的关系的曲线图。
图51及图69绘示图6的存储单元的狭缝页面(split-page)三维垂直栅极阵列的示意图。
图52绘示图51的存储单元阵列的单阶存储单元记忆窗(single-level cellmemory window)的示意图。
图53绘示图51的存储单元阵列的多阶存储单元存储讯窗的示意图。
图54绘示图51的存储单元阵列的编程验证分布的曲线图。
图55绘示编程与擦除阈值电压对于编程与擦除循环数量的曲线图。
图56绘示I-V特性(IV characteristic)的次临界斜率(subthreshold slope)对于编程与擦除循环数目的关系的曲线图。
图57绘示在不同数目标编程与擦除循环下的编程与擦除存储器的I-V特性的曲线图。
图58及图70绘示经改变以包括多个用以储存电荷的氮化物层的带隙工程-硅-氧化物-氮化物-氧化物-硅(BE-SONOS)存储单元的电场的简化示意图。
图59绘示受到温度压力之后的存储单元的平带电压保持结果的示意图。
图60至图61绘示在温度压力之后的存储单元的电荷密度保持结果的示意图。
图62绘示在温度压力之后的存储单元的存储讯窗保持结果的示意图。
图63绘示存储单元在不同的温度下的电荷流失速率的示意图。
图64绘示不同的栅极掺杂或功函数(work function)与O2厚度下的擦除的比较的示意图。
图65绘示读取干扰测试(read disturb test)的示意图。
图66及图71绘示一垂直通道的实施例的示意图。
【符号说明】
10：通道
10a：表面
11：源极
12：漏极
13、14、15：隧穿层
16、19：电荷储存层
17、20、17A、17B：阻挡介电层
18：栅极
52：空穴隧穿
53：电子注入
100：存储器元件
101：底栅极
110：叠层
120：半导体本体元件
130、150：连接元件
140：叠层间垂直导电元件
160：参考导体
170、190；开关
180：交叉点
310、320、330、340、350、410、420、430、510、520、710、720、910、913、920、923、930、933、1010、1020、1030、1110、1120、1130、1210、1220、1410、1420、1430、1410、1450、1510、1520、1610、1620、1710、1720、1810、1820、1830、1840、1910、1920、1930、1940、2010、2020、2030、2040、2110、2120、2210、2220、2230、2310、2320、2330、2340、2350、2360、2410、2420、2430、2440、2510、2530、4010、4020、4110、4120、4130、4240、4250、4260、4410、4420、4510、4520、4610、4620、4710、4720、4810、4820、4910、4920、5010、5020、5030、5510、5520、5610、5620、6310、6320、6330、6340、6410、6420、6430、6510、6520、6220、6230：曲线
311、321、331、341、351、411、421、431、511、521、1011、1021、1031、1111、1121、1131、1211、1221、4210、
600：掺杂
601-1、601-n、648、602、603：硬掩模
610：绝缘层
612、613、614：半导体材料串行
612A、613A、614A：延伸
615：存储器材料
625-1、625-n：导线
626：硅化物层
629、649：栅极结构
650、651：晶体管
730、1460：目标电压
2630、2631、2632、2633、2634、2730、2731、2732、2637：能带能阶增加
2638：能带能阶降低
2733、2734：区域
2810、2820：存储单元
3124：氧化硅层
3128、3129：氧化物
3141、3142：弧形边缘
3310：集成电路
3312：存储器阵列
3314：字线译码器
3316：字线
3318：位线译码器
3320：位线
3322、3326：总线
3324：方块
3328：数据输入线
3330：其他电路
3332：数据输出线
3334：控制器
3336：偏压配置供应电压
3602、3604、3606、3608、3610、3612、3614、3616、3618、3620：存储单元
3710、3720、3730：栅极电压
3810：棋盘式编程
3811、3812、3910、5210、5220、5230、5310、5320、5330、5340、5410、5420、5430、6240、6250、6260、
3820：擦除状态
4220、4230：图点
4310、4320：电荷密度
5140、5150：共同源极线
5160、5170：接地选择线
5180、5190：串行选择线结构
5440：箭头
5710、5720：汇集点
5810、5812：侧边
5822：顶部
5824：底部
5830：电子
5842：O1
5844：N1
5846：O2
5848：多晶硅栅极
5850：硅条
6210：棋盘式编程
6270、6530、6540：分布
BL、5120、5130：位线
GSL、SSL：导电串行
WL、3125、3126、5110：字线
具体实施方式
以下将配合图示，对本发明技术的实施例提供更详细的说明。
图6是经改变的带隙工程-硅-氧化物-氮化物-氧化物-硅(BE-SONOS)存储单元以包括多个用以储存电荷的氮化物层以及在多层隧穿结构中的氮化物层的简化图。
存储单元包括通道材料中的通道10、以及邻近于通道10的一源极11与一漏极12。本实施例中的一栅极18包括p型多晶硅，亦可使用N型多晶硅。在其他实施例使用金属、金属化合物、或金属与金属化合物的组合于栅极18，例如是使用铂、氮化钽、金属硅化物、铝、或其他金属或金属化合物栅极材料。这些材料是典型地使用溅镀与物理气相沉积技术来沉积，并可使用反应性离子蚀刻进行图案化。
介电隧穿层包括一材料复合材料，包括多个层，这些层包括一氧化硅的第一隧穿层13、一氮化硅的隧穿层14、与一氧化硅的第二隧穿层15。
二氧化硅的第一隧穿层13是位于通道10的表面10a上，二氧化硅的第一隧穿层13是在沉积期间例如是使用临场蒸气产生技术(in-situ steam generation，ISSG)并通过后沉积氧化氮回火(post deposition NO anneal)、或通过添加氧化氮于周围(ambient)进行选择性的氮化作用来形成。二氧化硅的第一层13的厚度是小于20埃且较佳地是7至15埃。第一隧穿层13可以通过用于增进耐受度的替代物(例如是氮化氧化物(nitridedoxide))进行加工、及/或进行用于改善接口状态的质量的氟化处理(fluorinetreatment)。
氮化硅的隧穿层14亦意指位于氧化硅的第一层13上的氮化硅隧穿层。氧化硅的第一层13是使用例如是低压化学气相沉积(low-pressure chemical vapor deposition，LPCVD)、在680℃下使用例如是二氯硅烷(dichlorosilane，DCS)与氨前驱物(NH3precursors)来形成。在另一工艺中，隧穿氮化物层包括氮氧化硅，隧穿氮化物层是以一氧化二氮前驱物使用类似的工艺来形成。氮化硅的层14的厚度是小于30埃，且较佳地是10至30埃，包括例如是20埃。由于氮化硅的层14的薄度，层14在储存电荷上是较差。
层14提供一低空穴势垒高度(low-hole barrier height)，以促进用于-FN的空穴注入。然而，层14具有低捕捉效率。用于层14的不同的材料沿着其硅的价带偏移依序为：二氧化4.4电子伏(eV)、氮化硅(Si3N4)1.8电子伏(eV)、五氧化二钽(Ta2O5)3.0电子伏(eV)、钛酸钡(BaTiO3)2.3电子伏(eV)、锆酸钡(BaZrO3)3.4电子伏(eV)、二氧化锆(ZrO2)3.3电子伏(eV)、二氧化铪(HfO2)3.4电子伏(eV)、氧化铝(Al2O3)4.9电子伏(eV)、三氧化二钇(Y2O3)3.6电子伏(eV)、硅酸锆(ZrSiO4)3.4电子伏(eV)。氮化硅具有1.8电子伏(eV)的最低的空穴势垒高度，不过其他材料亦有可能。
二氧化硅的第二隧穿层15是位于氮化硅的隧穿层14上，且使用例如是低压化学气相沉积(LPCVD)的高温氧化物(high temperature oxide，HTO)沉积。二氧化硅的第二隧穿层15是小于45埃，且较佳地是15至45埃，例如是30埃。第二隧穿层15提供足够的势垒厚度来阻挡电荷流失，以改善电荷储存。第二隧穿层15阻挡直接的隧穿漏电流(tunnelingleakage)。其他的低漏电流氧化物可能例如是氧化铝。
在此实施例中的第一电荷储存层16包括具有一大于45埃的厚度的氮化硅，且氮化硅的厚度较佳地为45至80埃，在此实施例中包括例如是使用低压化学气相沉积形成例如是约55埃的氧化硅。可以使用其他电荷捕捉材料与结构，包括例如是氮氧化硅(SixOyNz)、富含硅的氮化物、富含硅的氧化物，捕捉层包括内嵌的纳米粒子等等。不同的电荷捕捉材料详见由哈塔洽亚(Bhattacharyya)发明，名称为「新颖的低功率非易失存储器和栅极叠层」，于2006年11月23日公开的公开号第2006/0261401A1号的美国专利。高电荷捕捉效率替代物是氮氧化物、富含硅的氮化物、内嵌的纳米粒子、及二氧化铪。
二氧化硅的第一阻挡层17是位于第一电荷储存层16上，且使用例如是低压化学气相-高温氧化沉积(LPCVD high temperature oxide HTO deposition)。二氧化硅的第一阻挡层17的厚度是小于约70埃，包括例如是一35至70埃的范围，包括例如是50埃。第一阻挡层17提供足够的势垒厚度，以阻挡介于电荷储存层16与19之间的电荷混合(charge mixing)与电荷运输(charge transport)。其他的低漏电流氧化物可能例如是氧化铝。
在此实施例中的第二电荷储存层19包括具有一厚度大于30埃的氮化硅，包括例如是30至60的范围，在此实施例中包括例如是使用低压化学气相沉积形成例如是约40埃的氮化硅。其他实施例是相似于第一电荷捕捉层。第二电荷储存层19是在-FN擦除的期间捕捉电子，以停止栅极电子的注入，允许通过通道空穴注入来连续地擦除第一电荷储存层16。高电荷捕捉效率替代物是氮氧化物、富含硅的氮化物、内嵌的纳米粒子、与二氧化铪。
二氧化硅的第二阻挡层20是位于第二电荷储存层19上，且使用例如是低压化学气相沉积高温氧化物沉积(LPCVD high temperature oxide HTO deposition)来形成。二氧化硅的第二阻挡层20的厚度是小于约60埃，包括例如是一30至60埃的范围，包括例如是35埃。
栅极18包括选自用以提供足够的电子势垒高度的材料给阻挡介电层。可以使用于栅极18的材料包括N型多晶硅、P型多晶硅、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钌(Ru)、铂(Pt)、铱(Ir)、二氧化钌(RuO2)、二氧化铱(IrO2)、钨(W)、氮化钨(WN)、及其他。并且，由于P型多晶硅的功函数(work function)是高于N型多晶硅，P型多晶硅具有适于可制造性与工艺整合性的优点。
在一实施例中，除了隧穿氮化物层之外，仅具有2个氮化物层。在图6中，除了隧穿氮化物层之外的仅有的2个氮化物层，这2个氮化物层是2个电荷储存层。
图7是图6的具有多个用以储存电荷的氮化物层的存储单元以及不具有带隙工程的隧穿层的存储单元的平带电压对于擦除时间的关系的曲线图(graph)。
一-22伏特的栅极电压的擦除操作是在带隙工程-硅-氧化物-氮化物-氧化物-硅(BE-SONOS)存储单元上进行，带隙工程-硅-氧化物-氮化物-氧化物-硅(BE-SONOS)存储单元是经过改变，以包括多电荷储存氮化物层，O1/N1/O2/N2/O3/N3/O4具有11埃/20埃/25埃/55埃/50埃/40埃/35埃的层厚度，以产生仿真曲线710。一-22伏特的栅极电压的擦除操作是在一硅-氧化物-氮化物-氧化物-硅(SONOS)存储单元上进行，硅-氧化物-氮化物-氧化物-硅(SONOS)存储单元是经过改变，以包括多电荷储存氮化物层，并不具有带隙工程隧穿层，且O1/N1/O2/N2/O3具有30埃/55埃/50埃/40埃/35埃的层厚度，以产生仿真曲线720。曲线710在约2毫秒内到达-4伏特的目标电压730。然而，曲线720即使在1秒钟之后仍仅到达约4伏特。这些曲线之间的差异显示，擦除操作在没有多层隧穿结构的情况下是缓慢的。
图8是图6的经改变的带隙工程-硅-氧化物-氮化物-氧化物-硅(BE-SONOS)存储单元的简化示意图，显示用于降低储存于用以储存电荷的第一氮化物层中的电荷的擦除操作，空穴隧穿52是从通道进入至第一氮化物层储存电荷中，并且电子注入53是从栅极进入至第二氮化物层储存电荷中。
电子注入由栅极18产生，穿越上阻挡介电质20并进入上电荷储存层19中。空穴隧穿从通道材料10产生，穿越隧穿层13至15，并进入至下电荷储存层16。
图9是图8的改变的带隙工程-硅-氧化物-氮化物-氧化物-硅(BE-SONOS)存储单元的能带图(band diagram)，显示能带图是如何随着第二氮化物层储存电荷中的电子密度改变。
曲线910与913分别显示在N3(第二氮化物电荷储存层19)中不具有被捕捉的电子的第二氮化物电荷储存层19的传导带与价带边缘。曲线920与923分别显示在N3(第二氮化物电荷储存层19)中具有6×1012/平方厘米的被捕捉的电子的第二氮化物电荷储存层19的传导带与价带边缘。曲线930与933分别显示在N3(第二氮化物电荷储存层19)中具有1.2×1013/平方厘米的被捕捉的电子的第二氮化物电荷储存层19传导带与价带边缘。
当在N3中被捕捉的电子密度增加时，N3的传导带边缘在强度上是增加。O4与O3的邻近部分(proximate portion)的传导带边缘在强度上亦增加。该传导带边缘的偏移使得在O4中的传导带的斜率降低，表示在O4中的电场强度(electric magnitude)的降低抑制了擦除饱和。
穿越隧穿层O1/N1/O2的空穴注入是通过N1的能带边缘偏移来协助。穿越隧穿层的空穴注入是在关于图26与图27之处进一步讨论。
图10至图12显示不同的氮化物厚度的电荷捕捉效率。
在图10中，擦除操作是在O/N/O的厚度为54埃/70埃/90埃的硅-氧化物-氮化物-氧化物-硅(SONOS)存储单元上进行。
一栅极电压18伏特的擦除操作产生一仿真曲线1010与实验数据图点1011。一栅极电压19伏特的擦除操作产生一仿真曲线1020与实验数据图点1021。一栅极电压20伏特的擦除操作产生一仿真曲线1030与实验数据图点1031。足够厚的氮化硅(大于70埃)具有接近于理想的完全捕获的高捕获率(capture rate)。大于1013/平方厘米的电子捕捉密度并不会产生问题。
在图11中，擦除操作是在O/N/O的厚度为54埃/35埃/90埃的硅-氧化物-氮化物-氧化物-硅(SONOS)存储单元上进行。
一栅极电压16伏特的擦除操作产生一仿真曲线1110与实验数据图点1111。一栅极电压17伏特的擦除操作产生一仿真曲线1120与实验数据图点1121。一栅极电压18伏特的擦除操作产生一仿真曲线1130与实验数据图点1131。对于较薄的氮化硅(小于35埃)而言，捕获效率是显着地下降。图式显示硅-氧化物-氮化物-氧化物-硅(SONOS)存储单元的中间氮化硅层的结果。该结果可表示在其他结构中的氮化硅的厚度。例如，图6中的第二电荷储存氮化物层19是足够的厚，以储存足够的电子电荷，以阻挡来自栅极的电子注入。至少5×1012/平方厘米的电子电荷密度可以阻挡来自栅极的电子注入。
在图12中，擦除操作是在O/N/O的厚度为54埃/20埃/90埃的硅-氧化物-氮化物-氧化物-硅(SONOS)存储单元上进行。
一栅极电压14伏特的擦除操作产生一仿真曲线1210与实验数据图点1211。一栅极电压15伏特的擦除操作产生一仿真曲线1220与实验数据图点1221。非常薄的氮化硅(小于20埃)氮化物提供低的或无效的电荷捕捉。由于此原因，此种薄层是使用于多层隧穿结构中，以提供无电荷储存的能带偏移效果。
图13显示即使是厚度降低的用以储存电荷第一氮化物层的电荷捕捉效率。
擦除操作产生平带电压变化(ΔVFB)，在带隙工程隧穿层的O1/N1/O2的厚度为13埃/20埃/25埃的带隙工程-硅-氧化物-氮化物-氧化物-硅(BE-SONOS)存储单元上，平带电压变化在y轴上是对应来自x轴上的栅极电压的20微秒擦除脉冲。N2/O3的厚度为70埃/90埃的擦除操作产生曲线1310。N2/O3的厚度为50埃/90埃的擦除操作产生曲线1320。这些结果表示，即使当N2厚度被降低至仅有50埃而O3厚度是90埃时，此结果是呈现一优异的增阶型脉冲编程(ISPP)斜率，相似于N2厚度为70埃的表现。因此，N2可以缩减至50埃，却仍然维持良好的捕捉效率。
请参阅图14至图16，擦除操作是在经改变的硅-氧化物-氮化物-氧化物-硅(SONOS)存储单元上进行，具有多电荷储存氮化物层、厚度为11埃/20埃/25埃/55埃/50埃/40埃/35埃的O1/N1/O2/N2/O3/N3/O4以及一p型多晶硅栅极。
图14是图6的存储单元的平带电压对于擦除时间的关系的曲线图。一栅极电压-20伏特的擦除操作产生一仿真曲线1410。一栅极电压-21伏特的擦除操作产生一仿真曲线1420。一栅极电压-22伏特的擦除操作产生一仿真曲线1430。一栅极电压-23伏特的擦除操作产生一仿真曲线1440。一栅极电压-24伏特的擦除操作产生一仿真曲线1450。当栅极电压的负值更大时，欲达到-4伏特的目标电压1460是更为快速。在栅极电压-23伏特或-24伏特之下，目标电压是在1毫秒之内达到。由于在平带电压(VFB)小于-8伏特并未观察到擦除饱和，较高强度的擦除偏压可以得到较快的擦除时间。
图15是图6的存储单元在用以储存电荷的不同的氮化物层的被捕捉的电荷密度对于擦除时间的关系的曲线图。
一栅极电压-24伏特的擦除操作产生一在N2中的被捕捉的电荷密度的仿真曲线1510。一栅极电压-24伏特的擦除操作产生一在N3中的被捕捉的电荷密度的仿真曲线1520。当平带电压(VFB)约为-4伏特时，被捕捉的电子区域密度在N3中是接近于约5×1012/平方厘米。
这些仿真表示，电子的-FN栅极注入至N3中的状况被发生，且N3捕捉电子。当在N3中被捕捉的电子的密度是增加时，在N3中被捕捉的电子是渐增，以阻止来自栅极的电子注入。当N3捕捉电子时，N2继续捕捉从通道材料注入的空穴。整体上的效果为，在N3中被捕捉的电子密度是有助于阻止栅极注入，以允许连续的空穴注入于N2中，并且N2在不具有擦除饱和的情况下是连续地被擦除。
图16是图6的存储单元在用以储存电荷的不同的氮化物层的电场对于擦除时间的关系的曲线图。一栅极电压-24伏特的擦除操作产生一在O1中的电场的仿真曲线1610。一栅极电压-24伏特的擦除操作产生一在O3中的电场的仿真曲线1620。
这些模拟指出，在负富尔诺罕-FN擦除的期间，底部O1电场是降低，然而上面的O3电场却大幅地增加。由于O3中的高电场，O3的高氧化质量是相当重要。
请参阅图17至图19，擦除操作是在经改变的硅-氧化物-氮化物-氧化物-硅(SONOS)存储单元上进行，具有多电荷储存氮化物层，O1/N1/O2/N2/O3/N3/O4的厚度为11埃/20埃/25埃/55埃/50埃/40埃/35埃。
图17是图6的存储单元在不同的栅极材料下的平带电压对于擦除时间的关系的曲线图。
一p型多晶硅栅极于一栅极电压-24伏特的擦除操作下产生仿真曲线1710。一n型多晶硅栅极于一栅极电压-24伏特的擦除操作下产生仿真曲线1720。不论栅极是掺杂n型或p型，其结果曲线皆未显示擦除饱和。
图18是图6的具有不同栅极材料的存储单元在不同的氮化物层的被捕捉的电荷密度对于擦除时间的关系的曲线图。
一p型多晶硅栅极于一栅极电压-24伏特的擦除操作下产生在N2中的被捕捉的电荷的仿真曲线1810。一p型多晶硅栅极于一栅极电压-24伏特的擦除操作下产生在N3中的被捕捉的电荷的仿真曲线1820。一n型多晶硅栅极于一栅极电压-24伏特的擦除操作下产生在N2中的被捕捉的电荷的仿真曲线1830。一n型多晶硅栅极于一栅极电压-24伏特的擦除操作下产生在N3中的被捕捉的电荷的仿真曲线1840。
这些模拟情形表示，由于N栅极是用于电子的较高栅极注入的补偿(compensating)效果，N3所捕捉的电荷密度已经有所增加。此增加的电子密度允许N2通过来自通道的空穴注入连续地受到擦除。
图19是图6的具有不同栅极材料的存储单元在用于储存电荷的不同的氮化物层的电场对于擦除时间的关系的曲线图。
一n型多晶硅栅极于一栅极电压-24伏特的擦除操作下产生在O1中的电场的仿真曲线1910。一n型多晶硅栅极于一栅极电压-24伏特的擦除操作下产生在O3中的电场的仿真曲线1920。一p型多晶硅栅极于一栅极电压-24伏特的擦除操作下产生在O1中的电场的仿真曲线1930。一p型多晶硅栅极于一栅极电压-24伏特的擦除操作下产生在O3中的电场的仿真曲线1940。
多电荷储存氮化物层带隙工程-硅-氧化物-氮化物-氧化物-硅(BE-SONOS)元件对于栅极注入的变化具有高度抗扰性(immunity)。每当电子的栅极注入是较高(通过多晶硅栅极掺杂变化、或电场增益效应(field enhancement effect))，N3可在电子被捕捉的电荷密度较高的情况下容纳电子的较高的栅极注入。在N3中的电子所增加的电荷密度使得N2能以来自通道的空穴注入继续进行擦除。
请参阅图20至图22，编程操作是在O1/N1/O2/N2/O3/N3/O4的厚度为11埃/20埃/25埃/55埃/50埃/40埃/35埃的一硅-氧化物-氮化物-氧化物-硅(SONOS)存储单元上进行。
图20是图6的存储单元的平带电压对于编程时间的关系的曲线图。
在+24伏特的栅极电压下的编程操作产生仿真曲线2010。在+23伏特的栅极电压下的编程操作产生仿真曲线2020。在+22伏特的栅极电压下的编程操作产生仿真曲线2030。在+21伏特的栅极电压下的编程操作产生仿真曲线2040。
图21是图6的存储单元的在用以储存电荷的不同的氮化物层的被捕捉的电荷密度对于编程时间的关系的曲线图。
在+24伏特的栅极电压下的编程操作产生被捕捉的电荷在N2中的仿真曲线2110。在+24伏特的栅极电压下的编程操作产生被捕捉的电荷在N3中的仿真曲线2120。
图22是图6的存储单元的用以储存电荷的不同的氮化物层的电场对于编程时间的关系的曲线图。
在+24伏特的栅极电压下的编程操作产生电场在O1中的仿真曲线2210。在+24伏特的栅极电压下的编程操作产生电场在O3中的仿真曲线2220。在+24伏特的栅极电压下的编程操作产生电场在O4中的仿真曲线2230。
当更多的电子注入N2时，在O3中的电场是增加。在O3中所增加的电场是逐渐地使N2中的电子朝向N3的电子释放(de-trapping)有所增加。因此，在电子的注入程度较高的情况(平带电压(VFB)＞6伏特)之下，更多的电子是被捕捉于N3中。编程饱和仍未被观察到，且存储单元可连续地编程至平带电压(VFB)＞8伏特，如此对于多阶存储单元(multi-levelcell，MLC)操作窗(operation window)绰绰有余。
图23是图6的存储单元在不同的擦除时间与编程时间下的平带电压对于擦除电压的关系的曲线图。
编程与擦除操作是在经过改变的硅-氧化物-氮化物-氧化物-硅(SONOS)存储单元上进行，具有多电荷储存氮化物层，p型多晶硅栅极与厚度为11埃/20埃/25埃/55埃/50埃/40埃/35埃的O1/N1/O2/N2/O3/N3/O4。
增阶型脉冲编程(ISPP)与增阶型脉冲擦除(ISPE)操作使阈值电压(Vt)分布紧缩(tighten)。增阶型脉冲编程(ISPP)是递增地阶段式脉冲编程(incremental step pulseprogramming)，能够逐步地编程存储器，以逐渐地增加编程电压。增阶型脉冲擦除(ISPE)是递增的阶段式脉冲擦除(incremental step pulse erasing)，能够通过逐渐地增加擦除电压来逐步地擦除元件。
在脉冲时间20微秒(μsec)的增阶型脉冲编程之下的编程操作产生仿真曲线2310。在脉冲时间200微秒的增阶型脉冲编程之下的编程操作产生仿真曲线2320。在脉冲时间2毫秒(millisecond)的增阶型脉冲编程之下的编程操作产生仿真曲线2330。
在脉冲时间20微秒的增阶型脉冲擦除之下的擦除操作产生仿真曲线2340。在脉冲时间200微秒的增阶型脉冲擦除之下的擦除操作产生仿真曲线2350。在脉冲时间2毫秒的增阶型脉冲擦除之下的擦除操作产生仿真曲线2360。
这些曲线显示，在平带电压(VFB)＝+/-8伏特之前，在没有饱和的情况下的一大增阶型脉冲编程/增阶型脉冲擦除(ISPP/ISPE)讯窗(window)。增阶型脉冲编程(ISPP)与增阶型脉冲擦除(ISPE)曲线的斜率是趋近于1的理想的斜率。
对于小存储单元而言，三维边缘电场效应(3D fringe field effect)造成电荷储存效率的减低。因此，三维存储单元的阈值电压(Vt)或平带电压(flat-band voltage，VFB)是低于一维存储单元的阈值电压(Vt)或平带电压(VFB)。在使用三维存储单元之下，编程与擦除是过载(overdriven)，以仿真真实的元件/晶体管讯窗。
在一实施例中，以大约+23伏特在20毫秒下到达平带电压(VFB)＝+5伏特，且以-23伏特在2毫秒下到达平带电压(VFB)＝-4伏特(V)。用于编程的阈值电压(Thresholdvoltage，Vt)是大约+3至+4伏特(V)，且用于擦除的阈值电压(Vt)是大约-2至-3伏特。这些编程与擦除的阈值电压是适用于多位阶存储单元(MLC)讯窗。具有4个逻辑电平(logicallevel)的多位阶存储单元(MLC)存储单元相较于具有2个电平的存储单元而言，需要较宽的存储讯窗。
图24是图6的存储单元在不同组的层厚度下的平带电压对于擦除电压与编程电压的关系的曲线图。
编程与擦除操作是在经改变的硅-氧化物-氮化物-氧化物-硅(SONOS)存储单元上进行，具有p型多晶硅栅极与多电荷储存氮化物层。
厚度为11埃/20埃/25埃/55埃/50埃/40埃/35埃的O1/N1/O2/N2/O3/N3/O4在20微秒程序脉冲下的脉冲增阶型脉冲编程(ISPP)编程操作产生仿真曲线2410。厚度为11埃/20埃/25埃/50埃/45埃/35埃/30埃的O1/N1/O2/N2/O3/N3/O4在20微秒程序脉冲下的脉冲增阶型脉冲编程(ISPP)的编程操作产生仿真曲线2420。
厚度为11埃/20埃/25埃/55埃/50埃/40埃/35埃的O1/N1/O2/N2/O3/N3/O4在2毫秒擦除脉冲下的脉冲增阶型脉冲擦除(ISPE)的擦除操作产生仿真曲线2430。厚度为11埃/20埃/25埃/50埃/45埃/35埃/30埃的O1/N1/O2/N2/O3/N3/O4在2毫秒擦除脉冲下的脉冲增阶型脉冲擦除(ISPE)的擦除操作产生仿真曲线2440。
层厚度的轻微的减少使编程电压降低约1至2伏特，成为编程电压(Vpgm)＝21伏特(V)。
图25是图6的存储单元在不同组的层厚度下的平带电压对于擦除电压与编程电压的关系的曲线图，显示非理想的表现(non-ideal behavior)。非理想的表现是描述如下。若通过隧穿的电荷注入并非受到100％的捕获并捕捉于氮化物中，注入效率是比理想值低，且增阶型脉冲编程/增阶型脉冲擦除(ISPP/ISPE)斜率可能并非等于1。当N2与N3的厚度并非不足时(例如是N2＜4纳米(nm))，上述这种情形就可能发生。若在编程/擦除的期间于N2与N3之间产生电荷混合或电荷传递，则增阶型脉冲编程/增阶型脉冲擦除(ISPP/ISPE)斜率可能亦会降低。当O3的厚度不足时(例如是O3＜3纳米(nm))，上述这种情况就可能会发生。
图25显示相似于图24中的曲线2410与2430。然而，在图25中的电荷储存氮化物层N2及/或N3的厚度是太薄，而无法显示增阶型脉冲编程(ISPP)与增阶型脉冲擦除(ISPE)的理想的斜率。在一物理模式(physical model)中，电荷捕获过程具有一散射平均自由径(scattering mean free path)，并且若厚度是比平均自由径更薄，捕获效率是呈指数地降低。或者，阻挡氧化物层O3允许过多的电子隧穿进入第一氮化物电荷储存层。由于此种非理想的表现，曲线2410降低成为曲线2510，且曲线2430降低成为曲线2530。
请参阅曲线2510，逐渐的饱和发生于平带电压(VFB)＞+8伏特(V)，且非理想的增阶型脉冲编程(ISPP)斜率是小于0.95，而非等于1。由于阻挡氧化物层是太薄，向外的隧穿是增强。在高电场+FN的隧穿期间，电荷互换是发生于N2/N3之间。
请参阅曲线2530，逐渐的饱和发生于平带电压(VFB)＜-8伏特(V)，且非理想的增阶型脉冲擦除(ISPE)斜率是小于0.95，而非等于1。
不足的电子捕捉存在于N3中，以停止进一步的栅极注入，例如是关于图18中所示。被捕捉的电子在N3中没有足够的密度来停止更多电子的栅极注入，栅极所注入的电子到达N2，导致轻微的擦除饱和。在高电场-FN隧穿的期间，电荷于N2/N3之间互换。
若O3厚度太薄，之后可能于N2/N3之间发生电荷互换。例如，在-FN擦除的期间，电子被捕捉于N3中，然而空穴是被捕捉于N2中。若电荷互换发生，被捕捉的电子可能移动至N2，导致一降低的擦除讯窗。
介于N2与N3之间的阻挡氧化物层O3维持擦除效能，且避免N2与N3之间过多的非理想的电荷运输。良好的电荷捕捉效率是通过N2与N3足够的厚度来维持。如图10至图13所示，厚度至少50埃的N2于存储器讯窗产生足够的电荷储存，且厚度至少30埃的N3产生足够的电荷储存，以抵抗更多电子的栅极注入。
图26是在低电场下的包括有图1的层叠层13至15的介电隧穿结构的传导带与价带的能阶示图，显示一「U型」传导带以及一「倒U型」价带。从图2右侧开始，半导体本体(semiconductor body)的能带间隙是显示于区域2630中，空穴隧穿层的价带与传导带是显示于区域2631中，隧穿氮化物层的能带间隙是显示于区域2632中，隔离层(isolationlayer)的价带与传导带是显示于区域2633中，且电荷捕捉层的价带与传导带是显示于区域2634中。由于隧穿介电层的传导带在所有的3个区域2631、2632、2633中相对于捕捉(trap)的能阶仍旧为高，被捕捉于电荷捕捉区域2634中的电子(以负电符号的圆圈所表示)未能隧穿至通道中的传导带。电子隧穿的可能性是相关于隧穿介电层之中「U型」传导带之下且在捕捉(trap)至通道的能阶的水平线之上的区域。因此，电子隧穿是非常不可能在低电场的情况下进行。同样的，在区域2630中的通道的价带中的空穴是受到区域2631、2632与2633的全部厚度、以及在通道接口的高空穴隧穿势垒(hole tunneling barrier height)所阻挡，无法隧穿至电荷捕捉层2634。空穴隧穿的可能性是相关于隧穿介电层之中位于「倒U型」价带上方，且位在通道至电荷捕捉层的能阶的水平线之下的区域。因此，空穴隧穿是非常不可能在低电场的情况下进行。在典型的的实施例中(空穴隧穿层包括二氧化硅)，约4.5电子伏(eV)的一空穴隧穿势垒是防止空穴隧穿的发生，且由于氮化硅中的价带维持在低于通道中的价带1.9电子伏(eV)，因此，在所有3个层中的价带2631、2632、2633的隧穿介电结构仍旧显着地低于通道中的价带2630。层2632的所有价带相较于通道中的价带2630具有更低的能带能阶。本发明所述的隧穿层的特征在于能带偏移特性(band offset characteristics)，包括相对较高的空穴隧穿势垒以及价带能阶的增加2637。相对较高的空穴隧穿势垒是位于半导体本体的接口的薄区域(层2631)中，价带能阶的增加2637是位于距离通道表面小于2纳米处的一第一偏移位置。此能带偏移特性亦包括一在价带能阶中的降低2638，使得价带产生倒U形状。价带能阶中的降低2638是位于远离通道的一第二偏移位置，并且通过具有相对较高隧穿势垒的材料薄层2633形成。同样的，U型传导带可通过同样的材料选择来形成。
图27显示在区域2731的隧穿层中约12MV/cm的电场的情况之下为了诱导空穴隧穿(在图27中，O1层是约15埃厚)的介电隧穿结构的能带图。在电场的作用下，价带是从通道表面朝上倾斜。因此，在离开通道表面的一偏移距离处，隧穿介电结构中的价带是实质上地增加其能带能阶，并且如图式中所示，超过通道区域中价带的能带能阶。区域2732的层的价带边缘具有一相较于区域2730的通道中的价带更高的能带能阶。因此，当介于通道中的价带程度以及隧穿叠层中斜面的倒U型价带以上之间的区域(图27中的阴影处)减少，空穴隧穿的可能性是实质上地增加。在高电场的状况下，能带偏移有效地从隧穿介电层移去区域2732中的隧穿氮化物层以及在区域2733中的隔离层的阻挡功能，容许在相对小的电场(例如是小于14MV/cm)作用下，形成大空穴隧穿电流。
区域2733的隔离层阻隔来自区域2734的电荷捕捉层的区域2732的隧穿氮化物层。此种情形在低电场期间对于电子与空穴两者皆增加有效的阻挡能力，改善电荷保存。
在此实施例中，区域2732的隧穿氮化物层必须够薄，才能具有可以忽略的电荷捕捉效率。并且，隧穿氮化物层是一介电质，且不能导电。因此，在使用氮化硅的一实施例中，隧穿氮化物层的厚度应小于30埃，且更佳地是厚度约25埃或更小。
在一实施例中是采用二氧化硅的空穴隧穿层2731应小于20埃，且更佳地是小于15埃的厚度。例如，在一较佳的实施例中，空穴隧穿层2731是约13埃厚的二氧化硅，且暴露于前述的氮化工艺，导致一超薄的氮氧化硅层。
依照本发明技术的实施例中，隧穿介电层可以使用氧化硅、氮氧化硅、与氮化硅的复合材料，在这些材料层之间不需具有明显地分隔，仅需可以构成必要的倒U形价带，并于离开通道表面一偏移距离处具有价带能阶的变化即可，用以产生有效地空穴隧穿。又，能带偏移技术亦可应用其他材料的组合。
由于本技术所解决的问题，是关于硅-氧化物-氮化物-氧化物-硅(SONOS)型存储器中的空穴隧穿，因此对于介电隧穿层的描述是着重于「空穴隧穿」而非电子隧穿。例如，由二氧化硅所组成的隧穿介电质的够薄，以在实际的速度上支持空穴隧穿，此隧穿介电质将太薄而无法通过电子隧穿来阻挡漏电流(leakage)。然而，此项工程的效果亦改善电子隧穿的效能。因此，通过电子隧穿的编程以及通过空穴隧穿的擦除是实质上地通过带隙工程技术受到改善。
图28是一经改变的带隙工程-硅-氧化物-氮化物-氧化物-硅(BE-SONOS)存储单元的二维与非门(NAND)阵列的简化示图，以包括多个用以储存电荷的氮化物层以及在多层隧穿结构中的氮化物层。
如图所示是经改变的带隙工程-硅-氧化物-氮化物-氧化物-硅(BE-SONOS)存储单元的部分的与非门(NAND)串行(string)，以包括多氮化物层储存电荷。存储单元2810与2820是图6中所示的存储单元的范例。存储单元2810与2820是位于通道材料2830上。在相邻的存储单元2810与2820之间的介电质可以用绝缘的介电材料(例如是氧化物或空气间隙)填充。ONONONO层可以分离各个存储单元2810与2820，或者连续的介于邻近的存储单元2810与2820之间。介于邻近的存储单元2810与2820之间的通道材料可以具有不同的掺杂程度的结(junction)、或没有结(junction)。
图29是一经改变的带隙工程-硅-氧化物-氮化物-氧化物-硅(BE-SONOS)存储单元的三维垂直栅极阵列的简化示图，以包括多个用以储存电荷的氮化物层以及在多层隧穿结构中的氮化物层。图29是一与非门(NAND)快闪阵列的透视图，显示多个半导体材料串行是在一译码结构中彼此连接的情形，并绘示硬掩模(hard mask)与一选择性的实施步骤。图29中元件的透视图是经过旋转，使得Y与Z轴位于纸本的平面上。
在半导体材料串行之间于脊状叠层中的绝缘层是从图式中移除，以暴露出其他的结构。
多层阵列是形成于一绝缘层610上，且包括多个导线625-1、...、625-n，这些导线625-1、...、625-n共型(conformal)于多个脊状叠层，并作为字线WLn、WLn-1、...WL1。多个脊状叠层包括半导体材料串行612、613、614，这些半导体材料串行612、613、614耦接于位在相同平面中平行于脊状叠层的延伸612A、613A、614A。半导体材料串行的这些延伸612A、613A、614A是导向沿着X轴的方向，耦接于半导体材料串行的多个脊状叠层。并且，如下所述，这些延伸612A、613A、614A延伸至阵列的边缘之外，并且被配置为连接于译码电路(decoding circuitry)，以选择阵列中的平面。这些延伸612A、613A、614A可以在多个脊状叠层被定义之时同时地被图案化，或在半导体材料与绝缘材料的交替层形成之前被图案化。
在一些实施例中，延伸612A、613A、614A形成一阶梯结构，终止半导体材料串行612、613、614。这些延伸612A、613A、614A可以在多个脊状叠层被定义之时同时地被图案化。
存储器材料615的一层包括一多层电荷捕捉结构ONONONO，将导线625-1至625-n从详述如上的半导体材料串行612至614分隔。
晶体管(例如是晶体管650)是形成于延伸612A、613A、614A与导线625-1之间。并且，晶体管(例如是晶体管651)是形成于半导体材料串行的相对端，用于控制阵列的扇区(sector)的连结，成为共同源极线(未显示)。在晶体管650、651中，半导体材料串行(例如是612)是作为元件的通道区域。栅极结构(例如是629、649)是在与导线625-1至625-n被定义的相同步骤的期间被图案化。栅极选择线(GSL)649可以沿着一列(row)导向，横越过半导体材料串行的多个脊状叠层。一硅化物层626可以沿着导线的顶表面形成，且位于栅极结构629、649之上。存储器材料层615可以作为用于晶体管的栅极介电质。这些晶体管650、651是作为选择栅极，耦接于译码电路，用于选择沿着阵列中的脊状叠层的区段与行。
一可选择的制造步骤包括形成硬掩模601-1至601-n，位于多个导线之上，硬掩模648是位于栅极选择线(GSL)649之上，且硬掩模602与603是位于栅极结构629之上。硬掩模可以使用相对厚的氮化硅层或其他可以阻挡离子掺杂工艺(ion implantation process)的材料。在硬掩模形成之后，可以施以一取决于实行的选择的n型或p型掺杂物的掺杂(implant)600，以增加在半导体材料串行612至614、以及延伸612A至614A中的掺杂浓度，且因而降低沿着半导体材料串行的电流路径的电阻。并且，掺杂物具有相对于主体半导体材料串行(bulk semiconductor material strip)的导电型(例如假使半导体材料串行掺杂是p型，则掺杂物是n型)，若有需要，可以沿着半导体材料串行形成掺杂的源极/漏极接合。通过使用所控制的掺杂能量，可以使掺杂穿透至半导体材料串行612的底部，且穿透至各个于叠层中的重叠的半导体材料串行。
为了编程一选择的存储单元，在此实施例中，被选择的字线可以被施予+20伏特的偏压，未被选择的字线可以被设置于+10伏特，被选择的位线BL(1)、BL(2)、BL(3)可以设置于0伏特，未被选择的位线可以被设置于0伏特，被选择的SSL线可以被设置于3.3伏特，且未被选择SSL线与GSL线可以被设置于0伏特。为了读取一被选择的存储单元，在此实施例中，被选择的字线可以用一读取参考电压(read reference voltage)被施加偏压，未被选择的字线可以被设置于6伏特，被选择的位线可以被设置于1伏特，未被选择的位线可以被设置于0伏特，被选择的SSL线可以被设置于3.3伏特，且未被选择的SSL线可以被设置于0伏特。
图30是一三维(3D)存储器元件100的示意图。存储器元件100包括一存储单元的与非门(NAND)串行的阵列，且可以是一双栅极垂直通道存储器阵列(DGVC)。存储器元件100包括一集成电路基板、与多个通过绝缘材料分开的导电串行叠层，包括至少一导电串行(GSL)的底面、多个导电串行(WLs)的中间面、与导电串行(SSLs)的顶面。图30的范例中显示，一叠层110包括导电串行(GSL)的一底面、多个从WL0分布至WLN-1的导电串行(WLs)的中间面、与导电串行(SSLs)的一顶面，其中N可以是8、16、32、64等等。
多个位线结构被配置为正交于多个叠层之上，并具有与多个叠层共型的表面，包括位于叠层间半导体本体元件120以及位于叠层之上连接于叠层间半导体本体元件120之间的连接元件130。在此范例中的连接元件130包括一半导体(例如是多晶硅)，具有一相对高的掺杂浓度，使得连接元件130相较于叠层间半导体本体元件120具有更高的导电性，叠层间半导体本体元件120是被配置以提供用于叠层中的存储单元的通道区域。
存储器元件包括ONONONO结构，ONONONO结构位在叠层中的多个中间平面(WLs)的导电串行的侧表面以及多个位线结构的叠层间半导体本体元件120之间的交叉点180的表面区域。在所绘示的范例中，在交叉点180中的存储单元被配置为垂直的双栅极与非门(NAND)串行，单一的叠层间半导体本体元件的两侧上的导电串行作为双栅极，并且可以被配合地操作，用来读取、擦除、与编程操作。
参考导体(reference conductor)160是配置于导电串行的底面(GSL)以及集成电路基板(未显示)之间。至少一参考线结构是正交地配置于多个叠层之上，包括叠层间垂直导电元件140以及连接元件150。叠层间垂直导电元件140是位在与参考导体160电性连接的叠层之间。连接元件150是位在叠层110之上，连接于叠层间垂直导电元件140。叠层间垂直导电元件140可能具有比叠层间半导体本体元件120更高的导电性。
存储器元件包括串行选择开关190与参考选择开关170。串行选择开关190是位在导电串行的顶面的接口区域。参考选择开关170是位在导电串行的底面(GSL)的接口区域。电荷储存结构的介电层可以作为在一些实施例中用于开关170、190的栅极介电层。
存储器元件包括一第一重叠图案化导电层(未显示)，连接于多个位线结构，包括耦接于感应线路的多个总体位线(global bit line)。存储器元件亦包括一第二重叠图案化导电层(未显示)，可以被图案化，并且可以是位在第一图案化导体层之下或之上。第二重叠图案化导电层是连接于至少一参考线结构，例如是通过接触于连接元件150。第二图案化导体层可以将至少一参考线结构连接至一参考电压源极、或连接至用于提供一参考电压的电路。
在图30中的范例显示，位线结构的连接元件130包括N掺杂的半导体材料。位线结构的叠层间半导体本体元件120包括轻度掺杂的半导体材料。在图30所示的范例中，参考导体160包括N掺杂的半导体材料，且至少一参考线结构的连接元件150包括N掺杂的半导体材料。至少一参考线结构的叠层间垂直导电元件140亦包括N掺杂的半导体材料。在替代的实施方式中，可以使用一金属或金属化合物来取代掺杂的半导体。
在一实施例中，为了降低参考导体160的电阻，存储元件可以包括底栅极101，位在参考导体160附近。在读取操作的期间，底栅极101可以通过一合适的导通电压(passvoltage)被开启，导通电压被施加于掺杂的阱或基板中的阱之下、或其他图案化的导体结构之下，以增加参考导体160的导电性。
图31是经改变的带隙工程硅-氧化物-氮化物-氧化物-硅(BE-SONOS)存储单元的简化示图，以包括多个用以储存电荷的氮化物层以及在多层隧穿结构中的氮化物层，以在管型双栅极配置中形成一ONONONO结构。在实施例中，字线是被氧化物3128、3129分隔为奇数字线与偶数字线。在实施例的水平横截面中，在此范例中的氧化硅层3124的外表面是沿着一第一弧形边缘3141接触于偶数字线3125，且沿着一第二弧形边缘3142接触于奇数字线3126。一增加的第一与第二弧形边缘3141、3142的曲度的平均半径可以实质上地降低字线与邻近的半导体材料之间的电场增益，并显着地改善元件的读取与编程干扰效能(programdisturb performance)。
独立的双栅极存储器结构的实施例可以包括方形、矩形、圆形及/或其他形状的横截面，位于一或多个的字线层。
图32是经改变的带隙工程-硅-氧化物-氮化物-氧化物-硅(BE-SONOS)存储单元的简化示图，以包括多个用以储存电荷的氮化物层以及在多层隧穿结构中的氮化物层，呈现「栅极环绕」的配置。
图32中的存储单元是相似于图31。然而，其字线3225、3226是并未被氧化物分隔为奇数字线与偶数字线。
请一并参阅申请号第14/284,306号的美国专利。本发明所述的多电荷储存层存储单元可以使用申请号第14/284,306号的美国专利的存储元件。
图33是如本发明所述的具有多层电荷储存氮化物层与带隙工程隧穿介电层的使用阻挡介电工程的带隙工程硅-氧化物-氮化物-氧化物-硅(BE-SONOS)存储单元的集成电路简化框图。集成电路3310包括一存储器阵列3312，使用如本文所述的阻挡介电工程的带隙工程-硅-氧化物-氮化物-氧化物-硅(BE-SONOS)存储单元来实行，位于半导体基板上。一字线(或列(row))与阻挡选择译码器3314是耦接并电性通讯于多个字线3316并阻挡选择线，且沿存储器阵列3312中的列(row)进行配置。一位线(行(column))译码器与驱动器3318是耦接且电性通讯于多个位线3320，沿存储器阵列3312中的行(column)进行配置，用于从存储器阵列3312中的存储单元读取数据或写入数据至存储单元。地址(Address)是于总线3322上供应至字线译码器与驱动器3314，并供应至位线译码器3318。方块3324中的感测放大器与数据输入结构包括用于读取、编程与擦除模式的电流来源，并经由数据总线3326耦接于位线译码器3318。数据是经由数据输入线(data-inline)3328从集成电路上3310上的输入/输出端、或从其他集成电路3310内部与外部的数据源供应至方块3324中的数据输入结构。在所示的实施例中，其他电路3330包括集成电路3310，例如是提供一般用途处理器(general purpose processor)或是特定用途应用电路(special purpose applicationcircuit)，或是提供系统芯片(system-on-a-chip)功能且受到存储单元阵列所支持的整合模块。数据是经由数据输出线3332从方块3324中的感测放大器供应至集成电路3310上的输入/输出端，或者供应至集成电路3310内部或外部的其他数据目的。
阵列3312可以是一反极门阵列、一极门阵列(AND array)、或一反或阵列(NORarray)，取决于特定的用途。非常大的存储器讯窗能够支持每存储单元储存多位，且因此多位感测放大器可以包括于元件中。
此范例中所采用的控制器，是使用偏压配置状态机(bia arrangement statemachine)3334，来控制偏压配置供应电压与电流来源3336的施加，例如是用于字线与位线的读取、编程、擦除验证、编程验证电压或电流，并使用一访问控工艺序(access controlprocess)来控制字线/源极线操作。控制器的施加是选自多偏压配置中的其一。编程偏压配置是通过从通道表面移动电子，通过包括第一隧穿氮化物层的多层隧穿结构至第一电荷储存氮化物层来编程数据。擦除偏压配置是通过从通道表面移动空穴至第一电荷储存氮化物层来擦除数据，并使用储存于第二电荷储存氮化物层中的电子，来阻挡其他的电子移动进入第一电荷储存氮化物层。
控制器3334可以采用已知的特定用途逻辑电路。在另一实施例的中，控制器3334包括一般用途处理器，一般用途处理器可在同一集成电路中实施，且可执行计算机程序以控制元件操作。在又一实施例的中，控制器3334可以使用特定用途逻辑电路和一般用途的处理器的整合。
图34及图67是经改变的带隙工程-硅-氧化物-氮化物-氧化物-硅(BE-SONOS)存储单元示图，以包括一三维垂直栅极阵列(例如是图29)的多个用以储存电荷的氮化物层以及在多层隧穿结构中的氮化物层。
O1/N1/O2/N2/O3/N3/O4的厚度为10埃/17埃/18埃/69埃/49埃/49埃/34埃。总体厚度是约24纳米。
图35及图68是经改变的带隙工程-硅-氧化物-氮化物-氧化物-硅(BE-SONOS)存储单元示图，以包括一三维垂直栅极阵列(例如是图29)的多个用以储存电荷的氮化物层以及在多层隧穿结构中的氮化物层，具有不同的层厚度。
O1/N1/O2/N2/O3/N3/O4的厚度为10埃/16埃/18埃/57埃/52埃/30埃/34埃。总体厚度是约22纳米。
图36是图34的存储单元的阈值电压对于编程电压的关系的曲线图。存储单元3612是以0.75的增阶型脉冲编程(ISPP)斜率被编程。由于留存的存储单元3602、3604、3606、3608、3610、3614、3616、3618、3620并未被选择，在阈值电压中并未变化，故呈现编程抑制(Program inhibit)。通道电压所启动的编程抑制(Program inhibit)是9伏特。
图37是图34的存储单元的阈值电压对于擦除时间的关系的曲线图。在图37中，存储单元是在-18伏特的栅极电压3710、-20伏特的栅极电压3720、与-22伏特的栅极电压3730下被擦除。在图37中，存储单元显示约12伏特的存储讯窗，介于6伏特与-6伏特之间。擦除饱和随着约-6伏特的深度擦除(deep erase)而发生。3DVG与非门(NAND)擦除是通过可限制通道空穴产生速率的栅极致漏极漏电流(gate induced drain leakage，GIDL)诱导擦除来受到减缓。
图38是图34的存储单元的阈值电压讯窗对于存储单元的位数的曲线图。
图中所示是用于棋盘式编程(checkerboard programming)3810与擦除状态3820的位分布。棋盘式编程存储单元是在一擦除电压分布(erase voltage distribution)3812与一编程电压分布(program voltage distribution)3811中。图中亦显示被擦除的位3820。
图39是图34的存储单元的阈值电压讯窗对于存储单元数目的关系的曲线图，显示保持时间(retention time)。
在初始分布(initial distribution)3910之后，位数分布显示在不同时间下的储存是实质上相同，亦即，于10分钟、300分钟、600分钟、960分钟、1600分钟、与2700分钟下，在2.5伏特的编程电压下的一程序与擦除分布、以及储存时间分布皆相同。
图40是图6的存储单元的一实施例的平带电压对于擦除电压与编程电压关系的曲线图。
编程与擦除操作是在经改变的硅-氧化物-氮化物-氧化物-硅(SONOS)存储单元上进行，具有多电荷储存氮化物层、p+多晶硅栅极、与厚度为约1纳米/1.5纳米/2纳米/5.5纳米/5.5纳米/4纳米/4纳米的O1/N1/O2/N2/O3/N3/O4。
一具有200微秒编程脉冲的增阶型脉冲编程(ISPP)编程操作产生实验曲线4020，斜率约0.9。一具有200微秒擦除脉冲的增阶型脉冲擦除(ISPE)擦除操作产生实验曲线4010。
增阶型脉冲编程(ISPP)编程操作与增阶型脉冲擦除(ISPE)擦除操作皆来自擦除或编程之前的初始状态(fresh state)的存储单元。
图41是图6的存储单元的一实施例的平带电压对于擦除时间关系的曲线图。
擦除操作是在经改变的一硅-氧化物-氮化物-氧化物-硅(SONOS)存储单元上进行，具有多电荷储存氮化物层、p+多晶硅栅极与厚度约1纳米/1.5纳米/2纳米/5.5纳米/5.5纳米/4纳米/4纳米的O1/N1/O2/N2/O3/N3/O4。在-18伏特的栅极电压下的一擦除操作产生一实验曲线4110。在-20伏特的栅极电压下的一擦除操作产生一实验曲线4120。在-22伏特的栅极电压下的一擦除操作产生一实验曲线4130。在-22伏特的栅极电压下，小于-4伏特的平带电压是在1毫秒内到达。在平带电压(VFB)＜-5伏特之下观察到擦除饱和。相较于不具有多电荷储存氮化物层的先前技术，擦除饱和是受到大于3伏特的改善(下降)。
图42是图6的存储单元的一实施例的平带电压对于擦除时间的关系的曲线图。
擦除操作是在经改变的硅-氧化物-氮化物-氧化物-硅(SONOS)存储单元上进行，具有多电荷储存氮化物层、p+多晶硅栅极与厚度约1纳米/1.5纳米/2纳米/5.5纳米/5.5纳米/4纳米/4纳米的O1/N1/O2/N2/O3/N3/O4。在-18伏特的栅极电压下的一擦除操作产生一实验图点4210以及一仿真曲线4240。在-20伏特的栅极电压下的一擦除操作产生一实验图点4220以及一仿真曲线4250。在-22伏特的栅极电压下的一擦除操作产生一实验图点4230以及仿真曲线4260。模拟是使用理论上的文侧-克拉马西-布里元(WKB)模式。
图43是图6的存储单元在用以储存电荷的不同的氮化物层的捕捉电荷密度对于擦除时间的关系的曲线图。
这些曲线仿真N2中的捕捉电荷密度4310以及N3中的的捕捉电荷密度4320。在足够长的擦除时间之后，N3开始捕捉电子，然而N2是通过基板空穴注入连续地被擦除，空穴密度超过1E13/平方厘米。在N3中被捕捉的电子密度超过5E12/平方厘米之后，栅极注入是受到停止。虽然N3是在空穴被注入N2中时捕捉电子，由于N2是较接近通道并且对于阈值电压偏移(threshold voltage shift)具有较大的加权因子(weighting factor)，使得阈值电压是连续地降低。
在图44与图45中，栅极感测(gate-sensing)与通道感测(channel-sensing)技术是被应用于实验性地量测被储存的电荷分布。通道感测具有重度掺杂的p+型栅极以及轻度掺杂的p型阱(p-well)。在下列方程式中，氮化物层N2与N3的个别的电荷密度QN2与QN3是被提取出(extracted)。
图44是图6的存储单元的一实施例的平带电压变化对于编程时间的关系的实验曲线图。
平带电压变化是对一存储单元在编程与擦除之前的初始状态中以+20伏特的第一+FN编程进行量测。曲线4410使用通道感测技术。曲线4420使用栅极感测技术。
图45是图6的存储单元的一实施例在用以储存电荷的不同的氮化物层中的电荷密度对于编程时间的关系的实验曲线图。
曲线4510显示对一存储单元在编程与擦除之前的初始状态下，于N2中用+20伏特的第一+FN编程的电荷密度QN2。曲线4520显示对一存储单元在编程与擦除之前的初始状态下，于N3中用+20伏特的第一+FN编程的电荷密度QN3。
+FN注入的电子是大部分地被储存于N2中，且N3具有更少的被储存的电子。N2具有优良的捕获效率，且O3可以阻挡大部分从N2朝向N3的外隧穿。
图46是图6的存储单元的一实施例于第一编程之后用于第一擦除的平带电压变化对于编程时间的关系的实验曲线图。
曲线4610显示使用用于擦除的通道感测技术所量测的平带电压变化。曲线4620显示使用用于擦除的栅极感测技术所量测的平带电压变化。
由于N2与N3的不同的平带电压加权因子，通道感测与栅极感测技术具有非常不同的结果，取决于从通道的距离或者是从栅极的距离。
图47是图6的存储单元的一实施例于第一编程之后以第一擦除在用以储存电荷的不同的氮化物层中的电荷密度对于编程时间的关系的实验曲线图。
曲线4710显示在用于第一擦除的N2中的电荷密度QN2。曲线4720显示在用于第一擦除的N3中的电荷密度QN3。曲线4720显示N3在较长的擦除时间下，捕捉电子的数量有所增加。曲线4710显示N2是通过空穴注入被擦除，且持续捕捉空穴，允许用于通道感测元件的深度擦除。
图48是图6的存储器的一实施例在第一擦除之后于第二编程下平带电压变化对于编程时间的关系的实验曲线图。
曲线4810显示使用用于擦除的通道感测技术所量测的平带电压变化。曲线4820显示使用用于擦除的栅极感测技术所量测的平带电压变化。
图49是图6的存储器的一实施例在第一擦除之后于第二编程下的用以储存电荷的不同的氮化物层中电荷密度对于编程时间的关系的实验曲线图。
曲线4910显示于第二编程下N2中的电荷密度QN2。曲线4920显示于第二编程下N3中的电荷密度QN3。曲线4920显示，在第二编程+FN的期间，先前注入于N3中的电子(从擦除)是实质上地维持常数。曲线4910显示，在第二编程之下，被捕捉于N2中的空穴是与从基板注入的电子重组。
图50是图6的存储单元的存储单元三维垂直栅极阵列的阈值电压对于编程电压的关系的曲线图。
曲线5010显示进行增阶型脉冲编程(ISPP)的存储单元的阈值电压。3DVG晶体管元件的增阶型脉冲编程(ISPP)斜率是约0.75，比理想值更小。此降低的增阶型脉冲编程(ISPP)斜率是来自小的三维晶体管中的边缘电场效应(fringe field effect)，此边缘电场效应调整隧穿氧化物与阻挡氧化物电场，改变FN隧穿增阶型脉冲编程(ISPP)表现。曲线5020显示其他存储单元在Z方向上并未进行编程的干扰效应(disturb effect)。曲线5030显示其他字线的其他存储单元并未进行编程的干扰效应。
图51及图69是图6的存储单元的狭缝页面(split-page)三维垂直栅极阵列的示意图。测试芯片包括一整块的64字线的存储单元，以进行棋盘式(checkerboard，CKB)编程。阵列包括64字线5110，由G0标示至G63。邻近于字线5110，位于顶部的是偶数接地选择线(ground select line)5160，且位于底部的是奇数接地选择线5170。邻近于接地选择线，位于顶部的是共同源极线5140，且位于底部的是共同源极线5150。邻近于共同源极线，位于顶部的是用于页面1与3的串行选择线结构(string select line structure)5180，且位于底部的是用于页面0与2的串行选择线结构5190。位于顶部的是位线5120，且位于底部的是位线5130。图52是图51的存储单元阵列的单阶存储单元记忆窗(single-level cell memorywindow)的示意图。
存储单元进行不同数量的编程/擦除循环：1、2、10、50、与100。然而，对应于不同数量的编程/擦除循环的轨迹(trace)是实质上相同。各个轨迹具有多重分布，包括一块擦除分布(block erase distribution)5210、编程干扰分布(program disturb distribution)5220、以及编程分布5230。由于多氮化物层储存电荷，块擦除分布5210显示深度的擦除阈值电压分布。在块擦除之后，块擦除分布的被擦除的上边界是低于-2伏特。即使编程干扰分布5220一般是低于0伏特，仍允许大设计讯窗。
图53是图51的存储单元阵列的多阶存储单元存储讯窗的示意图。
存储单元进行不同数量的编程/擦除循环：开始/初始、1、2、10、20、50、100、200、500、与1000。然而，对应于不同数量的编程/擦除循环轨迹是实质上相同，除了在分布5310之下的1个循环轨迹。各个轨迹具有多重分布，包括棋盘式擦除验证分布(checkerboarderase verify distribution)5310、一编程验证1分布5320、一编程分布5330、与一编程验证3分布5340。虽然使用多阶存储讯窗会比单阶存储单元讯窗受到更多干扰，多阶存储单元讯窗仍然是合适的。
图54是图51的存储单元阵列的编程验证分布的曲线图。
这些分布包括一随机电报噪声(Random Telegraph Noise，RTN)分布5410、一用于单一字线的编程验证分布5420、以及用于一全块(full block)的编程验证分布5430。箭头5440源自于2伏特的定义的编程验证程度，并且交叉于这些分布的顶峰。
单一字线编程验证分布(single-WL PV distribution)5420是紧密的分布，且在感测电路中从被定义的编程验证程度具有一小偏移，表示一小且快速的初始电荷流失。分布的紧密程度是与随机电报噪声(RTN)分布5410一致。由于低泄漏的O4是接触于栅极，此小的编程验证(PV)偏移意味着快速的初始电荷流失是被最小化。
由于许多的干涉(interference)以及后退型样效应(back-pattern effect)，全块(full block)棋盘式编程验证分布5430是比单一字线编程验证分布5420更宽。此向右的偏移是由于干涉所致，并非是由于电荷流失所造成。
图55是编程与擦除阈值电压对于编程与擦除循环数量的曲线图。
元件的编程与擦除循环耐受度是在1次(shot)的编程与擦除、或「哑巴模式(dumb-mode)」的环境之下决定。曲线5520是在进行+22伏特的注入(shot)达10微秒之后的编程状态。曲线5510是在进行-20伏特块擦除达10毫秒之后的擦除状态。用于编程与擦除状态的高循环次数下是观察到降低的情形。擦除状态5510具有比在高循环次数的编程状态5520更大强度的阈值电压变化。
图56是I-V特性(IV characteristic)的次临界斜率(subthreshold slope)对于编程与擦除循环数目的关系的曲线图。
曲线5620是编程的状态。曲线5610是擦除的状态。由于接口捕捉的产生，次斜率是增加。
图57是在不同数目标编程与擦除循环下的编程与擦除存储器的I-V特性(IVcharacteristic)的曲线图。
在不同数目标编程与擦除循环下的擦除状态的曲线是汇集于5720。各别的擦除状态曲线一般代表依箭头朝向曲线图中间的方向的较高数目标编程与擦除循环。在不同数目标编程与擦除循环下的编程的状态曲线是汇集于5710。类似地，各别的编程状态曲线一般代表依箭头朝向曲线图中间的方向的较高数目标编程与擦除循环。漏极电流-栅极电压曲线(IdVg curve)的汇集点并不相同，于擦除状态下是5720，于编程状态下是5710。此汇集点的差异是解释于关于图58之处。
图58及图70是经改变以包括多个用以储存电荷的氮化物层的带隙工程-硅-氧化物-氮化物-氧化物-硅(BE-SONOS)存储单元的电场的简化示意图。
交替的硅与氧化物叠层是通过O1 5842、N1 5844、O2 5846、与多晶硅栅极5848所围绕。图中虚线的矩型是结合对应于一存储单元的硅条5850。如图所示，存储单元是通过储存于N1 5844的两侧上的电子5830被编程。这些所储存的电子影响范围从约10E10/立方厘米至10E15/立方厘米的电子密度轮廓(electron density profile)。在邻近于所捕捉的电子的硅条5850的侧边5810与5812上的电子密度是约10E10/立方厘米。在远离于所捕捉的电子的硅条5850的顶部5822与底部5824上的电子密度是约10E15/立方厘米。其他的硅条5850具有位于中间值的电子密度。
由于边缘电场效应，在PGM状态下的逆向电子(Inversion electron)是易于在靠近侧壁处被启动。次临界电流是在编程的状态下朝向侧壁移动。此情况导致在Si/O1接口的接口缺陷密度(Dit)的较低的灵敏度，以及在编程/擦除循环(P/E cycling)有所增加之后的编程状态的较小的阈值电压变化。
因此，耐受度降低并不是由于双捕捉层所致，而是从O1/Si接口状态所产生。耐受度是通过强化O1后压力抗扰性(post-stress immunity)所改善。
图59显示受到温度压力之后的存储单元的平带电压保持结果。
进行高温的150℃热处理。在长期的热处理之后，较高的编程与深度擦除的状态具有明显的电荷流失。对于中等程度状态而言，储存仍属优异。
图60至图61显示在温度压力之后的存储单元的电荷密度保持结果。图60显示在N2中被捕捉电子区域密度。图61显示在N3中的被捕捉的电子区域密度。栅极感测与通道感测(GSCS)的分析指出，在N3中的电荷是稳定。阻挡氧化物O3与O4可以维持电荷保存，并防止N2与N3之间的电荷混合。
图62显示在温度压力之后的存储单元的存储讯窗保持结果。
图中显示棋盘式编程(CKB program)6210的一测试芯片于25℃1000分钟的热处理的保持情况曲线6220、以及85℃1000分钟的热处理的保持情况。曲线6230电荷流失是一般地为群组表现，使得曲线重叠并分开为多重分布6240、6250、6260、与6270，并没有尾端分布(tail distributions)。
图63显示存储单元在85℃、25℃的不同的温度下的电荷流失速率。
曲线6310是用于一3伏特的低界限的程序验证电平(lower bound programverify level)。曲线6320是用于一3伏特的上界限的程序验证电平(upper bound programverify level)。曲线6330是用于一2伏特低界限的程序验证电平。曲线6340是用于一2伏特上界限的程序验证电平。
低于85℃下的电荷流失速率是低于30毫伏/十进数(mV/decade)，在长期的储存之后提供足够的感测讯窗，但在较高的热处理温度之下，电荷流失速率是显着地增加。在较高的温度下，电荷流失速率是显着地增加，且并未遵循简单阿瑞尼士式模式(simpleArrhenius model)。
图64显示不同的栅极掺杂或功函数(work function)与O2厚度下的擦除操作。
曲线6410是-20伏特擦除、P+栅极、与20埃的O2厚度。曲线6420是-20伏特擦除、N+栅极、与20埃的O2厚度。曲线6430是-21伏特擦除、P+栅极、与30埃的O2厚度。
从P+栅极至N+栅极的多栅极的变化并不会影响擦除饱和。栅极注入是通过在N3中被捕捉的电子来受到阻止，并非是高功函数栅极(high work function gate)所致。因此，多栅极掺杂变化或甚至是栅极的非常规尖角(irregular sharp corner)(产生较高的栅极注入)在擦除讯窗中是可承受的。
为了改善带隙工程-硅-氧化物-氮化物-氧化物-硅(BE-SONOS)的储存，较厚(大于30埃)的O2在较低的热处理温度下可有效地阻止电荷流失。较厚的O2进一步最小化低电场漏电流(low-field leakage current)，并防止来自N2的电荷释放(de-trapping)。另一方面，由于在高擦除电场下，带偏移效应遮檔(screens out)大部分的O2隧穿势垒，较厚的O2并不会降低擦除讯窗。不同的实施例解决了擦除与储存之间的交替(trade-off)问题。薄的O1与N1在擦除期间是有助于空穴注入，而厚的O2维持在N2中的电荷储存。
图65显示读取干扰测试(read disturb test)。
曲线6510是在一整块(full block)之后进行棋盘式编程。曲线6520是在一整块(full block)之后进行1M读取干扰。2条曲线显示相似的表现，并具有分布6530与6540。一优化的读取波形可避免热载体注入。在1M整块(full block)读取压力之后，一小的读取干扰是显着。由于扁平的布局(flat topology)并没有来自曲线的电场增益效应(fieldenhancement effect)，可获得高读取耐受抗干扰性(read endurance immunity)，以承受1M读取压力。元件是相当快速地对抗栅极压力。
图66及图71显示一垂直通道的实施例的示意图。可以在最小的设计标尺4F2存储单元尺寸下执行扁平(flat)与平面布局(planar topology)，以最大化三维与非门快闪(3DNAND Flash)的存储器密度。
综上所述，虽然本发明已以较佳实施例详细地揭露如上，然其仅用于说明这些范例，并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (20)

1.一种存储器，包括一存储单元阵列，该存储单元阵列中的各个存储单元包括：
一栅极；
一通道材料，具有一通道表面；
一介电叠层，位于该栅极与该通道表面之间，该介电叠层包括：
一多层隧穿结构，位于该通道表面上，该多层隧穿结构包括至少一第一隧穿介电层，该第一隧穿介电层具有一隧穿价带边缘(tunneling valence band edge)；
一第一电荷储存介电层，位于该多层隧穿结构上；
一第一阻挡介电层，位于该第一电荷储存介电层上；
一第二电荷储存介电层，位于该第一阻挡介电层上；
一第二阻挡介电层，位于该第二电荷储存介电层上；以及
一控制电路，施加一偏压配置，该偏压配置选自多个偏压配置中，这些偏压配置包括：
一编程偏压配置，该编程偏压配置是通过移动多个电子来编程数据，这些电子是从该通道表面经过该多层隧穿结构移动至该第一电荷储存介电层，该多层隧穿结构包括该第一隧穿介电层；以及
一擦除偏压配置，该擦除偏压配置是通过移动多个空穴来擦除数据，这些空穴是从该通道表面移动至该第一电荷储存介电层。
2.根据权利要求1所述的存储器，其中该存储器对于该控制电路的反应并不是进行擦除饱和，该控制电路以一强度范围在20至24伏特之中的栅极电压施加该擦除偏压配置于具有编程的数据的该存储器。
3.根据权利要求1所述的存储器，其中该第一电荷储存介电层具有一大于该第二电荷储存介电层的厚度。
4.根据权利要求1所述的存储器，其中该栅极包括多晶硅。
5.根据权利要求1所述的存储器，其中该栅极包括n型掺杂的多晶硅。
6.根据权利要求1所述的存储器，其中该栅极包括p型掺杂的多晶硅。
7.根据权利要求1所述的存储器，
其中位于该通道表面上的该多层隧穿结构包括：
一第一隧穿氧化物层；
该第一隧穿介电层，包括一第一隧穿氮化物层，该第一隧穿氮化物层位于该第一隧穿氧化物层上；以及
一第二隧穿氧化物层，位于该第一隧穿氮化物层上；
且其中：
该第一电荷储存介电层包括一第一电荷储存氮化物层，该第一电荷储存氮化物层位于该多层隧穿结构上；
该第一阻挡介电层包括一第一阻挡氧化物层，该第一阻挡氧化物层位于该第一电荷储存氮化物层上；
该第二电荷储存介电层包括一第二电荷储存氮化物层，该第二电荷储存氮化物层位于该第一阻挡介电层上；且
该第二阻挡介电层包括一第二阻挡氧化物层，该第二阻挡氧化物层位于该第二电荷储存氮化物层上。
8.根据权利要求7所述的存储器，
其中该擦除偏压配置是通过该控制电路施加，该擦除偏压配置增加该第二电荷储存氮化物层中的电子密度。
9.根据权利要求7所述的存储器，
其中该第一隧穿氮化物层具有一20埃(angstrom)或更小的厚度。
10.根据权利要求7所述的存储器，
其中该第二电荷储存氮化物层具有一至少35埃的厚度。
11.根据权利要求7所述的存储器，
其中该第一电荷储存氮化物层具有在一第一范围中的厚度，该第一范围是至少50埃，且该第二电荷储存氮化物层具有在一第二范围中的厚度，该第二范围是35至50埃。
12.根据权利要求7所述的存储器，
其中该存储器除了该第一隧穿氮化物层、该第一电荷储存氮化物层、与该第二电荷储存氮化物层之外，不包括氮化物层。
13.一种存储器，包括一存储单元阵列，该存储单元阵列中的各个存储单元包括：
一栅极；
一通道材料，具有一通道表面与一通道价带边缘；
一介电叠层，位于该栅极与该通道表面之间，该介电叠层包括：
一多层隧穿结构，位于该通道表面上，该多层隧穿结构包括至少一第一隧穿介电层，该第一隧穿介电层具有一隧穿价带边缘；
一第一电荷储存介电层，位于该多层隧穿结构上；
一第一阻挡介电层，位于该第一电荷储存介电层上；
一第二电荷储存介电层，位于该第一阻挡介电层上；
一第二阻挡介电层，位于该第二电荷储存介电层上；以及
一控制电路，施加一偏压配置，该偏压配置选自多个偏压配置中，这些偏压配置包括：
一擦除偏压配置，该第一隧穿介电层的至少部分的该隧穿价带边缘相较于位在该通道表面的该通道价带边缘具有更大的能带能阶(band energy)，
其中在未施加偏压于该存储器的情况下，该第一隧穿介电层的该隧穿价带边缘具有相较于位在该通道表面的该通道价带边缘更低的能带能阶。
14.根据权利要求13所述的存储器，
其中该控制电路施加该擦除偏压配置，造成在该第二电荷储存介电层中的电子密度增加。
15.根据权利要求13所述的存储器，
其中该存储器对于该控制电路的反应并不是进行擦除饱和，该控制电路以一强度范围在20至24伏特之中的栅极电压施加该擦除偏压配置于具有编程的数据的该存储器。
16.根据权利要求13所述的存储器，其中该第一电荷储存介电层具有一大于该第二电荷储存介电层的厚度。
17.根据权利要求13所述的存储器，其中该栅极包括多晶硅。
18.根据权利要求13所述的存储器，其中该栅极包括n型掺杂的多晶硅。
19.根据权利要求13所述的存储器，其中该栅极包括p型掺杂的多晶硅。
20.一种存储器，包括一存储单元阵列，该存储单元阵列中的各个存储单元包括：
一栅极；
一通道材料，具有一通道表面；
一介电叠层，位于该栅极与该通道表面之间，该介电叠层包括：
一多层隧穿结构，位于该通道表面上，该多层隧穿结构包括至少一第一隧穿介电层，该第一隧穿介电层具有一隧穿价带边缘；
一第一电荷储存介电层，位于该多层隧穿结构上；
一第一阻挡介电层，位于该第一电荷储存介电层上；
一第二电荷储存介电层，位于该第一阻挡介电层上；以及
一第二阻挡介电层，位于该第二电荷储存介电层上。
CN201410509020.1A 2014-06-19 2014-09-28 具有多个用以储存电荷的电荷储存层的带隙工程存储器 Active CN105226062B (zh)

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