CN114927527B - 闪存器件、存储单元及其制造方法 - Google Patents

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Abstract

本发明提供一种闪存器件、存储单元及其制造方法，所述存储单元包括衬底，垂直于衬底的第一立体沟道及第二立体沟道；相对设于第一立体沟道的两端的第一漏端及第一源端，相对设于第二立体沟道的两端的第二漏端及第二源端；至少部分环绕第一立体沟道的第一存储结构，至少部分环绕第二立体沟道的第二储存结构；覆盖第一存储结构及第二储存结构的栅极结构；以及，位于第一源端及第二源端之间的源线。本发明中，通过在垂直于衬底的方向设置的沟道结构、存储结构、源端、漏端及栅极结构，使得所形成的存储单元可占用较少的衬底面积，以此提高单位面积内设置存储单元的数量，即提高存储密度。

Description

闪存器件、存储单元及其制造方法
技术领域
本发明涉及半导体技术领域，特别涉及一种闪存器件、存储单元及其制造方法。
背景技术
随着便携式电子设备的高速发展，对数据存储的要求越来越高。通常，用于存储数据的半导体存储器分为易失性存储器和非易失性存储器，易失性存储器易于在电源断电时丢失数据，而非易失性存储器即使在电源中断时仍可保持数据。因此，非易失性存储器成为便携式电子设备中最主要的存储部件，并已经被广泛的应用。
在非易失性存储器中，闪存（flash memory）由于其很高的芯片存储密度，以及较佳的工艺适应性，已经成为一种极为重要的器件。通常闪存可以分为NAND闪存和NOR闪存。如图1所示为现有技术中的NOR闪存的结构示意图，其包括衬底10’、形成于衬底10’中源漏结构11’、位于衬底10’中且位于源/漏端11’之间的的平面沟道12’、平面沟道12’的存储结构21’及栅极结构22’。但现有的NOR闪存的存储密度较低，无法适用于大容量存储的应用场合。
发明内容
本发明的目的在于提供一种闪存器件、存储单元及其制造方法，以提高闪存器件的存储密度。
为解决上述技术问题，本发明提供一种存储单元，包括：衬底；垂直于所述衬底的第一立体沟道及第二立体沟道；相对设于所述第一立体沟道的两端的第一漏端及第一源端，相对设于所述第二立体沟道的两端的第二漏端及第二源端，其中，所述第一源端位于所述第一立体沟道靠近所述衬底的一端，所述第二源端位于所述第二立体沟道靠近所述衬底的一端；至少部分环绕所述第一立体沟道的第一存储结构，至少部分环绕所述第二立体沟道的第二存储结构；覆盖所述第一存储结构及所述第二存储结构的栅极结构；以及，位于所述第一源端及所述第二源端之间的源线，所述源线位于所述栅极结构的下方，所述源线电连接所述第一源端及所述第二源端。
可选的，所述第一存储结构及所述第二存储结构均为ONO结构。
可选的，所述源线包括第一导体部及第二导体部，所述第一导体部连接所述第一源端及所述第二源端，所述第二导体部位于所述第一导体部的下方且与所述第一导体部电连接。
可选的，所述第一导体部的材质包括多晶硅，所述第二导体部的材质包括金属钨。
可选的，所述第一立体沟道及所述第二立体沟道均呈长方体状，各包括第一面、第二面及两个第三面，所述第一存储结构覆盖所述第一立体沟道的第二面及第三面，所述第二存储结构覆盖所述第二立体沟道的第二面及第三面，所述第一面为所述第一立体沟道及所述第二立体沟道的背离面，所述第二面为所述第一立体沟道及所述第二立体沟道的相对面，两个所述第三面为所述第一立体沟道及所述第二立体沟道的剩余的侧面。
可选的，所述栅极结构包括第一栅部及与所述第一栅部连接的第二栅部，所述第一栅部覆盖所述第一存储结构及所述第二存储结构的第二面，所述第二栅部覆盖所述第一存储结构及所述第二存储结构的第三面，且所述第一栅部的顶面高于所述第二栅部的顶面。
基于本发明的另一个方面，还提供一种存储单元的制造方法，包括：提供一衬底，所述衬底上形成有沿第一方向排列的第一鳍片结构及第二鳍片结构；执行离子注入工艺，在所述第一鳍片结构中形成由下至上的第一源端、第一立体沟道及第一漏端，在所述第二鳍片结构中形成由下至上的第二源端、第二立体沟道及第二漏端；在所述第一源端及所述第二源端之间形成源线，所述源线沿第二方向延伸且电连接所述第一源端及所述第二源端，所述第二方向与所述第一方向正交；形成至少部分环绕所述第一立体沟道的第一存储结构及至少部分环绕所述第二立体沟道的第二存储结构；形成覆盖所述第一存储结构及所述第二存储结构的栅极结构。
可选的，所述离子注入工艺包括：执行沟道离子注入工艺，在所述第一鳍片结构及所述第二鳍片结构中形成有源区；形成覆盖所述第一鳍片结构及所述第二鳍片结构的中间区域的侧墙结构，并暴露所述第一鳍片结构及所述第二鳍片结构的上端区域及下端区域；执行源漏离子注入工艺，在所述第一鳍片结构的下端区域形成所述第一源端，在所述第一鳍片结构的上端区域形成所述第一漏端，在所述第二鳍片结构的下端区域形成所述第二源端，在所述第二鳍片结构的上端区域形成所述第二漏端；去除所述侧墙结构，所述第一漏端与所述第一源端之间的有源区作为所述第一立体沟道，所述第二漏端与所述第二源端之间的有源区作为所述第二立体沟道。
可选的，形成所述源线的步骤包括：在所述第一源端与所述第二源端之间的衬底上形成隔离介质层；在所述隔离介质层上形成阻挡层及第二导体部，所述阻挡层覆盖所述隔离介质层和所述第一源端及所述第二源端的部分侧壁，所述第二导体部部分位于所述阻挡层中；在所述阻挡层及所述第二导体部上形成第一导体部，所述第一导体部电性连接所述第一源端、所述第二源端及所述第二导体部，所述第一导体部及所述第二导体部作为所述源线。
可选的，所述第一鳍片结构及所述第二鳍片结构均呈长方体状，各包括第一面、第二面及两个第三面，形成所述第一存储结构及所述第二存储结构的步骤包括：形成存储结构材料层覆盖所述第一鳍片结构及所述第二鳍片结构的第二面及第三面，所述存储结构材料层包括依次形成的氧化硅层、氮化硅层及氧化硅层；回蚀刻部分深度的所述存储结构材料层，以暴露所述第一漏端及所述第二漏端，覆盖所述第一立体沟道的第二面及第三面的存储结构材料层作为所述第一存储结构，覆盖所述第二立体沟道的第二面及第三面的存储结构材料层作为所述第二存储结构。
基于本发明的另一个方面，还提供一种闪存器件，包括如上述的存储单元，所述闪存器件为NOR闪存器件。
综上所述，本发明通过设置垂直于衬底的第一立体沟道及第二立体沟道，将第一存储结构覆盖第一立体沟道且第二存储结构覆盖第二立体沟道，以及将两者的源端及漏端设置在两个沟道结构的两端，从而在垂直于衬底的方向设置的沟道结构、存储结构、源端及漏端，使得所形成的存储单元可占用较少的衬底面积，以此提高单位面积内设置存储单元的数量，即提高存储密度。而且，相较于平面沟道，立体沟道有利于增大导通电流，且通过栅极结构至少部分环绕立体沟道可增加栅极结构对沟道的控制效果，有利于提高存储单元的存读速率及减小漏电流，即提高存储单元的存储性能。
附图说明
本领域的普通技术人员应当理解，提供的附图用于更好地理解本发明，而不对本发明的范围构成任何限定。
图1为现有技术中NOR闪存的结构示意图。
图2为实施例一提供的存储单元的斜视示意图。
图3为实施例一提供的存储单元的剖视示意图。
图4为实施例一提供的的俯视示意图。
图5为实施例二提供的的闪存器件的结构示意图。
图6为实施例三提供的的存储单元的制造方法的流程图。
图7为实施例三提供的形成第一鳍片结构及第二鳍片结构的剖视示意图。
图8为实施例三提供的形成第一鳍片结构及第二鳍片结构的俯视示意图。
图9为实施例三提供的在第一鳍片结构及第二鳍片结构中形成有源区的示意图。
图10为实施例三提供的形成牺牲氧化层及侧墙结构的示意图。
图11为实施例三提供的形成沟槽的示意图。
图12为实施例三提供的去除第一鳍片结构及第二鳍片结构的牺牲氧化层及填充介质层的示意图。
图13为实施例三提供的在第一鳍片结构及第二鳍片结构中形成源端及漏端的示意图。
图14为实施例三提供的去除填充介质层、牺牲氧化层及侧墙结构的示意图。
图15为实施例三提供的形成隔离介质层的示意图。
图16为实施例三提供的形成阻挡材料层及第二导电材料层的示意图。
图17为实施例三提供的形成阻挡层及第二导电部的示意图。
图18为实施例三提供的形成第一导电部及绝缘层的示意图。
图19为实施例三提供的形成牺牲材料层的示意图。
图20为实施例三提供的形成第一间隙及第二间隙的正视示意图。
图21为实施例三提供的图20沿AA的剖视示意图。
图22为实施例三提供的形成存储结构材料层的示意图。
图23为实施例三提供的图22沿AA的剖视示意图。
图24为实施例三提供的形成第一存储结构及第二存储结构的示意图。
图25为实施例三提供的图24沿AA的剖视示意图。
图26为实施例三提供的形成栅极导电材料层的示意图。
图27为实施例三提供的图26沿AA的剖视示意图。
图28为实施例三提供的形成栅极结构的示意图。
图29为实施例三提供的图28沿AA的剖视示意图。
图1中：10’-衬底；11’-源/漏端；12’-平面沟道；21’-存储结构；22’-栅极结构。
图2至图29中：10-衬底；11-第一鳍片结构；111-第一源端；112-第一漏端；113-第一立体沟道；121-第一面；122-第二面；123-第三面；13-第二鳍片结构； 131-第二源端；132-第二漏端；133-第二立体沟道；141-牺牲氧化层；142-侧墙结构；143-填充介质层；144-沟槽；145-隔离介质层；146-牺牲材料层；151-第一间隙；152-第二间隙；21-阻挡层；211-阻挡材料层；22b-第二导体部；221-第二导电材料层；22a-第一导体部；22-源线；23-绝缘层；30-存储结构材料层；31-第一存储结构；32-第二存储结构；33-栅极结构；33a-第一栅部；33b-第二栅部；34-字线；35-位线；D1-第一方向；D2-第二方向；D3-第三方向。
具体实施方式
为使本发明的目的、优点和特征更加清楚，以下结合附图和具体实施例对本发明作进一步详细说明。需说明的是，附图均采用非常简化的形式且未按比例绘制，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。
如在本发明中所使用的，单数形式“一”、“一个”以及“该”包括复数对象，术语“或”通常是以包括“和/或”的含义而进行使用的，术语“若干”通常是以包括“至少一个”的含义而进行使用的，术语“至少两个”通常是以包括“两个或两个以上”的含义而进行使用的，此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括一个或者至少两个该特征，除非内容另外明确指出外。
实施例一
图2为实施例一提供的存储单元的斜视示意图。图3为实施例一提供的存储单元的剖视示意图。
如图2及图3所示，本实施例提供的存储单元，包括衬底10、第一立体沟道113、第二立体沟道133、第一源端111、第一漏端112、第二源端131、第二漏端132、源线22、第一存储结构31、第二存储结构32以及栅极结构33。第一立体沟道113及第二立体沟道133垂直于衬底10的表面，第一漏端112及第一源端111相对设于第一立体沟道113的两端，第二漏端132及第二源端131相对设于第二立体沟道133的两端，且第一源端111位于第一立体沟道113靠近衬底10的一端，第二源端131位于第二立体沟道133靠近衬底10的一端。第一存储结构31至少部分环绕第一立体沟道113，第二存储结构32至少部分环绕第二立体沟道133。栅极结构33覆盖第一存储结构31及第二存储结构32。源线22设于第一立体沟道113及第二立体沟道133之间，且电连接第一源端111及第二源端131。
其中，衬底10可以但不限于硅衬底，本实施例以衬底10为硅衬底为例加以说明。在其他实施例中，衬底10还可为氮化镓、砷化镓、碳化硅或SOI等其他半导体材质的衬底10。
请继续参照图3，存储单元的有源区包括第一鳍片结构11及第二鳍片结构13，第一鳍片结构11及第二鳍片结构13均凸出于衬底10的表面且垂直于衬底10的表面（沿第三方向D3），第一鳍片结构11及第二鳍片结构13沿第一方向D1间隔排列且沿第二方向D2延伸。在其他实施例中，第一鳍片结构11及第二鳍片结构13的延伸方向（较长方向）和两者的排列方向可相同。
第一鳍片结构11从下至上（从衬底10往上）依次形成有第一源端111、第一立体沟道113及第一漏端112。优选的，第一源端111的高度大于第一漏端112的高度，以便于通过倾斜的离子注入工艺在第一鳍片结构11上形成不同的掺杂浓度。同理，在第二鳍片结构13中对应设置有与第一鳍片结构11同步形成的类似结构，即第二鳍片结构13从下至上依次形成有第二源端131、第二立体沟道133及第二漏端132。在实际中，由于工艺的限制，第一鳍片结构11及第二鳍片结构13的侧壁与衬底10表面接近垂直（例如其侧壁与衬底10表面的角度为85°~90°）也是可行的。
源线22设于第一源端111及第二源端131之间且沿第二方向D2延伸，源线22的侧面与第一源端111及第二源端131相接触，用以电连接第一源端111及第二源端131。在本实施例中，源线22可包括第一导体部22a及第二导体部22b，第一导体部22a连接第一源端111及第二源端131，第二导体部22b位于第一导体部22a下且与第一导体部22a电连接，利用第一导体部22a降低源线22与第一源端111及第二源端131的接触电阻，利用第一导体部22a与第二导体部22b并行设置所形成的较大接触面积降低源线22的电阻，从而增加存储单元的驱动电流。优选的，第一导体部22a的材质为多晶硅或掺杂的多晶硅，第二导体部22b的材质为金属钨。其中，第二导体部22b的底壁及侧壁还可设有阻挡层21，并利用阻挡层21仅暴露第二导体部22b的与第一导体部22a相接触的顶面，以防止金属向衬底10或者有源区电迁移。阻挡层21的材质可例如为氮化硅。在实际中，在阻挡层21与衬底10之间还可设有氧化层（未示出），用以调节源线22在第一鳍片结构11及第二鳍片结构13之间的高度并缓冲阻挡层21的应力。同理，第一导体部22a也上设有绝缘层23，绝缘层23覆盖第一导体部22a并用以隔离源线22与栅极结构33。
请参照图4，在本实施例中，第一鳍片结构11及第二鳍片结构13可例如均为矩形柱状或近似的矩形柱状（例如矩形棱台状），第一鳍片结构11及第二鳍片结构13的侧面各包括第一面121、第二面122及两个第三面123。其中，第一面121为第一鳍片结构11及第二鳍片结构13的背离面（相互远离的面），第二面122为第一鳍片结构11及第二鳍片结构13的相对面（正对的面），两个第三面123为第一鳍片结构11及第二鳍片结构13的剩余的侧面（除第一面121及第二面122）。其中，第一存储结构31覆盖第一立体沟道113的第二面122及两个第三面123，第二存储结构32覆盖第二立体沟道133的第二面122及两个第三面123。第一存储结构31及第二存储结构32可为ONO结构（氧化物-氮化物-氧化物）或者浮栅多晶硅结构，用于存储电荷以实现信息存储功能。栅极结构33覆盖第一存储结构31及第二存储结构32的侧壁，使得第一存储结构31及第二存储结构32可共用一个栅极结构33，且该栅极结构33沿垂直于衬底10方向（第三方向D3）延伸，可减小栅极结构33占用衬底10的面积，有利于提高存储密度。其中，栅极结构33可包括第一栅部33a及与第一栅部33a连接的第二栅部33b，第一栅部33a沿第二方向D2延伸且覆盖第一存储结构31及第二存储结构32的第二面122，第二栅部33b沿第一方向延伸D1且覆盖第一存储结构31及第二存储结构32的两个第三面123，第一栅部33a的顶面高于第二栅部33b的顶面，且第一栅部33a的顶面可与两侧的第一漏端112及第二漏端132的顶面尽量齐平，以便于后续的电性引出。
优选的，本实施例中，第一存储结构31及第二存储结构32均可为ONO结构，相较于浮栅多晶硅结构，ONO结构可具有较薄的厚度及较低的驱动电压，有利于提高存储单元的存储性能。第一立体沟道113、第二立体沟道133、第一存储结构31及第二存储结构32均可沿垂直于衬底10的方向（第三方向D3）进行延伸（拓展），可通过减少存储单元所占用的衬底10面积增加单位衬底面积上存储单元的数量，从而实现较高的存储密度。此外，栅极结构33从三个面（第二面及两个第三面）环绕第一立体沟道113及第二立体沟道133，具有对导电沟道较佳的控制效果，从而可降低驱动电压并同时减少漏电流，以利于提高存储及读取的速率，而栅极结构33未覆盖第一立体沟道113及第二立体沟道133的第一面121（背离面），可在兼具较佳控制效果下通过减少相邻存储单元之间的间隔距离以提高存储单元的设置密度，并进而提高单位衬底面积的存储密度。
实施例二
图5为实施例二提供的闪存器件的结构示意图。
如图5所示，本实施例提供的闪存器件包括多个如上述的存储单元及互连结构，且该闪存器件为NOR（或非）闪存器件。存储单元的第一漏端及第二漏端分别电连接至两个位线35（沿第二方向D2延伸），存储单元的栅极结构电连接一字线34（沿第一方向D1延伸），存储单元的源线22接地。多个存储单元呈阵列排布于衬底10上，沿第二方向D2延伸排列的多个存储单元（每列）引出两条沿第二方向D2延伸的位线35，沿第一方向D1排列的多个存储单元（每行）引出一条沿第一方向D1延伸的字线34，所有存储单元的源线22的第二导体部引出连接至地线。不难理解，将源线22设于存储单元中，减少了从存储单元上引出源线的数量，优化了互连结构（包括金属导电塞及金属线）的布线，有利于在此基础上实现对存储单元占衬底10面积的进一步优化。
实施例三
图6为实施例三提供的存储单元的制造方法的流程图。
如图6所示，本实施例提供的存储单元的制造方法，包括：
S01：提供一衬底，所述衬底上形成有沿第一方向排列的第一鳍片结构11及第二鳍片结构；
S02：执行离子注入工艺，在所述第一鳍片结构11中由下至上形成第一源端、第一立体沟道及第一漏端，在所述第二鳍片结构中由下至上形成第二源端、第二立体沟道及第二漏端；
S03：在所述第一鳍片结构11及所述第二鳍片结构之间形成源线，所述源线沿第二方向延伸且电连接所述第一源端及所述第二源端，所述第二方向与所述第一方向正交；
S04：形成至少部分环绕所述第一立体沟道的第一存储结构及至少部分环绕所述第二立体沟道的第二存储结构；
S05：形成覆盖所述第一存储结构及所述第二存储结构的栅极结构。
图7~图29是本实施例提供的存储单元的制造方法的相应步骤对应的结构示意图。接下来，将结合图7~图29对所述存储单元的制造方法进行详细说明。
首先，请参照图7，执行步骤S01，提供一衬底10，衬底10上形成有沿第一方向D1排列的第一鳍片结构11及第二鳍片结构13。
衬底10可以是本领域技术人员所熟知的任意合适的基底材料，例如可以是以下所提到的材料中的至少一种：氮化镓、砷化镓、碳化硅或SOI等。本实施例中以衬底10的材质为硅为例加以说明。
利用掩模板对硅衬底执行干法蚀刻以形成第一鳍片结构11及第二鳍片结构13，以剩余的硅衬底作为衬底，第一鳍片结构11及第二鳍片结构13间隔一定距离并列设于衬底上（凸出于衬底10），并具有相同或尽量相同的形状及尺寸。优选的，第一鳍片结构11（或第二鳍片结构13）的横截面形状为矩形，且第一鳍片结构11的高度与两鳍片结构之间的距离的比率优选为3.7:1左右，以便于执行后续工艺并兼顾较佳的存储密度。应理解，第一鳍片结构11的高度与两鳍片结构之间的距离的比率越高，越有利于减小存储单元占衬底10的面积以提高存储密度，但越不利于执行后续的离子注入工艺、填充工艺及蚀刻工艺等。
如图8所示，第一鳍片结构11及第二鳍片结构13沿第一方向D1间隔排列且沿第二方向D2延伸，第一鳍片结构11及第二鳍片结构13的侧面各包括第一面121、第二面122及两个第三面123。第一面121为第一鳍片结构11及第二鳍片结构13的背离面（相互远离），第二面122为第一鳍片结构11及第二鳍片结构13的相对面（正对面），第三面123为第一鳍片结构11及第二鳍片结构13的剩余的侧面。当然，在衬底10上还可同时形成有多个呈整列排布的第一鳍片结构11及第二鳍片结构13，以第一鳍片结构11及第二鳍片结构13为基本单元（有源区）用于形成存储单元阵列。
接着，执行步骤S02，执行离子注入工艺，在第一鳍片结构11中由下至上形成第一源端111、第一立体沟道113及第一漏端112，在第二鳍片结构13中由下至上形成第二源端131、第二立体沟道133及第二漏端132。
其具体形成步骤可包括：首先，如图9所示，利用倾斜的离子注入角度从第一鳍片结构11及第二鳍片结构13的顶面及侧面执行沟道离子注入工艺，以在第一鳍片结构11及第二鳍片结构13中形成第三方向D3（垂直于衬底10方向）的有源区，通过调整第一鳍片结构11及第二鳍片结构13所形成的有源区的掺杂浓度即可控制后续沟道结构的离子浓度，从而定义出该存储单元所需的驱动电流。在实际中，若第一鳍片结构11及第二鳍片结构13的靠近衬底10的部分的掺杂浓度相对其上部分的掺杂浓度较低也是可行的。在本实施例中，第一鳍片结构11及第二鳍片结构13所形成的有源区的导电类型为N型。以第一鳍片结构11的高度与两鳍片结构之间的距离的比率约为3.7:1为例，离子注入方向与衬底10表面的法向（垂直方向）呈15°。
接着，如图10所示，形成牺牲氧化层141，该牺牲氧化层141覆盖衬底10的表面并填充至第一鳍片结构11及第二鳍片结构13的部分高度，再在牺牲氧化层141上形成侧墙结构142，侧墙结构142覆盖暴露于牺牲氧化层141上的第一鳍片结构11及第二鳍片结构13的侧壁。其中，牺牲氧化层141填充第一鳍片结构11（或第二鳍片结构13）的下端区域用于在后续形成源端。
接着，如图11所示，形成填充介质层143，填充介质层143覆盖牺牲氧化层141并填充至第一鳍片结构11及第二鳍片结构13的上方，再回蚀刻去除部分深度的第一鳍片结构11及第二鳍片结构13之间的侧墙结构142及填充介质层143，以形成沟槽144，利用沟槽144部分暴露第一鳍片结构11及第二鳍片结构13的上端区域用于在后续形成漏端。
接着，如图12所示，利用沟槽144蚀刻去除位于第一鳍片结构11及第二鳍片结构13之间的填充介质层143及牺牲氧化层141，以使第一鳍片结构11及第二鳍片结构13之间的侧墙结构142仅覆盖两者的中间部分区域，并暴露其两端的区域（包括上端区域及下端区域），再执行研磨工艺，研磨填充介质层143直至暴露第一鳍片结构11及第二鳍片结构13的顶面。其中，第一鳍片结构11及第二鳍片结构13之间被侧墙结构142所覆盖的中间部分区域可作为沟道结构。
接着，如图13所示，利用倾斜的离子注入角度从第一鳍片结构11及第二鳍片结构13的顶面及两者之间的间隙（侧面）执行源漏离子注入，以在第一鳍片结构11及第二鳍片结构13之间的暴露区域形成源端和漏端。在本实施例中，第一源端111形成于在第一鳍片结构11的下端区域（暴露区域），第一漏端112形成于第一鳍片结构11的上端区域，第二源端131形成于在第二鳍片结构13的下端区域，第二漏端132形成于第二鳍片结构13的上端区域。
接着，如图14所示，去除填充介质层143、牺牲氧化层141以及剩余的侧墙结构142，并以第一源端111及第一漏端112之间的第一鳍片结构11（有源区）作为第一立体沟道113，以第二源端131及第二漏端132之间的第二鳍片结构13作为第二立体沟道133。
接着，执行步骤S03，在第一鳍片结构11及第二鳍片结构13之间形成源线22，源线22沿第二方向延伸且电连接第一源端111及第二源端131。
其具体形成步骤可包括：首先，如图15所示，形成隔离介质层145覆盖衬底10并填充至第一鳍片结构11（或第二鳍片结构13）的上方，再回蚀刻去除第一鳍片结构11与第二鳍片结构13之间的隔离介质层145以形成第一间隙151，该第一间隙151暴露第一鳍片结构11及第二鳍片结构13的相对面（第二面）。在实际中，还可在第一间隙151中剩余部分厚度的隔离介质层145（其顶面高度低于第一源端111），用以隔离并调节源线在第一间隙151中的高度。需要说明的是，多个沿鳍片的延伸方向（例如第二方向）排列的第一间隙151可连通，以使多个第一鳍片结构11及多个第二鳍片结构13共用一个源线。
接着，如图16所示，形成阻挡材料层211覆盖隔离介质层145的表面及第一间隙的内壁，再形成第二导电材料层221覆盖阻挡材料层211的表面并填充第一间隙至隔阻挡材料层211的上方。其中，阻挡材料层211的材质可例如为氮化硅，第二导电材料层221的材质可例如为金属钨。
接着，如图17所示，蚀刻去除隔离介质层145上的阻挡材料层211及第二导电材料层221，以及第一间隙151中部分厚度的阻挡材料层211及第二导电材料层221，以第一间隙151中剩余的阻挡材料层211作为阻挡层21，第一间隙151中剩余的第二导电材料层221作为第二导电部22b。其中，阻挡层21及第二导电部22b的高度可约为第一源端11（或第二源端）的高度的一半。
接着，如图18所示，在第一间隙151中形成第一导电部22a覆盖第二导电部22b及阻挡层21，第一导电部22a的两侧面与第一源端及第二源端电性连接，第一导电部22a的底面与第二导电部22b电性连接，再形成绝缘层23覆盖第一导电部22a的顶部，以第一导电部22a及第二导电部22b作为源线22。其中，第一导电部22a的材质可为多晶硅或掺杂的多晶硅，绝缘层23的顶面可与第一立体沟道112与第一源端111的交界面齐平或者基本齐平，绝缘层23的材质可为氧化硅。
接着，执行步骤S04，形成至少部分环绕第一立体沟道113的第一存储结构31及至少部分环绕第二立体沟道133的第二存储结构32。
其具体形成步骤可包括：首先，如图19所示，形成牺牲材料层146覆盖隔离介质层145并填充第一间隙151至隔离介质层145的上方，再研磨牺牲材料层146直至其顶面较为平坦，以便后续执行光刻工艺。
接着，如图20及图21所示，利用图形化的掩模层去除部分深度的的牺牲材料层146及隔离介质层145，形成第一间隙151以暴露第一立体沟道113及第二立体沟道133的第二面122，形成第二间隙152以暴露第一立体沟道133及第二立体沟道133的两个第三面123，并使第一立体沟道113及第二立体沟道133的第一面121被隔离介质层145覆盖。优选的，可将绝缘层23设为该蚀刻步骤的蚀刻停止层以去除第一间隙151内的全部牺牲材料层146，以简化实际操作。图21为图20沿AA的剖视示意图。
接着，如图22至图23所示，在第一间隙151及第二间隙152中形成存储结构材料层30，存储结构材料层30覆盖暴露的第一鳍片结构11及第二鳍片结构13的侧面，即存储结构材料层20覆盖第一立体沟道113和第一漏端112的第二面122及第三面123，且存储结构材料层20覆盖第二立体沟道和第二漏端的第二面及第三面。其中，存储结构材料层20可为ONO结构（氧化物-氮化物-氧化物）。本实施例中的ONO结构包括氧化硅层-氮化硅层-氧化硅层，氧化硅层沿垂直于衬底的方向延伸覆盖暴露的第一鳍片结构11及第二鳍片结构13的第二面及第三面，氮化硅层覆盖氧化硅层的侧面，氧化硅层再同上覆盖氮化硅层的侧面。图23为图22沿AA的剖视示意图。
接着，如图24至图25所示，回蚀刻部分深度的存储结构材料层30，以去除覆盖第一漏端112及第二漏端132的侧面（包括第二面122及第三面123）的存储结构材料层30，以覆盖第一立体沟道113的存储结构材料层30作为第一存储结构31，以覆盖第二立体沟道133的存储结构材料层30作为第二存储结构32。图25为图24沿AA的剖视示意图。在实际中，第一存储结构31及第二存储结构32还可略微高于例如第一立体沟道113与第一漏端112的交界面，以便于控制回蚀刻的深度。
接着，执行步骤S05，形成覆盖第一存储结构31及第二存储结构32的栅极结构33。
其具体形成步骤可包括：首先，如图26至图27所示，形成栅极导电材料层331填充第一间隙151及第二间隙152至第一漏端112（或第二漏端）的上方，再研磨栅极导电材料层331至与第一漏端112的顶面齐平或基本齐平，栅极导电材料层331覆盖第一存储结构31及第二存储结构32的侧面。栅极导电材料层331的材质可例如为多晶硅或掺杂的多晶硅。应理解，由于第一漏端112或第二漏132端的侧面的存储结构材料层被去除，还可在形成栅极导电材料层331前，利用氧化工艺在第一漏端112或第二漏端132的外壁形成氧化层（未示出）以实现电性隔离。图27为图26沿AA的剖视示意图。
接着，如图28至图29所示，利用图形化的掩模层去除第二间隙152的部分厚度的栅极导电材料层331，以第二间隙内152剩余的栅极导电材料层331作为第二栅部33b，以第一间隙151内的栅极导电材料层331作为第一栅部33a，并以第一栅部33a及第二栅部33b作为存储单元的栅极结构33，第一存储结构31及第二存储结构32共用该栅极结构33。其中，第一栅部33a的顶面可与第一漏端112（或第二漏端）的顶面齐平或基本齐平，其超出第一存储结构31的部分有利于将栅极结构电性引出至字线，第二栅部33b的顶面低于第一栅部33a的顶面，可与第一存储结构31的顶面（或第二存储结构）齐平或基本齐平。在实际中，由于沿第一鳍片结构11及第二鳍片结构13的排列方向（例如第一方向D1）的多个存储单元（属同一存储区域）电连接至同一字线，其对应的第二栅部33b可沿第一方向D1连通，而沿第二方向D2排列的多个存储单元的栅极结构33（包括第一栅部33a及第二栅部33b）均电性隔离。
接着，还可形成互连结构分别电性引出存储单元的第一漏端、第二漏端、栅极结构及源线。其中，第一漏端及第二漏端各电性引出至一位线，栅极结构引出至一字线，每个存储单元可电性引出至两个位线及一个字线，所有存储单元的源线可一并连接至一地线，多个阵列排布的存储单元具有多个纵横排列的位线及字线。
综上所述，本发明通过设置垂直于衬底的第一立体沟道及第二立体沟道，将第一存储结构覆盖第一立体沟道且第二存储结构覆盖第二立体沟道，以及将两者的源端及漏端设置在两个沟道结构的两端，从而在垂直于衬底的方向设置的沟道结构、存储结构、源端及漏端，使得所形成的存储单元可占用较少的衬底面积，以此提高单位面积内设置存储单元的数量，即提高存储密度。而且，相较于平面沟道，立体沟道有利于增大导通电流，且通过栅极结构至少部分环绕立体沟道可增加栅极结构对沟道的控制效果，有利于提高存储单元的存读速率及减小漏电流，即提高存储单元的存储性能。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (10)

1.一种存储单元，其特征在于，包括：
衬底；
垂直于所述衬底的第一立体沟道及第二立体沟道；
相对设于所述第一立体沟道的两端的第一漏端及第一源端，相对设于所述第二立体沟道的两端的第二漏端及第二源端，其中，所述第一源端位于所述第一立体沟道靠近所述衬底的一端，所述第二源端位于所述第二立体沟道靠近所述衬底的一端；
至少部分环绕所述第一立体沟道的第一存储结构，至少部分环绕所述第二立体沟道的第二存储结构，所述第一立体沟道及所述第二立体沟道均呈长方体状，各包括第一面、第二面及两个第三面，所述第一存储结构覆盖所述第一立体沟道的第二面及第三面，所述第二存储结构覆盖所述第二立体沟道的第二面及第三面，所述第一面为所述第一立体沟道及所述第二立体沟道的背离面，所述第二面为所述第一立体沟道及所述第二立体沟道的相对面，两个所述第三面为所述第一立体沟道及所述第二立体沟道的剩余的侧面；
覆盖所述第一存储结构及所述第二存储结构的栅极结构；以及，
位于所述第一源端及所述第二源端之间的源线，所述源线位于所述栅极结构的下方，所述源线电连接所述第一源端及所述第二源端。
2.根据权利要求1所述的存储单元，其特征在于，所述第一存储结构及所述第二存储结构均为ONO结构。
3.根据权利要求1所述的存储单元，其特征在于，所述源线包括第一导体部及第二导体部，所述第一导体部连接所述第一源端及所述第二源端，所述第二导体部位于所述第一导体部的下方且与所述第一导体部电连接。
4.根据权利要求3所述的存储单元，其特征在于，所述第一导体部的材质包括多晶硅，所述第二导体部的材质包括金属钨。
5.根据权利要求1所述的存储单元，其特征在于，所述栅极结构包括第一栅部及与所述第一栅部连接的第二栅部，所述第一栅部覆盖所述第一存储结构及所述第二存储结构的第二面，所述第二栅部覆盖所述第一存储结构及所述第二存储结构的第三面，且所述第一栅部的顶面高于所述第二栅部的顶面。
6.一种存储单元的制造方法，其特征在于，包括：
提供一衬底，所述衬底上形成有沿第一方向排列的第一鳍片结构及第二鳍片结构；
执行离子注入工艺，在所述第一鳍片结构中形成由下至上的第一源端、第一立体沟道及第一漏端，在所述第二鳍片结构中形成由下至上的第二源端、第二立体沟道及第二漏端；
在所述第一源端及所述第二源端之间形成源线，所述源线沿第二方向延伸且电连接所述第一源端及所述第二源端，所述第二方向与所述第一方向正交；
形成至少部分环绕所述第一立体沟道的第一存储结构及至少部分环绕所述第二立体沟道的第二存储结构，所述第一立体沟道及所述第二立体沟道均呈长方体状，各包括第一面、第二面及两个第三面，所述第一存储结构覆盖所述第一立体沟道的第二面及第三面，所述第二存储结构覆盖所述第二立体沟道的第二面及第三面，所述第一面为所述第一立体沟道及所述第二立体沟道的背离面，所述第二面为所述第一立体沟道及所述第二立体沟道的相对面，两个所述第三面为所述第一立体沟道及所述第二立体沟道的剩余的侧面；
形成覆盖所述第一存储结构及所述第二存储结构的栅极结构。
7.根据权利要求6所述的存储单元的制造方法，其特征在于，所述离子注入工艺包括：
执行沟道离子注入工艺，在所述第一鳍片结构及所述第二鳍片结构中形成有源区；
形成覆盖所述第一鳍片结构及所述第二鳍片结构的中间区域的侧墙结构，并暴露所述第一鳍片结构及所述第二鳍片结构的上端区域及下端区域；
执行源漏离子注入工艺，在所述第一鳍片结构的下端区域形成所述第一源端，在所述第一鳍片结构的上端区域形成所述第一漏端，在所述第二鳍片结构的下端区域形成所述第二源端，在所述第二鳍片结构的上端区域形成所述第二漏端；
去除所述侧墙结构，所述第一漏端与所述第一源端之间的有源区作为所述第一立体沟道，所述第二漏端与所述第二源端之间的有源区作为所述第二立体沟道。
8.根据权利要求7所述的存储单元的制造方法，其特征在于，形成所述源线的步骤包括：
在所述第一源端与所述第二源端之间的衬底上形成隔离介质层；
在所述隔离介质层上形成阻挡层及第二导体部，所述阻挡层覆盖所述隔离介质层和所述第一源端及所述第二源端的部分侧壁，所述第二导体部部分位于所述阻挡层中；
在所述阻挡层及所述第二导体部上形成第一导体部，所述第一导体部电性连接所述第一源端、所述第二源端及所述第二导体部，所述第一导体部及所述第二导体部作为所述源线。
9.根据权利要求8所述的存储单元的制造方法，其特征在于，形成所述第一存储结构及所述第二存储结构的步骤包括：
形成存储结构材料层覆盖所述第一鳍片结构及所述第二鳍片结构的第二面及第三面，所述存储结构材料层包括依次形成的氧化硅层、氮化硅层及氧化硅层；
回蚀刻部分深度的所述存储结构材料层，以暴露所述第一漏端及所述第二漏端，覆盖所述第一立体沟道的第二面及第三面的存储结构材料层作为所述第一存储结构，覆盖所述第二立体沟道的第二面及第三面的存储结构材料层作为所述第二存储结构。
10.一种闪存器件，其特征在于，包括如权利要求1至5中任一项所述的存储单元，所述闪存器件为NOR闪存器件。
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105023952A (zh) * 2015-08-04 2015-11-04 武汉新芯集成电路制造有限公司 一种浮栅闪存结构及其制备工艺

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5874760A (en) * 1997-01-22 1999-02-23 International Business Machines Corporation 4F-square memory cell having vertical floating-gate transistors with self-aligned shallow trench isolation
CN101789433A (zh) * 2010-02-04 2010-07-28 复旦大学 一种动态随机存储器的阵列结构及其制备方法
CN103646949B (zh) * 2013-11-29 2016-06-01 上海华力微电子有限公司 浮栅晶体管阵列及其制备方法
US9391084B2 (en) * 2014-06-19 2016-07-12 Macronix International Co., Ltd. Bandgap-engineered memory with multiple charge trapping layers storing charge
US9112051B1 (en) * 2014-08-04 2015-08-18 Avalanche Technology, Inc. Three-dimensional flash memory device
US10522624B2 (en) * 2016-12-27 2019-12-31 Imec Vzw V-grooved vertical channel-type 3D semiconductor memory device and method for manufacturing the same
US11201163B2 (en) * 2017-12-30 2021-12-14 Haibing Peng High-density NOR-type flash memory
KR102448489B1 (ko) * 2018-02-02 2022-09-30 선라이즈 메모리 코포레이션 3-차원 수직 nor 플래시 박막 트랜지스터 스트링들
US11251199B2 (en) * 2019-12-09 2022-02-15 Sandisk Technologies Llc Three-dimensional NOR array including active region pillars and method of making the same
US12089412B2 (en) * 2020-03-26 2024-09-10 Intel NDTM US LLC Vertical string driver with extended gate junction structure
CN113555318B (zh) * 2021-09-22 2021-12-14 晶芯成(北京)科技有限公司 一种半导体结构及其制造方法
CN114497039B (zh) * 2022-04-01 2022-07-19 合肥晶合集成电路股份有限公司 3d半导体器件及其形成方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105023952A (zh) * 2015-08-04 2015-11-04 武汉新芯集成电路制造有限公司 一种浮栅闪存结构及其制备工艺

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