CN117979695A - 存储器结构及其形成方法 - Google Patents
存储器结构及其形成方法 Download PDFInfo
- Publication number
- CN117979695A CN117979695A CN202410206785.1A CN202410206785A CN117979695A CN 117979695 A CN117979695 A CN 117979695A CN 202410206785 A CN202410206785 A CN 202410206785A CN 117979695 A CN117979695 A CN 117979695A
- Authority
- CN
- China
- Prior art keywords
- layer
- source
- drain
- forming
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 93
- 238000000034 method Methods 0.000 title claims abstract description 55
- 239000000758 substrate Substances 0.000 claims abstract description 109
- 238000002955 isolation Methods 0.000 claims abstract description 102
- 230000004888 barrier function Effects 0.000 claims abstract description 52
- 238000003475 lamination Methods 0.000 claims abstract description 48
- 230000000149 penetrating effect Effects 0.000 claims abstract description 22
- 238000009413 insulation Methods 0.000 claims abstract description 6
- 239000010410 layer Substances 0.000 claims description 580
- 239000000463 material Substances 0.000 claims description 56
- 238000005530 etching Methods 0.000 claims description 50
- 239000011229 interlayer Substances 0.000 claims description 38
- 229910052751 metal Inorganic materials 0.000 claims description 23
- 239000002184 metal Substances 0.000 claims description 23
- 230000008569 process Effects 0.000 claims description 12
- 230000001681 protective effect Effects 0.000 claims description 6
- 238000011282 treatment Methods 0.000 claims description 5
- 238000003860 storage Methods 0.000 abstract description 26
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 238000005498 polishing Methods 0.000 description 14
- 229910052814 silicon oxide Inorganic materials 0.000 description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 229920005591 polysilicon Polymers 0.000 description 12
- 125000006850 spacer group Chemical group 0.000 description 8
- 239000000126 substance Substances 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 7
- 229910052721 tungsten Inorganic materials 0.000 description 7
- 239000010937 tungsten Substances 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 5
- 239000012212 insulator Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 4
- 229910010271 silicon carbide Inorganic materials 0.000 description 4
- 230000007704 transition Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000010292 electrical insulation Methods 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
Abstract
一种存储器结构及其形成方法，包括：提供衬底；在所述衬底上形成阻挡层；在所述阻挡层上形成源漏层结构，所述源漏层结构包括：源漏叠层和第一隔离层，至少三个所述源漏叠层沿垂直衬底表面的方向依次堆叠，所述源漏叠层包括两个源漏掺杂层和位于所述源漏掺杂层之间的第二隔离层，所述第一隔离层位于相邻两个源漏叠层之间；形成沿垂直衬底表面的方向贯穿所述源漏层结构的栅极结构以及位于栅极结构和任一源漏叠层之间的沟道层，沿朝向所述栅极结构的方向，所述第一隔离层的端部凸出于所述源漏叠层的端部以实现相邻沟道层之间的电绝缘。所述沿垂直衬底表面的方向依次堆叠的源漏叠层、沿垂直衬底表面的方向贯穿所述源漏层结构的栅极结构以及位于所述栅极结构侧壁和任一源漏叠层之间的沟道层的存储器结构增大了存储器结构的存储容量，并且所述源漏层结构在平行于衬底表面方向的占用面积仅为1个源漏叠层在平行于衬底表面方向的占用面积，所述存储器结构在增大存储容量时不增大在平行于衬底表面方向的面积，提升了存储器的存储密度。
Description
技术领域
本发明涉及半导体制造工艺，具体涉及一种存储器结构及其形成方法。
背景技术
随着半导体集成电路(Integrated Circuit，IC)产业的快速成长，半导体技术在摩尔定律的驱动下持续地朝更小的工艺节点迈进，使得集成电路朝着体积更小、电路精密度更高、电路复杂度更高的方向发展。集成电路发展过程中，通常功能密度逐渐增加的同时，几何尺寸逐渐减小，增加了集成电路制造的难度和复杂度。
闪存作为当今主流的存储载体得到迅速的推广，其技术也得到了迅猛的发展。闪存分为或非(NOT OR，NOR)型闪存和与非(NOT AND，NAND)型闪存。或非型闪存作为闪存的一种，由于具有高效的编程速度和擦除能力，得到了广泛的关注。
采用1T(1-Transistor)器件结构的或非型闪存阵列的闪存技术被广泛用于各种嵌入式消费类电子产品等应用中。1T结构由于没有选择栅晶体管，因此拥有更小的比特(bit)面积，提高了存储集成密度即节省芯片面积、降低制造成本。或非型闪存阵列由于每一个比特的源漏都直接通过金属引出，因此可实现每一个比特位的直接访问，因此相对于与非型闪存阵列具有更高的读取速度。
然而，随着二维平面器件的不断微缩，闪存器件的微缩逐渐接近二维微缩的极限，或非型闪存存储器的存储密度有待提升。
发明内容
本发明解决的技术问题是如何提升或非型闪存存储器的存储密度。
为解决上述技术问题，本发明实施例提供一种存储器结构的形成方法，包括：提供衬底；在所述衬底上形成阻挡层；在所述阻挡层上形成源漏层结构，所述源漏层结构包括：源漏叠层和第一隔离层，至少三个所述源漏叠层沿垂直衬底表面的方向依次堆叠，所述源漏叠层包括两个源漏掺杂层和位于所述源漏掺杂层之间的第二隔离层，所述第一隔离层位于相邻两个源漏叠层之间；形成沿垂直衬底表面的方向贯穿所述源漏层结构的栅极结构以及位于栅极结构和任一源漏叠层之间的沟道层，沿朝向所述栅极结构的方向，所述第一隔离层的端部凸出于所述源漏叠层的端部以实现相邻沟道层之间的电绝缘。
可选的，形成沿垂直衬底表面的方向贯穿所述源漏层结构的栅极结构以及位于栅极结构和任一源漏叠层之间的沟道层的步骤包括：形成沿垂直衬底表面的方向贯穿所述源漏层结构的第一开口，所述第一开口侧壁露出所述源漏叠层和所述第一隔离层；刻蚀所述第一开口侧壁露出的所述源漏叠层，在所述第一开口侧壁形成沟道凹槽；在所述沟道凹槽内形成沟道层；在侧壁内形成所述沟道层的第一开口内形成所述栅极结构。
可选的，刻蚀所述第一开口侧壁露出的所述源漏叠层，在所述第一开口侧壁形成沟道凹槽的步骤包括：刻蚀所述第一开口侧壁露出的所述第二隔离层，在所述第一开口侧壁形成初始沟道凹槽；刻蚀所述第一开口侧壁露出的所述源漏掺杂层，形成所述沟道凹槽。
可选的，在所述沟道凹槽内形成沟道层的步骤包括：形成初始沟道层；刻蚀所述初始沟道层，露出所述第一隔离层的端面，保留所述沟道凹槽内的初始沟道层以形成所述沟道层。
可选的，在所述阻挡层上形成源漏层结构包括：在所述衬底上形成阻挡层之后，在所述阻挡层上形成初始源漏层结构，所述初始源漏层结构包括：初始源漏叠层和初始第一隔离层，至少三个所述初始源漏叠层沿垂直衬底表面的方向依次堆叠，所述初始源漏叠层包括两个初始源漏掺杂层和位于所述初始源漏掺杂层之间的初始第二隔离层，所述初始第一隔离层位于相邻两个初始源漏叠层之间；形成沿垂直衬底表面的方向贯穿所述源漏层结构的栅极结构以及位于栅极结构和任一源漏叠层之间的沟道层之后，对所述初始源漏层结构进行多次连接刻蚀处理以露出任一源漏掺杂层的连接区、形成所述源漏层结构；其中，所述连接刻蚀处理包括：刻蚀上层的部分源漏掺杂结构以露出任一源漏掺杂层的连接区；露出所述连接区后，填充保护材料，所述保护材料覆盖所有露出的源漏掺杂层的连接区。
可选的，还包括：在所述阻挡层上形成初始源漏层结构之后，在所述初始源漏层结构上形成初始缓冲层和初始顶部隔离层；刻蚀所述初始顶部隔离层和所述初始缓冲层，露出最靠近所述缓冲层和所述顶部隔离层的源漏叠层的连接区。
可选的，还包括：形成位于所述阻挡层上覆盖所述源漏层结构、所述缓冲层以及顶部隔离层的层间介质层。
可选的，还包括：形成位于所述层间介质层内的互连结构。
可选的，形成位于所述层间介质层内的互连结构的步骤包括：形成位于所述层间介质层内的第一导电插塞，所述第一导电插塞与所述源漏掺杂层的连接区电连接；形成位于所述层间介质层内的第二导电插塞，所述第二导电插塞与所述栅极结构电连接；形成位于所述层间介质层上的金属层，所述金属层与所述第一导电插塞和所述第二导电插塞中的一个电连接。
相应的，本发明技术方案中还提供一种存储器结构，包括：衬底；位于所述衬底上的阻挡层；位于所述阻挡层上的源漏层结构，所述源漏层结构包括：源漏叠层和第一隔离层，至少三个所述源漏叠层沿垂直衬底表面的方向依次堆叠，所述源漏叠层包括两个源漏掺杂层和位于所述源漏掺杂层之间的第二隔离层，所述第一隔离层位于相邻两个源漏叠层之间；沿垂直衬底表面的方向贯穿所述源漏层结构的栅极结构；位于所述栅极结构侧壁和任一源漏叠层之间的沟道层，沿朝向所述栅极结构的方向，所述第一隔离层的端部凸出于所述源漏叠层的端部以实现相邻沟道层之间的电绝缘。
可选的，所述源漏掺杂层背向所述衬底一侧的表面具有连接区，所述连接区暴露于上层的部分源漏掺杂层。
可选的，所述连接区位于所述源漏掺杂层远离所述栅极结构的一端。
可选的，还包括：位于所述源漏层结构上的缓冲层以及位于所述缓冲层上的顶部隔离层；最靠近所述缓冲层和所述顶部隔离层的源漏掺杂层的连接区暴露于所述缓冲层和所述顶部隔离层。
可选的，还包括：位于所述阻挡层上覆盖所述源漏层结构、所述缓冲层以及顶部隔离层的层间介质层。
可选的，还包括：位于所述层间介质层内的互连结构。
可选的，所述互连结构包括：位于所述层间介质层内的第一导电插塞和第二导电插塞以及位于所述层间介质层上的金属层，所述第一导电插塞电连接所述连接区和所述金属层；所述第二导电插塞电连接所述栅极结构和所述金属层。
可选的，所述阻挡层还延伸至所述栅极结构和所述衬底之间。
可选的，沿朝向所述衬底的方向，所述栅极结构延伸入所述阻挡层内。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
在本发明技术方案的存储器结构的形成方法中，所述沿垂直衬底表面的方向依次堆叠的源漏叠层、沿垂直衬底表面的方向贯穿所述源漏层结构的栅极结构以及位于所述栅极结构侧壁和任一源漏叠层之间的沟道层的存储器结构增大了存储器结构的存储容量，并且所述源漏层结构在平行于衬底表面方向的占用面积仅为1个源漏叠层在平行于衬底表面方向的占用面积，所述存储器结构在增大存储容量时不增大在平行于衬底表面方向的面积，提升了存储器的存储密度。
本发明可选方案中，还包括：形成位于所述层间介质层内的互连结构。所述第一导电插塞与所述源漏掺杂层的连接区电连接，所述第一导电插塞将各源漏掺杂层引出，实现了对该具有多个源漏叠层的存储器各源漏掺杂层的直接控制，提升了存储器结构的工作速度。
在本发明技术方案的存储器结构中，所述沿垂直衬底表面的方向依次堆叠的源漏叠层、沿垂直衬底表面的方向贯穿所述源漏层结构的栅极结构以及位于所述栅极结构侧壁和任一源漏叠层之间的沟道层的存储器结构增大了存储器结构的存储容量，并且所述源漏层结构在平行于衬底表面方向的占用面积仅为1个源漏叠层在平行于衬底表面方向的占用面积，所述存储器结构在增大存储容量时不增大在平行于衬底表面方向的面积，提升了存储器的存储密度。
附图说明
图1至图12是本发明实施例的存储器结构的形成方法各个步骤结构示意图。
具体实施方式
如背景技术所述，目前二维平面器件的不断微缩，闪存器件的微缩逐渐接近二维微缩的极限，或非型闪存存储器的存储密度有待提升。
在一种存储器结构的实施例中，所述存储器结构包括：衬底，所述衬底包括基底以及位于所述基底上的阱区层；位于所述阱区层内的源极与漏极；位于所述源极与漏极之间的沟道；位于所述源极与所述漏极上的栅极结构，所述栅极结构在衬底表面的投影与所述源极在衬底表面的投影以及所述漏极在衬底表面的投影部分重叠。
所述存储器结构还包括：位于所述源极和所述漏极上的第一导电插塞；位于所述栅极结构上的第二导电插塞。
所述存储器结构仅具有一个晶体管，存储器结构的存储容量小。
为解决上述技术问题，本发明的技术方案提供一种存储器结构的形成方法，包括：提供衬底；在所述衬底上形成阻挡层；在所述阻挡层上形成源漏层结构，所述源漏层结构包括：源漏叠层和第一隔离层，至少三个所述源漏叠层沿垂直衬底表面的方向依次堆叠，所述源漏叠层包括两个源漏掺杂层和位于所述源漏掺杂层之间的第二隔离层，所述第一隔离层位于相邻两个源漏叠层之间；形成沿垂直衬底表面的方向贯穿所述源漏层结构的栅极结构以及位于栅极结构和任一源漏叠层之间的沟道层，沿朝向所述栅极结构的方向，所述第一隔离层的端部凸出于所述源漏叠层的端部以实现相邻沟道层之间的电绝缘。
本发明技术方案所述沿垂直衬底表面的方向依次堆叠的源漏叠层、沿垂直衬底表面的方向贯穿所述源漏层结构的栅极结构以及位于所述栅极结构侧壁和任一源漏叠层之间的沟道层的存储器结构增大了存储器结构的存储容量，并且所述源漏层结构在平行于衬底表面方向的占用面积仅为1个源漏叠层在平行于衬底表面方向的占用面积，所述存储器结构在增大存储容量时不增大在平行于衬底表面方向的面积，提升了存储器的存储密度。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图12是本发明实施例的存储器结构的形成方法各个步骤结构示意图。
请参考图1，提供衬底101。
所述衬底101的材料包括硅、碳化硅、硅锗、绝缘体上硅(SOI)或者绝缘体上锗(GOI)。
请参考图2，在所述衬底101上形成阻挡层102。
所述阻挡层102的作用在于：隔离后续形成的栅极结构117与所述衬底101，且隔离后续形成的源漏层结构与所述衬底101，以避免重掺杂的源漏掺杂层110与衬底101之间的电容过大。所述源漏层结构中的源漏掺杂层110为重掺杂，若无阻挡层102，会造成源漏掺杂层110与衬底101之间的电容过大。
所述阻挡层102的厚度范围为：1000埃～20000埃。所述阻挡层102的材料包括氧化硅。
请参考图3至图11，在所述阻挡层102上形成源漏层结构，所述源漏层结构包括：源漏叠层和第一隔离层109(如图11所示)，至少三个所述源漏叠层沿垂直衬底101表面的方向依次堆叠，所述源漏叠层包括两个源漏掺杂层110(如图11所示)和位于所述源漏掺杂层110之间的第二隔离层111(如图11所示)，所述第一隔离层109位于相邻两个源漏叠层之间。
所述源漏层结构在平行于衬底101表面方向的占用面积仅为1个源漏叠层在平行于衬底101表面方向的占用面积，增大存储器结构的存储容量时不增大在平行于衬底101表面方向的面积，提升了存储器的存储密度。
形成所述源漏层结构的步骤包括：如图3所示，在所述衬底101上形成阻挡层102之后，在所述阻挡层102上形成初始源漏层结构，所述初始源漏层结构包括：初始源漏叠层和初始第一隔离层105，至少三个所述初始源漏叠层沿垂直衬底101表面的方向依次堆叠，所述初始源漏叠层包括两个初始源漏掺杂层103和位于所述初始源漏掺杂层103之间的初始第二隔离层104，所述初始第一隔离层105位于相邻两个初始源漏叠层之间。
所述初始源漏层结构后续用以形成所述源漏层结构，其中所述初始源漏叠层后续用以形成源漏叠层，所述初始第一隔离层105后续用以形成第一隔离层109。具体的，所述初始源漏掺杂层103后续用以形成源漏掺杂层110，所述初始第二隔离层104后续用以形成第二隔离层111。
所述初始源漏掺杂层103的材料包括重掺杂的多晶硅和金属，所述金属包括铝和钨。具体的，在本实施例中，所述初始源漏掺杂层103的材料为N型重掺杂的多晶硅。所述初始第一隔离层105的材料包括氮化硅；所述初始第二隔离层104的材料包括氧化硅。所述源漏叠层至少为三个。所述初始源漏叠层也至少为三个。具体的，如图3至图10所示，在本实施例中，所述源漏叠层的数量为三个，在其他实施例中，所述源漏叠层的数量为其他数值。所述源漏叠层为形成存储单元提供结构基础。
所述源漏掺杂层110的厚度范围为：500埃～1000埃；所述初始源漏掺杂层103的厚度范围为：500埃～5000埃。
所述第二隔离层111的作用在于：隔离相邻所述源漏掺杂层110。所述第二隔离层111的厚度范围为：500埃～5000埃；所述初始第二隔离层104的厚度范围为：500埃～5000埃。
所述第一隔离层109的作用在于：隔离后续形成的位于相邻源漏叠层之间的沟道层115。
参考图4至图10，形成沿垂直衬底表面的方向贯穿所述源漏层结构的栅极结构117以及位于栅极结构117和任一源漏叠层之间的沟道层115，沿朝向所述栅极结构117的方向，所述第一隔离层109的端部凸出于所述源漏叠层的端部以实现相邻沟道层115之间的电绝缘。
一些实施例中，形成沿垂直衬底101表面的方向贯穿所述源漏层结构的栅极结构117以及位于栅极结构117和任一源漏叠层之间的沟道层115的步骤包括：如图4所示，形成沿垂直衬底101表面的方向贯穿所述源漏层结构的第一开口108，所述第一开口108侧壁露出所述源漏叠层和所述第一隔离层109；如图5至图6，刻蚀所述第一开口108侧壁露出的所述源漏叠层，在所述第一开口108侧壁形成沟道凹槽113；如图7和图8所示，在所述沟道凹槽113内形成沟道层115；如图9和图10所示，在侧壁内形成所述沟道层115的第一开口108(如图6所示)内形成所述栅极结构117。
需要说明的是，在本实施例中，在所述阻挡层102上形成初始源漏层结构之后，还包括：在所述初始源漏层结构上形成初始缓冲层106和初始顶部隔离层107；所以如图4所示，形成所述第一开口108的步骤中，所述第一开口108还沿垂直衬底101表面的方向贯穿所述初始顶部隔离层107和初始缓冲层106。
其中，所述初始缓冲层106为形成缓冲层118提供结构基础。所述初始顶部隔离层107为形成顶部隔离层119提供结构基础。所述初始缓冲层106的材料包括氧化硅；所述初始顶部隔离层107的材料包括氮化硅。
所述第一开口108的形成步骤包括：在所述初始顶部隔离层107上形成第一掩膜层(未图示)，所述第一掩膜层暴露出初始顶部隔离层107的部分表面；以所述第一掩膜层为掩膜刻蚀所述初始源漏层结构、所述初始缓冲层106和所述初始顶部隔离层107，形成所述第一开口108。所述第一开口108为后续形成栅极结构117提供结构基础。所述第一掩膜层定义所述第一开口108的形状和位置。刻蚀形成所述第一开口108的刻蚀方法为各向异性刻蚀，所述刻蚀方法包括：干法刻蚀。
所述阻挡层102作为刻蚀形成第一开口108过程中的刻蚀阻挡层，避免衬底101被刻蚀，造成存储器结构发生漏电。
一些实施例中，刻蚀所述第一开口108侧壁露出的所述源漏叠层，在所述第一开口108侧壁形成沟道凹槽113的步骤包括：如图5所示，刻蚀所述第一开口108侧壁露出的所述第二隔离层111，在所述第一开口108侧壁形成初始沟道凹槽112；如图6所示，刻蚀所述第一开口108侧壁露出的所述源漏掺杂层110，形成沟道凹槽113。
刻蚀所述第一开口108侧壁露出的所述第二隔离层111的刻蚀方法为各向同性刻蚀。刻蚀所述第二隔离层111的过程中，还消耗了部分所述阻挡层102。
刻蚀所述第一开口108侧壁露出的所述源漏掺杂层110的刻蚀方法为各向同性刻蚀。
具体的，在本实施例中，形成所述源漏层结构的步骤包括：刻蚀所述第一开口108侧壁露出的所述第二隔离层111，在所述第一开口108侧壁形成初始沟道凹槽112；在刻蚀所述第二隔离层111之后，刻蚀所述第一开口108侧壁露出的所述源漏掺杂层110，形成沟道凹槽113。
在其他实施例中，形成所述源漏层结构的步骤还包括：刻蚀所述第一开口108侧壁露出的所述源漏掺杂层110，在所述第一开口108侧壁形成初始沟道凹槽112；在刻蚀所述源漏掺杂层110之后，刻蚀所述第一开口108侧壁露出的所述第二隔离层111，形成沟道凹槽113。
在所述沟道凹槽113内形成沟道层115的步骤包括：如图7所示，在所述沟道凹槽113内和所述第一开口108内形成初始沟道层114；如图8所示，刻蚀所述初始沟道层114，露出所述第一隔离层109的端面，保留所述沟道凹槽113内的初始沟道层114以形成所述沟道层115。
在侧壁内形成所述沟道层115的第一开口108(如图6所示)内形成所述栅极结构117的步骤包括：如图9所示，在侧壁内形成所述沟道层115的第一开口108内形成初始栅极结构116；如图10所示，对所述初始栅极结构116进行平坦化处理，在侧壁内形成所述沟道层115的第一开口108内形成所述栅极结构117。
所述沿垂直衬底101表面的方向依次堆叠的源漏叠层、沿垂直衬底101表面的方向贯穿所述源漏层结构的栅极结构117以及位于所述栅极结构117侧壁和任一源漏叠层之间的沟道层115的存储器结构增大了存储器结构的存储容量，并且所述源漏层结构在平行于衬底101表面方向的占用面积仅为1个源漏叠层在平行于衬底101表面方向的占用面积，所述存储器结构在增大存储容量时不增大在平行于衬底101表面方向的面积，提升了存储器的存储密度。
所述初始沟道层114填满所述沟道凹槽113和所述第一开口108，所述初始沟道层114的材料包括半导体材料，所述半导体材料包括硅和碳化硅等。具体的，在本实施例中，所述初始沟道层114的材料为多晶硅。所述初始沟道层114的形成方法包括各向同性沉积。
刻蚀所述初始沟道层114形成沟道层115的步骤包括：以所述初始顶部隔离层107为掩膜，刻蚀所述初始沟道层114，直至露出所述第一隔离层109的端面，保留所述沟道凹槽113(如图6所示)内的初始沟道层114；对所述沟道凹槽113(如图6所示)内的初始沟道层114进行掺杂，形成所述沟道层115。
刻蚀所述初始沟道层114的方法包括各向异性刻蚀。所述沟道层115的材料包括半导体材料，所述半导体材料包括硅和碳化硅等。具体的，在本实施例中，所述沟道层115的材料为P型重掺杂的多晶硅。
所述初始栅极结构116为形成栅极结构117提供结构基础。所述初始栅极结构116包括初始介质结构以及位于所述初始介质结构(未图示)上的初始栅极层(未图示)。所述初始介质结构用于隔离所述初始栅极层和所述沟道层115。所述初始介质结构包括第一初始介质层、位于所述第一初始介质层上的第二初始介质层以及位于所述第二初始介质层上的第三初始介质层。所述第一初始介质层的材料包括氧化硅；所述第二初始介质层的材料包括氮化硅；所述第三初始介质层的材料包括氧化硅。所述初始栅极层的材料包括重掺杂的多晶硅和金属，所述金属包括铝和钨。具体的，在本实施例中，所述初始栅极层的材料为N型重掺杂的多晶硅。
所述栅极结构117包括介质结构(未图示)以及位于所述介质结构上的栅极层(未图示)。所述介质结构用于隔离所述栅极层和所述沟道层115。所述介质结构包括第一介质层、位于所述第一介质层上的第二介质层以及位于所述第二介质层上的第三介质层。所述第一介质层的材料包括氧化硅；所述第二介质层的材料包括氮化硅；所述第三介质层的材料包括氧化硅。所述栅极层的材料包括重掺杂的多晶硅和金属，所述金属包括铝和钨。具体的，在本实施例中，所述栅极层的材料为N型重掺杂的多晶硅。
在对所述初始栅极结构116进行平坦化处理(Chemical Mechanical Polishing，CMP)，在侧壁内形成所述沟道层115的第一开口108内形成所述栅极结构117的过程中，所述平坦化处理的方法包括：机械抛光法、化学抛光法、流体抛光法、以及化学机械抛光法等。具体的，在本实施例中，所述平坦化处理方法为化学机械抛光法。区别于传统的纯机械或纯化学的抛光方法，化学机械抛光法通过化学的和机械的综合作用，避免了单纯机械抛光造成的表面损伤和单纯化学抛光造成的抛光速度慢、表面平整度和抛光一致性差等缺点。化学机械抛光广泛用于多种材料纳米级的高平坦化抛光。
在所述平坦化处理后，形成沿垂直衬底101表面的方向贯穿所述源漏层结构的栅极结构117以及位于栅极结构117和任一源漏叠层之间的沟道层115的步骤还包括：对所述栅极结构117进行回刻蚀处理，以去除位于所述初始顶部隔离层107上的栅极结构117的材料；所述初始顶部隔离层107作为回刻蚀处理的刻蚀停止层。
请参考图11，在所述阻挡层102上形成源漏层结构的步骤还包括：形成沿垂直衬底101表面的方向贯穿所述源漏层结构的栅极结构117以及位于栅极结构117和任一源漏叠层之间的沟道层115之后，对所述初始源漏层结构进行多次连接刻蚀处理以露出任一源漏掺杂层110的连接区、形成所述源漏层结构。
所述连接区为形成第一导电插塞121提供结构基础。
所述连接刻蚀处理包括：刻蚀上层的部分源漏掺杂结构以露出任一源漏掺杂层110的连接区；露出所述连接区后，在所述连接区上填充保护材料。其中，上层的部分源漏掺杂结构是指位于连接区露出的源漏掺杂层远离衬底101一侧的部分源漏掺杂结构。
所述刻蚀处理的方法包括：干法刻蚀。
具体的，在本实施例中，所述形成方法还包括：刻蚀所述初始顶部隔离层107和所述初始缓冲层106，露出最靠近所述缓冲层118和所述顶部隔离层119的源漏掺杂层110的连接区。刻蚀后剩余的初始顶部隔离层107和所述刻蚀后剩余的所述初始缓冲层106分别形成顶部隔离层119和缓冲层118。
需要说明的是，一些实施例中，所述形成方法还包括：露出最靠近所述缓冲层118和所述顶部隔离层119的源漏掺杂层110的连接区之后，去除保护材料以露出所有源漏叠层的连接区。
如图12所示，所述源漏层结构远离所述栅极结构117的一侧呈阶梯状。所述源漏层结构中至少三个所述源漏叠层的源漏掺杂层远离所述栅极结构117的一侧与所述栅极结构117的距离逐层递减。
请参考图12，在露出所述连接区、形成所述源漏层结构之后，形成位于所述阻挡层102上覆盖所述源漏层结构、所述缓冲层118以及顶部隔离层119的层间介质层120。
所述层间介质层120的材料包括氧化硅。所述层间介质层120的形成步骤包括：在所述阻挡层102上沉积覆盖所述源漏层结构、所述缓冲层118以及顶部隔离层119的初始层间介质层(未图示)；对所述初始层间介质层进行平坦化处理，形成层间介质层120。
在形成所述层间介质层120之后，所述形成方法还包括：形成位于所述层间介质层120内的互连结构。形成位于所述层间介质层120内的互连结构的步骤包括：形成位于所述层间介质层120内的第一导电插塞121，所述第一导电插塞121与所述源漏掺杂层110的连接区电连接；形成位于所述层间介质层120内的第二导电插塞122，所述第二导电插塞122与所述栅极结构117电连接；形成位于所述层间介质层120上的金属层123，所述金属层123与所述第一导电插塞121和所述第二导电插塞122中的一个电连接。
所述第一导电插塞121和所述第二导电插塞122的形成步骤包括：在所述层间介质层120上形成第二掩膜层(未图示)，所述第二掩膜层暴露出所述层间介质层120的部分表面；以所述第二掩膜层为掩膜，刻蚀所述层间介质层120，形成第二开口(未图示)，所述第二开口暴露出所述连接区部分表面和所述栅极结构117的部分表面；在所述第二开口表面形成过渡导电层(未图示)；对所述过渡导电层进行退火处理；在退火处理后，在表面形成有过渡导电层的第二开口内形成填满所述第二开口的第一导电插塞121和第二导电插塞122，所述第一导电插塞121与所述源漏掺杂层110的连接区电连接，所述第二导电插塞122与所述栅极结构117电连接；在形成所述第一导电插塞121和所述第二导电插塞122后，对所述第一导电插塞121和所述第二导电插塞122进行平坦化处理以去除多余的第一导电插塞121和第二导电插塞122的材料。
所述过渡导电层的材料包括钛和氮化钛；所述第一导电插塞121的材料包括钨；所述第二导电插塞122的材料包括钨。所述金属层123的材料包括：铝和铜等。
对所述第一导电插塞121和所述第二导电插塞122进行平坦化处理以去除多余的第一导电插塞121和第二导电插塞122的材料的目的在于：防止多余的第一导电插塞121材料和第二导电插塞122材料导致不同的第一导电插塞121之间发生短路。
相应的，本发明实施例还提供一种存储器结构，请参考图12，包括：衬底101；位于所述衬底101上的阻挡层102；位于所述阻挡层102上的源漏层结构，所述源漏层结构包括：源漏叠层和第一隔离层109，至少三个所述源漏叠层沿垂直衬底101表面的方向依次堆叠，所述源漏叠层包括两个源漏掺杂层110和位于所述源漏掺杂层110之间的第二隔离层111，所述第一隔离层109位于相邻两个源漏叠层之间；沿垂直衬底101表面的方向贯穿所述源漏层结构的栅极结构117；位于所述栅极结构117侧壁和任一源漏叠层之间的沟道层115，沿朝向所述栅极结构117的方向，所述第一隔离层109的端部凸出于所述源漏叠层的端部以实现相邻沟道层115之间的电绝缘。
本发明技术方案所述沿垂直衬底101表面的方向依次堆叠的源漏叠层、沿垂直衬底101表面的方向贯穿所述源漏层结构的栅极结构117以及位于所述栅极结构117侧壁和任一源漏叠层之间的沟道层115的存储器结构增大了存储器结构的存储容量，并且所述源漏层结构在平行于衬底101表面方向的占用面积仅为1个源漏叠层在平行于衬底101表面方向的占用面积，所述存储器结构在增大存储容量时不增大在平行于衬底101表面方向的面积，提升了存储器的存储密度。
所述存储器结构包括：衬底101。
所述衬底101的材料包括硅、碳化硅、硅锗、绝缘体上硅(SOI)或者绝缘体上锗(GOI)。
所述存储器结构包括：位于所述衬底101上的阻挡层102。
所述阻挡层102的厚度范围为：1000埃～20000埃。所述阻挡层102的材料包括氧化硅。
所述阻挡层102还延伸至所述栅极结构117和所述衬底101之间。
所述存储器结构包括：位于所述阻挡层102上的源漏层结构，所述源漏层结构包括：源漏叠层和第一隔离层109，至少三个所述源漏叠层沿垂直衬底101表面的方向依次堆叠，所述源漏叠层包括两个源漏掺杂层110和位于所述源漏掺杂层110之间的第二隔离层111，所述第一隔离层109位于相邻两个源漏叠层之间。
所述源漏掺杂层110的厚度范围为：500埃～1000埃。所述源漏掺杂层110的材料包括重掺杂的多晶硅和金属，所述金属包括铝和钨。具体的，在本实施例中，所述源漏掺杂层110的材料为N型重掺杂的多晶硅。
所述第一隔离层109的材料包括氮化硅。
所述第二隔离层111的厚度范围为：500埃～5000埃。所述第二隔离层111的材料包括氧化硅。
所述存储器结构还包括：位于所述源漏层结构上的缓冲层118以及位于所述缓冲层118上的顶部隔离层119。
所述缓冲层118的材料包括氧化硅；所述顶部隔离层119的材料包括氮化硅。
所述存储器结构包括：沿垂直衬底101表面的方向贯穿所述源漏层结构的栅极结构117。
沿朝向所述衬底101的方向，所述栅极结构117延伸入所述阻挡层102内。
所述栅极结构117包括介质结构以及位于所述介质结构上的栅极层。所述介质结构用于隔离所述栅极层和所述沟道层115。所述介质结构包括第一介质层、位于所述第一介质层上的第二介质层以及位于所述第二介质层上的第三介质层。所述第一介质层的材料包括氧化硅；所述第二介质层的材料包括氮化硅；所述第三介质层的材料包括氧化硅。所述栅极层的材料包括重掺杂的多晶硅和金属，所述金属包括铝和钨。具体的，在本实施例中，所述栅极层的材料为N型重掺杂的多晶硅。
所述源漏掺杂层110背向所述衬底101一侧的表面具有连接区，所述连接区暴露于上层的部分源漏掺杂层110。所述连接区位于所述源漏掺杂层110远离所述栅极结构117的一端。
具体的，在本实施例中，最靠近所述缓冲层118和所述顶部隔离层119的源漏掺杂层110的连接区暴露于所述缓冲层118和所述顶部隔离层119。
所述存储器结构还包括：位于所述阻挡层102上覆盖所述源漏层结构、所述缓冲层118以及顶部隔离层119的层间介质层120。
所述层间介质层120的材料包括氧化硅。
所述存储器结构还包括：位于所述层间介质层120内的互连结构。所述互连结构包括：位于所述层间介质层120内的第一导电插塞121和第二导电插塞122以及位于所述层间介质层120上的金属层123，所述第一导电插塞121电连接所述连接区和所述金属层123；所述第二导电插塞122电连接所述栅极结构117和所述金属层123。所述金属层123的材料包括：铝和铜等。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (22)
1.一种存储器结构，其特征在于，包括：
衬底；
位于所述衬底上的阻挡层；
位于所述阻挡层上的源漏层结构，所述源漏层结构包括：源漏叠层和第一隔离层，至少三个所述源漏叠层沿垂直衬底表面的方向依次堆叠，所述源漏叠层包括两个源漏掺杂层和位于所述源漏掺杂层之间的第二隔离层，所述第一隔离层位于相邻两个源漏叠层之间；
沿垂直衬底表面的方向贯穿所述源漏层结构的栅极结构；
位于所述栅极结构侧壁和任一源漏叠层之间的沟道层，沿朝向所述栅极结构的方向，所述第一隔离层的端部凸出于所述源漏叠层的端部以实现相邻沟道层之间的电绝缘。
2.如权利要求1所述的存储器结构，其特征在于，所述源漏掺杂层背向所述衬底一侧的表面具有连接区，所述连接区暴露于上层的部分源漏掺杂层。
3.如权利要求2所述的存储器结构，其特征在于，所述连接区位于所述源漏掺杂层远离所述栅极结构的一端。
4.如权利要求2所述的存储器结构，其特征在于，还包括：位于所述源漏层结构上的缓冲层以及位于所述缓冲层上的顶部隔离层；
最靠近所述缓冲层和所述顶部隔离层的源漏掺杂层的连接区暴露于所述缓冲层和所述顶部隔离层。
5.如权利要求4所述的存储器结构，其特征在于，还包括：位于所述阻挡层上覆盖所述源漏层结构、所述缓冲层以及顶部隔离层的层间介质层。
6.如权利要求5所述的存储器结构，其特征在于，还包括：位于所述层间介质层内的互连结构。
7.如权利要求6所述的存储器结构，其特征在于，所述互连结构包括：位于所述层间介质层内的第一导电插塞和第二导电插塞以及位于所述层间介质层上的金属层，所述第一导电插塞电连接所述连接区和所述金属层；所述第二导电插塞电连接所述栅极结构和所述金属层。
8.如权利要求1所述的存储器结构，其特征在于，所述阻挡层还延伸至所述栅极结构和所述衬底之间。
9.如权利要求8所述的存储器结构，其特征在于，沿朝向所述衬底的方向，所述栅极结构延伸入所述阻挡层内。
10.一种存储器结构的形成方法，其特征在于，包括：
提供衬底；
在所述衬底上形成阻挡层；
在所述阻挡层上形成源漏层结构，所述源漏层结构包括：源漏叠层和第一隔离层，至少三个所述源漏叠层沿垂直衬底表面的方向依次堆叠，所述源漏叠层包括两个源漏掺杂层和位于所述源漏掺杂层之间的第二隔离层，所述第一隔离层位于相邻两个源漏叠层之间；
形成沿垂直衬底表面的方向贯穿所述源漏层结构的栅极结构以及位于栅极结构和任一源漏叠层之间的沟道层，沿朝向所述栅极结构的方向，所述第一隔离层的端部凸出于所述源漏叠层的端部以实现相邻沟道层之间的电绝缘。
11.如权利要求10所述的存储器结构的形成方法，其特征在于，形成沿垂直衬底表面的方向贯穿所述源漏层结构的栅极结构以及位于栅极结构和任一源漏叠层之间的沟道层的步骤包括：
形成沿垂直衬底表面的方向贯穿所述源漏层结构的第一开口，所述第一开口侧壁露出所述源漏叠层和所述第一隔离层；
刻蚀所述第一开口侧壁露出的所述源漏叠层，在所述第一开口侧壁形成沟道凹槽；
在所述沟道凹槽内形成沟道层；
在侧壁内形成所述沟道层的第一开口内形成所述栅极结构。
12.如权利要求11所述的存储器结构的形成方法，其特征在于，刻蚀所述第一开口侧壁露出的所述源漏叠层，在所述第一开口侧壁形成沟道凹槽的步骤包括：
刻蚀所述第一开口侧壁露出的所述第二隔离层，在所述第一开口侧壁形成初始沟道凹槽；
刻蚀所述第一开口侧壁露出的所述源漏掺杂层，形成所述沟道凹槽。
13.如权利要求11所述的存储器结构的形成方法，其特征在于，在所述沟道凹槽内形成沟道层的步骤包括：
形成初始沟道层；
刻蚀所述初始沟道层，露出所述第一隔离层的端面，保留所述沟道凹槽内的初始沟道层以形成所述沟道层。
14.如权利要求10所述的存储器结构的形成方法，其特征在于，在所述阻挡层上形成源漏层结构包括：
在所述衬底上形成阻挡层之后，在所述阻挡层上形成初始源漏层结构，所述初始源漏层结构包括：初始源漏叠层和初始第一隔离层，至少三个所述初始源漏叠层沿垂直衬底表面的方向依次堆叠，所述初始源漏叠层包括两个初始源漏掺杂层和位于所述初始源漏掺杂层之间的初始第二隔离层，所述初始第一隔离层位于相邻两个初始源漏叠层之间；
形成沿垂直衬底表面的方向贯穿所述源漏层结构的栅极结构以及位于栅极结构和任一源漏叠层之间的沟道层之后，对所述初始源漏层结构进行多次连接刻蚀处理以露出任一源漏掺杂层的连接区、形成所述源漏层结构；
其中，所述连接刻蚀处理包括：刻蚀上层的部分源漏掺杂结构以露出任一源漏掺杂层的连接区；露出所述连接区后，填充保护材料，所述保护材料覆盖所有露出的源漏掺杂层的连接区。
15.如权利要求14所述的存储器结构的形成方法，其特征在于，还包括：
在所述阻挡层上形成初始源漏层结构之后，在所述初始源漏层结构上形成初始缓冲层和初始顶部隔离层；
刻蚀所述初始顶部隔离层和所述初始缓冲层，露出最靠近所述缓冲层和所述顶部隔离层的源漏叠层的连接区。
16.如权利要求15所述的存储器结构的形成方法，其特征在于，还包括：
形成位于所述阻挡层上覆盖所述源漏层结构、所述缓冲层以及顶部隔离层的层间介质层。
17.如权利要求16所述的存储器结构的形成方法，其特征在于，还包括：形成位于所述层间介质层内的互连结构。
18.如权利要求17所述的存储器结构的形成方法，其特征在于，形成位于所述层间介质层内的互连结构的步骤包括：
形成位于所述层间介质层内的第一导电插塞，所述第一导电插塞与所述源漏掺杂层的连接区电连接；
形成位于所述层间介质层内的第二导电插塞，所述第二导电插塞与所述栅极结构电连接；
形成位于所述层间介质层上的金属层，所述金属层与所述第一导电插塞和所述第二导电插塞中的一个电连接。
19.一种存储阵列，其特征在于，包括：如权利要求1～9中任一项所述的存储器结构。
20.一种存储器的写入方法，其特征在于，所述存储器包括如权利要求19所述的存储阵列。
21.一种存储器的读取方法，其特征在于，所述存储器包括如权利要求19所述的存储阵列。
22.一种存储器的擦除方法，其特征在于，所述存储器包括如权利要求19所述的存储阵列。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410206785.1A CN117979695A (zh) | 2024-02-23 | 2024-02-23 | 存储器结构及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410206785.1A CN117979695A (zh) | 2024-02-23 | 2024-02-23 | 存储器结构及其形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117979695A true CN117979695A (zh) | 2024-05-03 |
Family
ID=90847685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202410206785.1A Pending CN117979695A (zh) | 2024-02-23 | 2024-02-23 | 存储器结构及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117979695A (zh) |
-
2024
- 2024-02-23 CN CN202410206785.1A patent/CN117979695A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN109742081B (zh) | 存储器及其形成方法 | |
| CN109786387B (zh) | 存储器及其形成方法、存储器的存储单元的选择方法 | |
| US11594461B2 (en) | Three-dimensional memory devices having hydrogen blocking layer and fabrication methods thereof | |
| CN1173404C (zh) | 一种半导体装置及其形成方法 | |
| CN110265398B (zh) | 存储器及其形成方法 | |
| US11626497B2 (en) | Semiconductor structure and forming method thereof | |
| CN113540111B (zh) | 一种三维存储器件及其制造方法 | |
| US6696717B2 (en) | Memory cell with vertical transistor and trench capacitor | |
| CN114121961B (zh) | 动态随机存取存储器及其形成方法 | |
| US20220320025A1 (en) | Three-dimensional semiconductor memory device and electronic system including the same | |
| CN106549018B (zh) | 单元接触结构 | |
| CN115295550A (zh) | 半导体结构及其形成方法 | |
| CN111403410B (zh) | 存储器及其制备方法 | |
| CN117979695A (zh) | 存储器结构及其形成方法 | |
| CN116156885A (zh) | 半导体器件的制造方法 | |
| CN110265397B (zh) | 存储器结构及其形成方法 | |
| CN112542465A (zh) | 一种三维存储器及其制作方法 | |
| CN114284285B (zh) | 一种nor型半导体存储器件及其制造方法 | |
| CN113517353B (zh) | 半浮栅器件的制造方法 | |
| CN217444400U (zh) | 一种集成电路 | |
| CN113555438B (zh) | 半导体结构及其形成方法 | |
| US20230084497A1 (en) | Three-dimensional semiconductor memory devices, electronic systems including the same, and methods of fabricating the devices | |
| CN114927527B (zh) | 闪存器件、存储单元及其制造方法 | |
| EP4369882A1 (en) | Three-dimensional semiconductor memory device and electronic system including the same | |
| CN112786606B (zh) | 一种三维存储器件及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination |