CN110265397B - 存储器结构及其形成方法 - Google Patents

存储器结构及其形成方法 Download PDF

Info

Publication number
CN110265397B
CN110265397B CN201910572789.0A CN201910572789A CN110265397B CN 110265397 B CN110265397 B CN 110265397B CN 201910572789 A CN201910572789 A CN 201910572789A CN 110265397 B CN110265397 B CN 110265397B
Authority
CN
China
Prior art keywords
substrate
forming
region
doped region
opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910572789.0A
Other languages
English (en)
Other versions
CN110265397A (zh
Inventor
余兴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ICLeague Technology Co Ltd
Original Assignee
ICLeague Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ICLeague Technology Co Ltd filed Critical ICLeague Technology Co Ltd
Priority to CN201910572789.0A priority Critical patent/CN110265397B/zh
Publication of CN110265397A publication Critical patent/CN110265397A/zh
Application granted granted Critical
Publication of CN110265397B publication Critical patent/CN110265397B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种存储器结构及其形成方法，存储器结构包括：基底，所述基底包括相对的第一面和第二面；位于所述基底内的沟槽以及位于所述沟槽内的栅极结构，所述第一面暴露出所述栅极结构顶部表面；位于所述基底内的源掺杂区，所述源掺杂区与所述栅极结构的部分侧壁相接触，且所述第一面暴露出所述源掺杂区；位于所述栅极结构底部的漏掺杂区；位于所述基底内的电容结构，所述第二面暴露出所述电容结构，所述电容结构与所述漏掺杂区电连接，且所述电容结构与所述漏掺杂区底部相接触；与源掺杂区电连接的位线；与栅极结构电连接的字线。所述存储器结构具有较小的空间占用面积以及较高的集成度。

Description

存储器结构及其形成方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种存储器结构及其形成方法。
背景技术
随着半导体技术的不断发展，具备存储功能的半导体器件具有愈发重要的地位。
现有的各种半导体存储器件通常包括：静态随机存储器(Static Random AccessMemory，SRAM)、闪存(Flash Memory)以及动态随机存储器(Dynamic Random AccessMemory，DRAM)等。其中，动态随机存储器是一种常用作为系统内存的存储器，具有广泛的应用场合。
然而，现有的动态随机存储器所占用的面积较大，不利于半导体技术的微小化和集成化的发展需求。
发明内容
本发明解决的技术问题是提供一种存储器结构及其形成方法，所述存储器结构具有较小的空间占用面积以及较高的集成度。
为解决上述技术问题，本发明实施例提供一种存储器结构，包括：基底，所述基底包括相对的第一面和第二面；位于所述基底内的沟槽以及位于所述沟槽内的栅极结构，所述第一面暴露出所述栅极结构顶部表面；位于所述基底内的源掺杂区，所述源掺杂区与所述栅极结构的部分侧壁相接触，且所述第一面暴露出所述源掺杂区；位于所述栅极结构底部的漏掺杂区；位于所述基底内的电容结构，所述第二面暴露出所述电容结构，所述电容结构与所述漏掺杂区电连接，且所述电容结构与所述漏掺杂区底部相接触；与源掺杂区电连接的位线；与栅极结构电连接的字线。
可选的，所述栅极结构的表面高于所述第一面。
可选的，所述栅极结构还位于源掺杂区的部分顶部表面。
可选的，所述字线位于所述栅极结构顶部表面。
可选的，还包括：位于源掺杂区顶部表面的第一插塞，所述第一插塞顶部表面与所述位线底部相接触。
可选的，所述漏掺杂区内掺杂有第一离子；所述基底内具有掺杂有第二离子的阱区，且所述第二离子的导电类型和第一离子的导电类型相反；所述源掺杂区内掺杂有第三离子，且所述第三离子的导电类型和第一离子的导电类型相同。
可选的，所述基底包括有源区，且所述有源区周围的基底内具有隔离结构，所述第一面暴露出所述隔离结构的顶部表面；所述栅极结构、源掺杂区、漏掺杂区和电容结构位于所述有源区内，且所述栅极结构的部分侧壁与所述隔离结构的部分侧壁相接触。
可选的，所述栅极结构还位于部分所述隔离结构顶部表面。
可选的，所述字线还位于部分所述隔离结构表面；所述存储器结构还包括：位于所述隔离结构内的第二插塞，所述第二插塞的顶部表面与所述字线的底部相接触。
可选的，所述栅极结构包括：位于沟槽侧壁和底部表面的栅介质层、以及位于栅介质层表面的栅电极层。
可选的，还包括：位于所述基底内的第一开口，所述第一开口底部暴露出所述漏掺杂区表面，且所述衬底第二面暴露出所述第一开口顶部；所述电容结构包括位于第一开口侧壁和底部表面的绝缘层和位于绝缘层上的电极层。
可选的，还包括：位于所述第一开口底部的基底内和漏掺杂区内的第三插塞，所述第三插塞与所述电容结构电连接。
可选的，所述电极层的材料包括金属，所述金属包括铜、钨、铝、钛和钽中的一种或多种组合；所述绝缘层材料的介电常数大于3.9，所述绝缘层的材料包括氧化铪或氧化铝。
可选的，所述电容结构在第一面的投影与所述栅极结构在第一面的投影部分重合；或者，所述电容结构在第一面的投影与所述漏掺杂区在第一面的投影部分重合。
本发明实施例还提供一种存储器结构的形成方法，其特征在于，包括：提供基底，所述基底包括相对的第一面和初始第二面；在所述基底内形成漏掺杂区；刻蚀部分基底，直至暴露出漏掺杂区顶部表面，在所述基底内形成凹槽，且第一面暴露出所述凹槽；在所述凹槽内形成栅极结构，所述栅极结构位于漏掺杂区顶部表面；在基底内形成源掺杂区，所述源掺杂区与所述栅极结构的部分侧壁相接触，且所述第一面暴露出所述源掺杂区；形成与源掺杂区电连接的位线；形成与栅极结构电连接的字线；在所述基底内形成电容结构，所述第二面暴露出所述电容结构，所述电容结构与所述漏掺杂区电连接，且所述电容结构与所述漏掺杂区底部相接触。
可选的，所述基底包括有源区；形成所述沟槽之前，还包括：在所述有源区周围的基底内形成隔离结构，所述第一面暴露出所述隔离结构的顶部表面；所述栅极结构、源掺杂区、漏掺杂区和电容结构位于所述有源区内，且所述栅极结构的部分侧壁与所述隔离结构的部分侧壁相接触。
可选的，所述隔离结构的形成方法包括：刻蚀部分基底，在所述基底内形成开口，且基底第一面暴露出所述开口；在所述开口内以及基底第一面表面形成隔离材料膜；刻蚀所述隔离材料膜，直至暴露出第一面，在所述开口内形成隔离结构。
可选的，还包括：在所述源掺杂区顶部表面形成第一插塞，所述第一插塞顶部表面与位线底部相接触。
可选的，所述电容结构的形成方法包括：形成所述电容结构的方法包括：在所述衬底内形成第一开口，所述第一开口顶部暴露出部分所述漏掺杂区表面，且所述衬底第二面表面暴露出所述第一开口顶部；在所述第一开口的侧壁和底部表面形成绝缘层；形成绝缘层之后，在所述第一开口底部形成第二开口，所述第二开口延伸到所述漏掺杂区内；在所述第二开口内形成第三插塞；在所述第三插塞上形成电极层，形成所述电容结构。
可选的，所述字线还位于部分所述隔离结构表面；所述存储器结构的形成方法还包括：在所述隔离结构内形成第二插塞，且所述第二插塞的顶部表面与所述字线的底部相接触。
可选的，形成所述源掺杂区之后，形成电容结构之前，还包括：从所述初始第二面对所述基底进行减薄处理。
可选的，所述减薄处理的方法包括：提供承载衬底；将所述承载衬底表面与所述基底的初始第二面进行键合；所述键合处理之后，从所述初始第二面表面对基底进行减薄工艺，形成基底的第二面。
可选的，所述减薄处理的方法还包括：在对所述基底进行减薄工艺之后，对所述第二面进行平坦化。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案的结构中，所述源掺杂区与所述栅极结构的部分侧壁相接触，所述漏掺杂区位于栅极结构底部，从而源掺杂区和漏掺杂区之间的区域用于形成垂直于基底表面方向的沟道，使得以所述栅极结构形成的垂直栅晶体管占用的面积缩小。并且，所述漏掺杂区位于栅极结构的底部，仅所述栅极结构的一侧侧壁表面形成有源掺杂区，从而进一步降低了形成晶体管占用的面积。同时，所述电容结构位于所述基底内，且与漏掺杂区电连接，所述电容结构不占用沿基底表面方向上的面积，也不占用基底表面的空间。综上，能够在实现存储器功能的前提下，使所述形成的存储器结构占用的面积缩小，提高器件的集成度。
本发明技术方案的形成方法中，通过在所述基底内形成漏掺杂区，在所述基底内形成栅极结构，且所述栅极结构位于漏掺杂区顶部表面，在基底内形成源掺杂区，所述源掺杂区与所述栅极结构的部分侧壁相接触，从而源掺杂区和漏掺杂区之间的区域用于形成垂直于基底表面方向的沟道，使得以所述栅极结构形成的垂直栅晶体管占用的面积缩小。并且，所述漏掺杂区位于栅极结构的底部，仅所述栅极结构的一侧侧壁表面形成有源掺杂区，从而进一步降低了形成晶体管占用的面积。同时，在所述基底内形成电容结构，所述电容结构与所述漏掺杂区电连接，所述电容结构不占用沿基底表面方向上的面积，也不占用基底表面的空间。综上，能够在实现存储器功能的前提下，使所述形成的存储器结构占用的面积缩小，提高器件的集成度。
附图说明
图1至图17是本发明一实施例中的存储器结构形成方法各过程的剖面示意图。
具体实施方式
如背景技术所述，现有的动态随机存储器所占用的空间面积较大。具体的，所述动态随机存储器结构中通常采用平面晶体管，而每个动态随机存储器的存储单元均由若干晶体管构成，从而导致存储器结构的整体占用面积较大。
为了解决上述技术问题，本发明是实施例提供一种存储器结构，包括：基底，所述基底包括相对的第一面和第二面；位于所述基底内的沟槽以及位于所述沟槽内的栅极结构，所述第一面暴露出所述栅极结构顶部表面；位于所述基底内的源掺杂区，所述源掺杂区与所述栅极结构的部分侧壁相接触，且所述第一面暴露出所述源掺杂区；位于所述栅极结构底部的漏掺杂区；位于所述基底内的电容结构，所述第二面暴露出所述电容结构，所述电容结构与所述漏掺杂区电连接，且所述电容结构与所述漏掺杂区底部相接触；与源掺杂区电连接的位线；与栅极结构电连接的字线。能够在实现存储器功能的前提下，使所形成的存储器结构占用的面积缩小，提高器件的集成度。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图17是本发明一实施例中存储器结构的形成方法各步骤的剖面示意图。
请参考图1，提供基底200，所述基底200包括相对的第一面201和初始第二面202。
在本实施例中，所述基底200包括有源区A；后续在所述有源区A周围的基底200内形成隔离结构、以及在所述有源区A内形成栅极结构、源掺杂区、漏掺杂区和电容结构。
在本实施例中，所述基底200为硅衬底。在其他实施例中，所述基底为硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底，例如氮化镓衬底或砷化镓衬底等，所述基底的选择不受限制，能够选取适于工艺需求或易于集成的材料。
所述基底200内具有阱区(图中未示出)，所述阱区内掺杂有第二离子。
在本实施例中，所述第二离子的导电类型为P型，所述第二离子包括：铟离子、硼离子或者BF2-离子。
具体地，在本实施例中，所述第二离子为铟离子。
在其他实施例中，所述第二离子的导电类型为N型，所述第二离子包括：磷离子或者砷离子。
接着，在所述有源区A周围的基底200内形成隔离结构，所述第一面201暴露出所述隔离结构的顶部表面，具体形成所述隔离结构的过程请参考图2至图4。
请参考图2和图3，图3为图2沿Y方向的俯视图，图2为图3沿M-N切线方向上的剖面示意图，刻蚀部分基底200，在所述基底200内形成开口211，且基底200第一面201暴露出所述开口211。
所述开口211用于后续填充隔离材料膜，从而形成隔离结构。
在本实施例中，所述开口211包围所述有源区A。在其他实施例中，所述开口211位于所述有源区的一侧或者两侧。
请参考图4，图4为在图2基础上的示意图，在所述开口211(图2中所示)内以及基底200第一面201表面形成隔离材料膜(图中未示出)；刻蚀所述隔离材料膜，直至暴露出第一面201，在所述开口211内形成隔离结构210。
所述隔离结构210用于实现不同器件之间的电隔离。
所述隔离材料膜的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅，相应的，所述隔离结构的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
在本实施例中，所述隔离材料膜的材料为氧化硅，形成的所述隔离结构210的材料为氧化硅。
形成所述隔离结构材料膜的工艺包括：化学气相沉积工艺或者物理气相沉积工艺。
刻蚀所述隔离材料膜的工艺包括：化学机械研磨工艺。
请参考图5，形成所述隔离结构210之后，在所述基底200内形成漏掺杂区220。
在本实施例中，在所述有源区A内形成所述漏掺杂区220。
所述漏掺杂区220内掺杂有第一离子，所述第一离子的导电类型和第二离子的导电类型相反。
在本实施例中，所述第一离子的导电类型为N型，所述第一离子包括：磷离子或者砷离子。
具体地，在本实施例中，所述第一离子为磷离子。
在其他实施例中，所述第一离子的导电类型为P型，所述第一离子包括：铟离子、硼离子或者BF2-离子。
所述漏掺杂区220的形成方法包括：在所述基底200表面形成第一掩膜层(图中未示出)，所述第一掩膜层暴露出部分基底200表面；以所述第一掩膜层为掩膜，对所述基底200进行离子注入工艺，形成所述漏掺杂区220。
形成所述漏掺杂区之后，在所述基底内形成栅极结构，所述栅极结构位于漏掺杂区顶部表面，具体形成所述栅极结构的过程请参考图6至图7。
请参考图6，刻蚀部分基底200，直至暴露出漏掺杂区220顶部表面，在所述基底内形成凹槽221，且第一面201暴露出所述凹槽221。
所述凹槽221用于后续形成栅极结构。
在本实施例中，刻蚀所述有源区A内的部分基底200，形成的所述凹槽221位于有源区A内，且所述凹槽221一侧侧壁暴露出部分隔离结构210侧壁表面。
所述凹槽221的形成方法包括：在所述基底200表面形成第二掩膜层(图中未示出)，所述第二掩膜层暴露出部分有源区A表面；以所述第二掩膜层为掩模，刻蚀所述部分基底200，直至暴露出漏掺杂区220顶部表面，形成所述凹槽221。
刻蚀所述部分基底200的工艺包括：干法刻蚀工艺或者湿法刻蚀工艺中的一种或者两种组合。
在本实施例中，刻蚀所述部分基底200的工艺为各向异性干法刻蚀。
通过各向异性干法刻蚀工艺形成的凹槽221侧壁较好地垂直于基底200表面，使得后续形成栅极结构的侧壁能够较好地垂直于基底200表面，有利于提高形成的存储器结构的性能。
请参考图7，在所述凹槽221内形成栅极结构(图中未示出)，所述栅极结构位于漏掺杂区220顶部表面。
在本实施例中，所述栅极结构包括：位于所述凹槽221侧壁和底部表面的栅介质层231、以及位于所述栅介质层231表面的栅电极层232。
所述栅介质层231的材料为高K介质材料，例如：HfO2、La2O3、HfSiON、HfAlO2、ZrO2、Al2O3或HfSiO4；所述栅电极层232的材料包括：Al、Cu、Ag、Au、Ni、Ti、W、WN或WSi。
在本实施例中，所述栅介质层231的材料为HfO2，所述栅电极层232的材料为W。
由于所述凹槽221一侧侧壁暴露出部分隔离结构210侧壁表面，因此形成的所述栅极结构的部分侧壁与所述隔离结构210的侧壁相接触。
在本实施例中，所述栅极结构的表面高于所述第一面201；所述栅极结构还位于部分所述隔离结构210顶部表面；所述栅极结构还位于后续形成的源掺杂区的部分顶部表面。
在其他实施例中，所述栅极结构的表面齐平于所述第一面。
所述栅极结构的形成方法包括：在所述凹槽221内和基底200表面形成栅介质材料膜(图中未示出)；在所述栅介质材料膜表面形成栅极材料膜；在所述栅极材料膜表面形成第三掩膜层，所述第三掩膜层暴露出部分栅极材料膜表面；以所述第三掩膜层为掩膜，刻蚀所述栅介质材料膜和栅极材料膜，直至暴露出基底200表面和隔离结构210表面，形成所述栅极结构。
请参考图8，形成所述栅极结构之后，在基底200内形成源掺杂区240，所述源掺杂区240与所述栅极结构的部分侧壁相接触，且所述第一面201暴露出所述源掺杂区240。
在本实施例中，在所述有源区A内形成所述源掺杂区240。
在本实施例中，所述源掺杂区240一侧与栅极结构的部分侧壁相接触，所述源掺杂区240的另一侧和隔离结构210的部分侧壁相接触。
所述源掺杂区240内掺杂有第第三离子，所述第三离子的导电类型和第一离子的导电类型相同。
在本实施例中，所述第三离子的导电类型为N型，所述第三离子包括：磷离子或者砷离子。
在本实施例中，第三离子和第一离子相同，均为磷离子。在另一实施例中，所述第三离子和第一离子不同，还可以为砷离子。
在其他实施例中，所述第三离子的导电类型为P型，所述第三离子包括：铟离子、硼离子或者BF2-离子。
所述源掺杂区240的形成方法包括：在所述基底200表面形成第四掩膜层(图中未示出)，所述第四掩膜层暴露出部分基底200表面；以所述第四掩膜层为掩膜，从第一面201对所述基底200进行离子注入工艺，形成所述源掺杂区240。
需要说明的是，形成所述漏掺杂区220的离子注入工艺的注入能量远远大于形成所述源掺杂区240的离子注入工艺的注入能量，使得所述源掺杂区240的底部表面高于漏掺杂区220，从而使得位于源掺杂区240和漏掺杂区220之间的阱区用于形成晶体管的沟道。
通过在所述基底200内形成漏掺杂区220，在所述基底200内形成栅极结构，且所述栅极结构位于漏掺杂区220顶部表面，在基底200内形成源掺杂区240，所述源掺杂区240与所述栅极结构的部分侧壁相接触，从而源掺杂区240和漏掺杂区220之间的区域用于形成垂直于基底表面方向的沟道，使得以所述栅极结构形成的垂直栅晶体管占用的面积缩小。并且，所述漏掺杂区220位于栅极结构的底部，仅所述栅极结构的一侧侧壁表面形成有源掺杂区240，从而进一步降低了形成晶体管占用的面积。因此，能够在实现存储器功能的前提下，使所述形成的存储器结构占用的面积缩小，提高器件的集成度。
请参考图9，在所述隔离结构210内形成第二插塞250。
所述第二插塞250用于连接后续形成的字线。
在本实施例中，所述第二插塞250顶部表面高于第一面201，所述第二插塞250位于第一介质层(图中未示出)内。在其他实施例中，所述第二插塞顶部表面齐平于第一面201。
所述第二插塞250的形成方法包括：在所述基底200表面形成第一介质层，所述第一介质层覆盖暴露出的栅极结构的侧壁表面；在所述第一介质层表面形成第五掩膜层，所述第五掩膜层暴露出隔离结构上的部分第一介质层表面；以所述第五掩膜层为掩膜，刻蚀所述第一介质层和隔离结构210，在所述第一介质层和部分隔离结构210内形成第一通孔(图中未示出)；在所述第一通孔内和第一介质层表面形成第一导电材料膜；平坦化所述第一导电材料膜，直至暴露出第一介质层表面，在所述第一介质层和隔离结构210内形成所述第二插塞250。
所述第一导电材料膜的材料包括：Al、Cu、Ag、Au、Ni、Ti、W、WN或WSi，相应的，形成的第二插塞250的材料包括：Al、Cu、Ag、Au、Ni、Ti、W、WN或WSi。
在本实施例中，所述第一导电材料膜的材料为Cu，相应的，形成的所述第二插塞250的材料为Cu。
请参考图10，形成所述第二插塞250之后，形成与栅极结构电连接的字线260。
所述字线260位于栅极结构的顶部表面和第二插塞250的顶部表面。
在本实施例中，所述字线260位于第一介质层表面的第二介质层(图中未示出)内。
所述字线260的形成方法包括：在所述第一介质层表面形成第二介质层；在所述第二介质层表面形成第六掩膜层，所述第六掩膜层暴露出部分栅极结构上和第二插塞250上的第二介质层表面；以所述第六掩膜层为掩膜，刻蚀所述第二介质层，直至暴露出第一介质层表面，在所述第二介质层内第二通孔(图中未示出)；在所述第二通孔内和第二介质层表面形成第二导电材料膜；平坦化所述第二导电材料膜，直至暴露出第二介质层表面，在所述第二介质层内形成所述字线260。
所述第二导电材料膜的材料包括：Al、Cu、Ag、Au、Ni、Ti、W、WN或WSi，相应的，所述字线260的材料包括：Al、Cu、Ag、Au、Ni、Ti、W、WN或WSi。
在本实施例中，所述第二导电材料膜的材料为Cu，因此，形成的所述字线260的材料为Cu。
请参考图11，在所述源掺杂区240顶部表面形成第一插塞270。
所述第一插塞270用于电连接源掺杂区240和后续形成的位线。
在本实施例中，所述第一插塞270位于第一介质层内、第一介质层表面的第二介质层内、以及第二介质层表面的第三介质层(图中未示出)内。
所述第一插塞270的形成方法包括：在所述第二介质层表面形成第三介质层；在所述第三介质层表面形成第七掩膜层，所述第七掩膜层暴露出源掺杂区240上的第三介质层表面；以所述第七掩膜层为掩膜，刻蚀所述第一介质层、第二介质层以及第三介质层，直至暴露出源掺杂区240表面，在所述第一介质层内、第二介质层内、以及第三介质层内形成第三通孔(图中未示出)；在所述第三通孔内和第三介质层表面形成第三导电材料膜；平坦化所述第三导电材料膜，直至暴露出第三介质层表面，在所述第一介质层内、第二介质层内以及第三介质层内形成所述第一插塞270。
所述第三导电材料膜的材料和第一导电材料膜的材料相同，相应的，形成的第一插塞270的材料和第二插塞250的材料相同，在此不再赘述。
请参考图12，形成所述第一插塞270之后，形成与源掺杂区240电连接的位线280。
在本实施例中，所述位线280位于第一插塞270顶部表面，所述第一插塞270位于所述源掺杂区240表面，因此所述位线280通过第一插塞240能够与源掺杂区240电连接。
在本实施例中，所述位线280位于第四介质层(图中未示出)，所述第四介质层位于第三介质层表面。
所述位线280的形成方法包括：在所述第三介质层表面形成第四介质层；在所述第四介质层表面形成第八掩膜层，所述第八掩膜层暴露出第一插塞270上的第四介质层表面；以所述第八掩膜层为掩膜，刻蚀所述第四介质层，直至暴露出第一插塞270顶部表面，在所述第四介质层内形成第四通孔(图中未示出)；在所述第四通孔内和第四介质层表面形成第四导电材料膜；平坦化所述第四导电材料膜，直至暴露出第四介质层表面，在所述第四介质层内形成所述位线280。
所述第四导电材料膜的材料和第二导电材料膜的材料相同，相应的，形成的位线280的材料和字线260的材料相同，在此不再赘述。
请参考图13，从所述初始第二面202对所述基底200进行减薄处理。
在本实施例中，形成所述位线280之后，对所述初始第二面202进行减薄处理。
所述减薄处理的方法包括：提供承载衬底(图中未示出)；将所述承载衬底表面与所述基底200的初始第二面202进行键合；所述键合处理之后，从所述初始第二面202表面对基底200进行减薄工艺，形成基底的第二面2021。
所述基底200的初始第二面202键合承载衬底的方法包括：对所述基底200的初始第二面202和承载衬底表面分别进行平坦化处理；平坦化处理之后，对所述基底200的初始第二面202表面和承载衬底表面分别进行等离子活化处理；等离子活化处理之后，将所述初始第二面202表面和承载衬底表面贴合在一起，并进行高温处理，将所述基底200的初始第二面202表面与承载衬底键合。
对所述基底200的初始第二面202表面和承载衬底表面分别进行等离子活化处理，所述等离子使得所述初始第二面202表面和承载衬底表面的分子键打开，利于提升键合的紧密程度。
所述承载衬底为后续对所述基底200的初始第二面202表面进行减薄、以及在所述基底200内形成电容结构提供支撑。
在本实施例中，所述承载衬底的材料包括硅。在其他实施例中，所述承载衬底的材料包括金属或金属硅化物。
所述减薄工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
在本实施例中，所述减薄工艺为：研磨工艺。在其他实施例中，所述减薄工艺为：湿法刻蚀工艺。
在本实施例中，对所述基底200的初始第二面202表面进行减薄的厚度为3μm～4μm。
在本实施例中，所述减薄处理的方法还包括：在对所述基底200进行减薄工艺之后，对所述第二面2021进行平坦化。
在其他实施例中，所述减薄处理不包括对所述第二面进行平坦化。
在本实施例中，所述平坦化工艺包括：化学机械抛光工艺。
接下来，在所述基底内形成第一开口，在所述第一开口内形成电容结构，所述第二面暴露出所述电容结构，所述电容结构与所述漏掺杂区电连接，且所述电容结构与所述漏掺杂区底部相接触。
在本实施例中，所述电容结构包括绝缘层和位于绝缘层上的电极层。
在本实施例中，所述图像传感器还包括位于第一开口底部的基底内和漏掺杂区内的第三插塞，所述第三插塞与所述电容结构电连接。
在所述基底内形成电容结构，可以使得所述基底在垂直于基底表面的方向上利用率提高，节省了所述存储器在垂直于基底表面方向上的空间。
请参考图14，在所述基底200内形成第一开口291，所述第一开口291底部暴露出部分所述漏掺杂区220表面，且所述基底200第二面2021表面暴露出所述第一开口291顶部。
所述第一开口291用于后续形成电极层。
请参考图15，在所述第一开口291的侧壁和底部表面形成绝缘层292。
在本实施例中，所述绝缘层292还位于第二面2021表面。
所述绝缘层材料的介电常数大于3.9；在本实施例中，所述绝缘层292的材料包括氧化铪或氧化铝。
在本实施例中，形成所述绝缘层292的工艺包括沉积工艺。
请参考图16，形成所述绝缘层292之后，在所述第一开口291的底部形成第二开口293，所述第二开口293延伸到所述漏掺杂区220内。
在本实施例中，所述第一开口291底部不仅暴露出第二开口293顶部，还暴露出绝缘层292表面。
所述第二开口293用于后续形成所述第三插塞。
请参考17，在所述第二开口293内形成第三插塞294；在所述第一开口291内形成电极层295。
所述电容结构包括位于第一开口291侧壁和底部表面的绝缘层292和位于绝缘层292上的电极层295。
所述电极层295的材料包括金属，所述金属包括铜、钨、铝、钛和钽中的一种或多种组合。
所述第三插塞294的材料包括金属，所述金属包括铜、钨、铝、钛和钽中的一种或多种组合。
在本实施例中，所述第三插塞294和电极层295的材料相同，为钨。
至此，在所述基底200内形成所述电容结构，在所述电容结构与漏掺杂区220之间施加偏压之后，所述电容结构与所述基底220共同形成电容器，完成电容器的充、放电过程。
所述电容结构在基底200表面具有第一投影，所述漏掺杂区220在基底200表面具有第二投影，所述第二投影在所述第一投影范围内或者部分重合。
在本实施例中，所述电容结构在第一面201的投影与所述栅极结构在第一面201的投影部分重合，则可以节省所述存储器在平行于基底200表面方向的面积。
在其他实施例中，所述电容结构在第一面的投影与所述漏掺杂区220在第一面的投影部分重合。
通过在所述基底200内形成电容结构，所述电容结构与所述漏掺杂区220电连接，所述电容结构220不占用沿基底200表面方向上的面积，也不占用基底200表面的空间，从而能够在实现存储器功能的前提下，使所述形成的存储器结构占用的面积缩小，提高器件的集成度。
相应的，本发明实施例还提供一种采用上述方法形成的存储器结构，请继续参考图17，包括：基底200，所述基底200包括相对的第一面201和第二面2021；位于所述基底200内的沟槽221(图6中所示)以及位于所述沟槽221内的栅极结构，所述第一面201暴露出所述栅极结构顶部表面；位于所述基底200内的源掺杂区240，所述源掺杂区240与所述栅极结构的部分侧壁相接触，且所述第一面201暴露出所述源掺杂区240；位于所述栅极结构底部的漏掺杂区220；位于所述基底200内的电容结构，所述第二面202暴露出所述电容结构，所述电容结构与所述漏掺杂区220电连接，且所述电容结构与所述漏掺杂区220底部相接触；与源掺杂区240电连接的位线280；与栅极结构电连接的字线260。
由于所述源掺杂区240与所述栅极结构的部分侧壁相接触，所述漏掺杂区220位于栅极结构底部，从而源掺杂区240和漏掺杂区220之间的区域用于形成垂直于基底200表面方向的沟道，使得以所述栅极结构形成的垂直栅晶体管占用的面积缩小。并且，所述漏掺杂区220位于栅极结构的底部，仅所述栅极结构的一侧侧壁表面形成有源掺杂区240，从而进一步降低了形成晶体管占用的面积。同时，所述电容结构位于所述基底220内，且与漏掺杂区220电连接，所述电容结构不占用沿基底200表面方向上的面积，也不占用基底200表面的空间。综上，能够在实现存储器功能的前提下，使所述形成的存储器结构占用的面积缩小，提高器件的集成度。
以下结合附图详细说明。
在本实施例中，所述栅极结构的表面高于所述第一面201。
所述栅极结构还位于源掺杂区240的部分顶部表面。
所述字线260位于所述栅极结构顶部表面。
在本实施例中，所述字线260位于第二介质层内。
所述存储器结构还包括：位于源掺杂区240顶部表面的第一插塞270，所述第一插塞270顶部表面与所述位线280底部相接触。
在本实施例中，所述第一插塞270位于第一介质层、位于第一介质层表面第二介质层、以及位于第二介质层表面的第三介质层内。
所述漏掺杂区220内掺杂有第一离子；所述基底200内具有掺杂有第二离子的阱区，且所述第二离子的导电类型和第一离子的导电类型相反；所述源掺杂区240内掺杂有第三离子，且所述第三离子的导电类型和第一离子的导电类型相同。
所述基底200包括有源区A，且所述有源区A周围的基底200内具有隔离结构210，所述第一面201暴露出所述隔离结构210的顶部表面；所述栅极结构、源掺杂区240、漏掺杂区220和电容结构位于所述有源区A内，且所述栅极结构的部分侧壁与所述隔离结构210的部分侧壁相接触。
在本实施例中，所述字线260位于第一介质层表面的第二介质层内。
在本实施例中，所述字线260还位于部分所述隔离结构210表面；所述存储器结构还包括：位于所述隔离结构210内的第二插塞250，所述第二插塞250的顶部表面与所述字线260的底部相接触。
所述第二插塞250位于所述第一介质层内；所述第一介质层位于基底200表面，且覆盖暴露出的栅极结构部分侧壁表面。
在本实施例中，所述栅极结构还位于部分所述隔离结构210顶部表面。
在本实施例中，所述栅极结构包括：位于沟槽221侧壁和底部表面的栅介质层231、以及位于栅介质层231表面的栅电极层232。
所述图像传感器还包括：位于所述基底200内的第一开口291(图14中所示)，所述第一开口291底部暴露出所述漏掺杂区220表面，且所述基底200第二面202暴露出所述第一开口291顶部；所述电容结构包括位于第一开口291侧壁和底部表面的绝缘层292和位于绝缘层292上的电极层295。
所述图像传感器还包括：位于所述第一开口291底部的基底200内和漏掺杂区220内的第三插塞294，所述第三插塞294与所述电容结构电连接。
所述电极层295的材料包括金属，所述金属包括铜、钨、铝、钛和钽中的一种或多种组合；所述绝缘层292的材料介电常数大于3.9，所述绝缘层的材料包括氧化铪或氧化铝。
所述电容结构在第一面201的投影与所述栅极结构在第一面201的投影部分重合；或者，所述电容结构在第一面201的投影与所述漏掺杂区220在第一面201的投影部分重合。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (21)

1.一种存储器结构，其特征在于，包括：
基底，所述基底包括相对的第一面和第二面；
位于所述基底内的沟槽以及位于所述沟槽内的栅极结构，所述第一面暴露出所述栅极结构顶部表面；
位于所述基底内的源掺杂区，所述源掺杂区与所述栅极结构的部分侧壁相接触，且所述第一面暴露出所述源掺杂区；
位于所述栅极结构底部的漏掺杂区；
位于所述基底内的第一开口，所述第一开口底部暴露出所述漏掺杂区表面，且所述基底第二面暴露出所述第一开口顶部；
位于所述基底内的电容结构，所述电容结构包括位于第一开口侧壁和底部表面的绝缘层和位于绝缘层上的电极层，所述第二面暴露出所述电容结构，所述电容结构与所述漏掺杂区电连接，且所述电容结构与所述漏掺杂区底部相接触；
与源掺杂区电连接的位线；
与栅极结构电连接的字线。
2.如权利要求1所述的存储器结构，其特征在于，所述栅极结构的表面高于所述第一面。
3.如权利要求2所述的存储器结构，其特征在于，所述栅极结构还位于源掺杂区的部分顶部表面。
4.如权利要求1所述的存储器结构，其特征在于，所述字线位于所述栅极结构顶部表面。
5.如权利要求1所述的存储器结构，其特征在于，还包括：位于源掺杂区顶部表面的第一插塞，所述第一插塞顶部表面与所述位线底部相接触。
6.如权利要求1所述的存储器结构，其特征在于，所述漏掺杂区内掺杂有第一离子；所述基底内具有掺杂有第二离子的阱区，且所述第二离子的导电类型和第一离子的导电类型相反；所述源掺杂区内掺杂有第三离子，且所述第三离子的导电类型和第一离子的导电类型相同。
7.如权利要求1所述的存储器结构，其特征在于，所述基底包括有源区，且所述有源区周围的基底内具有隔离结构，所述第一面暴露出所述隔离结构的顶部表面；所述栅极结构、源掺杂区、漏掺杂区和电容结构位于所述有源区内，且所述栅极结构的部分侧壁与所述隔离结构的部分侧壁相接触。
8.如权利要求7所述的存储器结构，其特征在于，所述栅极结构还位于部分所述隔离结构顶部表面。
9.如权利要求7所述的存储器结构，其特征在于，所述字线还位于部分所述隔离结构表面；所述存储器结构还包括：位于所述隔离结构内的第二插塞，所述第二插塞的顶部表面与所述字线的底部相接触。
10.如权利要求1所述的存储器结构，其特征在于，所述栅极结构包括：位于沟槽侧壁和底部表面的栅介质层、以及位于栅介质层表面的栅电极层。
11.如权利要求1所述的存储器结构，其特征在于，还包括：位于所述第一开口底部的基底内和漏掺杂区内的第三插塞，所述第三插塞与所述电容结构电连接。
12.如权利要求11所述的存储器结构，其特征在于，所述电极层的材料包括金属，所述金属包括铜、钨、铝、钛和钽中的一种或多种组合；所述绝缘层材料的介电常数大于3.9，所述绝缘层的材料包括氧化铪或氧化铝。
13.如权利要求1所述的存储器结构，其特征在于，所述电容结构在第一面的投影与所述栅极结构在第一面的投影部分重合；或者，所述电容结构在第一面的投影与所述漏掺杂区在第一面的投影部分重合。
14.一种存储器结构的形成方法，其特征在于，包括：
提供基底，所述基底包括相对的第一面和初始第二面；
在所述基底内形成漏掺杂区；
刻蚀部分基底，直至暴露出漏掺杂区顶部表面，在所述基底内形成凹槽，且第一面暴露出所述凹槽；
在所述凹槽内形成栅极结构，所述栅极结构位于漏掺杂区顶部表面；
在基底内形成源掺杂区，所述源掺杂区与所述栅极结构的部分侧壁相接触，且所述第一面暴露出所述源掺杂区；
形成与源掺杂区电连接的位线；
形成与栅极结构电连接的字线；
在所述基底内形成电容结构，所述第二面暴露出所述电容结构，所述电容结构与所述漏掺杂区电连接，且所述电容结构与所述漏掺杂区底部相接触，所述电容结构的形成方法包括：在所述基底内形成第一开口，所述第一开口顶部暴露出部分所述漏掺杂区表面，且所述基底第二面表面暴露出所述第一开口顶部；在所述第一开口的侧壁和底部表面形成绝缘层；形成绝缘层之后，在所述第一开口底部形成第二开口，所述第二开口延伸到所述漏掺杂区内；在所述第二开口内形成第三插塞；在所述第三插塞上形成电极层，形成所述电容结构。
15.如权利要求14所述的存储器结构的形成方法，其特征在于，所述基底包括有源区；形成所述凹槽之前，还包括：在所述有源区周围的基底内形成隔离结构，所述第一面暴露出所述隔离结构的顶部表面；所述栅极结构、源掺杂区、漏掺杂区和电容结构位于所述有源区内，且所述栅极结构的部分侧壁与所述隔离结构的部分侧壁相接触。
16.如权利要求15所述的存储器结构的形成方法，其特征在于，所述隔离结构的形成方法包括：刻蚀部分基底，在所述基底内形成开口，且基底第一面暴露出所述开口；在所述开口内以及基底第一面表面形成隔离材料膜；刻蚀所述隔离材料膜，直至暴露出第一面，在所述开口内形成隔离结构。
17.如权利要求14所述的存储器结构的形成方法，其特征在于，还包括：在所述源掺杂区顶部表面形成第一插塞，所述第一插塞顶部表面与位线底部相接触。
18.如权利要求15所述的存储器结构的形成方法，其特征在于，所述字线还位于部分所述隔离结构表面；所述存储器结构的形成方法还包括：在所述隔离结构内形成第二插塞，且所述第二插塞的顶部表面与所述字线的底部相接触。
19.如权利要求14所述的存储器结构的形成方法，其特征在于，形成所述源掺杂区之后，形成电容结构之前，还包括：从所述初始第二面对所述基底进行减薄处理。
20.如权利要求19所述的存储器结构的形成方法，其特征在于，所述减薄处理的方法包括：提供承载衬底；将所述承载衬底表面与所述基底的初始第二面进行键合；所述键合处理之后，从所述初始第二面表面对基底进行减薄工艺，形成基底的第二面。
21.如权利要求20所述的存储器结构的形成方法，其特征在于，所述减薄处理的方法还包括：在对所述基底进行减薄工艺之后，对所述第二面进行平坦化。
CN201910572789.0A 2019-06-28 2019-06-28 存储器结构及其形成方法 Active CN110265397B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910572789.0A CN110265397B (zh) 2019-06-28 2019-06-28 存储器结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910572789.0A CN110265397B (zh) 2019-06-28 2019-06-28 存储器结构及其形成方法

Publications (2)

Publication Number Publication Date
CN110265397A CN110265397A (zh) 2019-09-20
CN110265397B true CN110265397B (zh) 2021-06-04

Family

ID=67922682

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910572789.0A Active CN110265397B (zh) 2019-06-28 2019-06-28 存储器结构及其形成方法

Country Status (1)

Country Link
CN (1) CN110265397B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113224058B (zh) * 2021-04-07 2023-03-10 芯盟科技有限公司 半导体结构及半导体结构的形成方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5384277A (en) * 1993-12-17 1995-01-24 International Business Machines Corporation Method for forming a DRAM trench cell capacitor having a strap connection
CN104795354A (zh) * 2014-01-17 2015-07-22 中芯国际集成电路制造(上海)有限公司 一种芯片的集成方法
TWI549228B (zh) * 2014-01-29 2016-09-11 華亞科技股份有限公司 動態隨機存取記憶體單元及其製作方法
US9240482B2 (en) * 2014-05-30 2016-01-19 Globalfoundries Inc. Asymmetric stressor DRAM
CN208738259U (zh) * 2018-09-20 2019-04-12 长鑫存储技术有限公司 双垂直沟道晶体管和集成电路存储器

Also Published As

Publication number Publication date
CN110265397A (zh) 2019-09-20

Similar Documents

Publication Publication Date Title
CN110265398B (zh) 存储器及其形成方法
CN1173404C (zh) 一种半导体装置及其形成方法
US6429477B1 (en) Shared body and diffusion contact structure and method for fabricating same
US7554148B2 (en) Pick-up structure for DRAM capacitors
US9082647B2 (en) Semiconductor devices
CN106373924B (zh) 半导体结构的形成方法
US6306720B1 (en) Method for forming capacitor of mixed-mode device
CN111564441B (zh) 半导体结构及制备方法
US7041552B2 (en) Integrated metal-insulator-metal capacitor and metal gate transistor
CN110265396B (zh) 存储器结构及其形成方法
CN113496731A (zh) 半导体存储器装置及其形成方法
US6661055B2 (en) Transistor in semiconductor devices
KR100609193B1 (ko) 반도체장치 및 그 제조방법
CN110265397B (zh) 存储器结构及其形成方法
US6674111B2 (en) Semiconductor device having a logic transistor therein
CN111916399B (zh) 一种半导体器件的制备方法以及半导体器件
CN106549018B (zh) 单元接触结构
US7638391B2 (en) Semiconductor memory device and fabrication method thereof
KR19980026661A (ko) 수직 방향의 채널을 갖는 모스트랜지스터와 그를 포함하는 반도체 메모리 셀 및 그 제조 방법
WO2022213691A1 (zh) 半导体结构及其形成方法
US20230091786A1 (en) Semiconductor structure and manufacturing method thereof
CN113555438B (zh) 半导体结构及其形成方法
CN110707086B (zh) 半导体元件
US7335933B2 (en) Dynamic random access memory cell and method for fabricating the same
KR100487915B1 (ko) 반도체소자의캐패시터형성방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant