CN105023952A - 一种浮栅闪存结构及其制备工艺 - Google Patents
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Abstract
本发明涉及半导体制造技术领域，尤其涉及一种浮栅闪存结构及其制备工艺，包括衬底层，该衬底层包括按照从下至上顺序依次设置的第一有源层、沟道层和第二有源层；还包括贯穿第二有源层、沟道层并延伸至第一有源层中的凹槽以及设置于凹槽中的至少两个包括浮栅和控制栅的栅极结构，且该栅极结构的一端部延伸至第一有源层中，另一端部临近第二有源层设置，以于沟道层中形成垂直沟道；且每个栅极结构均用于构成一个存储单元，从而在不会降低沟道长度以及漏/源的宽度的前提下，有效提高浮栅存储器件的存储密度，且由于一个控制栅控制一个存储单元，使得每个存储单元均可单独进行擦写。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种浮栅闪存结构及其制备工艺。
背景技术
非挥发存储器的特点在于，当电源暂时中断或者器件无限期地处于断电状态时，依然能够长期保持已经存储的信息。理想的非挥发存储器应满足低成本、高密度、快速的随机存取、低功耗等要求。在20世纪80年代中期，一种被称为“快闪”存储器(Flash)的新技术被开发出来，它的低成本及快速的编程、擦除能力使其快速的成为半导体器件市场的主导力量。而数据存储密度和每位成本是推动存储器发展的必要条件。
目前，传统的浮栅型闪存的衬底是采用标准MOSFET结构。基本都是水平沟道及漏/浮栅/源，这种结构的器件需要额外的区域给漏/源，从而影响了器件的存储密度，想要提高这种器件的存储密度，一般需要降低沟道长度以及漏/源的宽度，但会带来短沟道效应以及漏源击穿电压变低；这是本领域技术人员所不愿看到的。
发明内容
针对上述存在的问题，本发明公开一种浮栅闪存结构，包括：
衬底层，包括按照从下至上顺序依次设置的第一有源层、沟道层和第二有源层；
凹槽，贯穿所述第二有源层、所述沟道层并延伸至所述第一有源层中；
栅极结构，设置于所述凹槽中，且所述栅极结构的一端部延伸至所述第一有源层中，所述栅极结构的另一端部临近所述第二有源层设置，以于所述沟道层中形成垂直沟道；
其中，所述栅极结构包括浮栅、控制栅和ONO层，且所述浮栅垂直于所述沟道层延伸的方向贯穿所述沟道层并延伸至所述第一有源层之中，所述控制栅与所述浮栅平行设置且贯穿所述沟道层，所述ONO层位于所述浮栅与所述控制栅之间，以将所述浮栅与所述控制栅予以隔离。
上述的浮栅闪存结构，其中，临近所述凹槽的侧壁在所述凹槽中设置有至少两个所述栅极结构，且每个所述栅极结构均用于构成一个存储单元；以及
位于同一凹槽中所有的所述栅极结构中的ONO层为同一膜层结构。
上述的浮栅闪存结构，其中，所述浮栅闪存结构还包括覆盖所述凹槽内壁的第一氧化层，临近所述凹槽内壁的所述栅极结构和所述衬底层之间通过所述第一氧化层隔离。
上述的浮栅闪存结构，其中，所述第一有源层和第二有源层的导电类型均为N型，所述沟道层的导电类型为P型。
上述的浮栅闪存结构，其中，所述栅极结构中，所述浮栅和所述控制栅的上表面平齐。
上述的浮栅闪存结构，其中，所述浮栅闪存结构还包括第一侧墙结构和第二侧墙结构；
其中，所述第一侧墙结构覆盖所述浮栅的上表面；
所述第二侧墙结构覆盖所述控制栅的上表面。
上述的浮栅闪存结构，其中，所述浮栅闪存结构还包括第二氧化层，所述第二氧化层覆盖所述第二有源层、所述第一侧墙结构、所述第二侧墙结构以及所述ONO层的上表面。
本发明还提供了一种浮栅闪存结构的制备工艺，包括如下步骤：
提供一具有凹槽的半导体结构，所述半导体结构包括按照从下至上的顺序依次设置的具有第一导电类型的第一衬底层、具有第二导电类型的第二衬底层、第一氧化层以及位于所述凹槽底部的第二氧化层；
于所述凹槽的侧壁生长遂穿氧化层，并于所述第二氧化层之上形成浮栅多晶硅层，且所述浮栅多晶硅层的上表面低于所述第二衬底层的上表面；
于所述浮栅多晶硅层上表面形成具有开口的第一侧墙结构；
以所述第一侧墙结构为掩膜刻蚀所述浮栅多晶硅层至所述第二氧化层的上表面停止形成至少两个浮栅；
于相邻的所述浮栅之间形成ONO层以及控制室多晶硅层，且所述浮栅和相邻的所述控制室多晶硅层通过所述ONO层隔离；
于所述控制室多晶硅层的两侧上表面形成具有开口的第二侧墙结构；
以所述第二侧墙结构为掩膜刻蚀所述控制室多晶硅层至所述ONO层的上表面停止，以于相邻的所述浮栅之间形成两个控制栅；
进行离子掺杂以于所述第二衬底层的上部形成具有第一导电类型的第三衬底层。
上述的浮栅闪存结构的制备工艺，其中，所述半导体结构还包括覆盖所述第一氧化层上表面的氮化硅层。
上述的浮栅闪存结构的制备工艺，其中，形成所述半导体结构的方法包括如下步骤：
提供一具有第一导电类型的半导体衬底；
于所述半导体衬底上生长一层氧化物形成所述第一氧化层；
向所述半导体衬底部分注入第二导电类型的离子以将所述半导体衬底分为所述第一衬底层和所述第二衬底层；
于所述第一氧化层之上形成具有开口的氮化硅层；
按照从上至下的顺序以所述氮化硅层为掩膜依次刻蚀所述第一氧化层、所述第二衬底层并停在所述第一衬底层中形成所述凹槽；
于所述凹槽底部形成所述第二氧化层。
上述的浮栅闪存结构的制备工艺，其中，所述第一导电类型均为N型，所述第二导电类型为P型。
上述的浮栅闪存结构的制备工艺，其中，在形成所述第三衬底层之后，所述方法还包括：继续沉积氧化物，以将所述ONO层暴露的上表面以及所述第一侧墙结构、第二侧墙结构的上表面予以覆盖。
上述发明具有如下优点或者有益效果：
本发明提供一种浮栅闪存结构及其制备工艺，在贯穿第二有源层、沟道层并延伸至第一有源层中的凹槽中设置包括浮栅和控栅的栅极结构；该栅极结构的一端部延伸至第一有源层中，另一端部临近第二有源层设置，以于沟道层中形成垂直沟道；且每个栅极结构均用于构成一个存储单元，从而在不会降低沟道长度以及漏/源的宽度的前提下，有效提高浮栅存储器件的存储密度，且由于一个控制栅控制一个存储单元，使得每个存储单元均可单独进行擦写。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、外形和优点将会变得更加明显。在全部附图中相同的标记指示相同的部分。并未可以按照比例绘制附图，重点在于示出本发明的主旨。
图1是本发明实施例中浮栅闪存的结构示意图；
图2-16是本发明实施例中制备浮栅闪存结构的工艺的流程结构示意图；
图17是本发明实施例中制备浮栅闪存结构的工艺的流程图。
具体实施方式
下面结合附图和具体的实施例对本发明作进一步的说明，但是不作为本发明的限定。
实施例一：
如图1所示，本发明涉及一种浮栅闪存结构，包括衬底层和设置在该衬底层中的凹槽，该衬底层包括第一有源层201、位于第一有源层201之上的沟道层202以及覆盖该沟道层202上表面的第二有源层203；该凹槽贯穿第二有源层203、沟道层202并延伸至第一有源层201中，即该凹槽的底部位于第一有源层201中；该浮栅闪存结构还包括设置于凹槽中的栅极结构，该栅极结构的一端部延伸至第一有源层201中(即栅极结构的一端部位于凹槽设置于第一有源层201中的部位)，栅极结构的另一端部临近第二有源层203设置，以于沟道层202中形成垂直沟道；具体的，该栅极结构包括浮栅209、控制栅206和ONO层208和第一氧化层205，且浮栅209垂直于沟道层202延伸的方向贯穿沟道层202并延伸至第一有源层201之中，该控制栅206与浮栅209平行设置且贯穿沟道层202，该ONO层208位于浮栅209与控制栅206之间，以将浮栅209与控制栅206予以隔离。
在本发明的一个优选的实施例中，临近凹槽的侧壁在该凹槽中设置有至少两个上述的栅极结构，且每个栅极结构均用于构成一个存储单元；以及位于同一凹槽中所有的栅极结构中的ONO层208为同一膜层结构，由于每个存储单元都包括有控制栅，因此一个控制栅控制一个存储单元，使得每个存储单元均可单独进行擦写。图1仅示出了在凹槽中设置两个栅极结构，而根据实际需求在凹槽中也可以设置两个以上的栅极结构，只要不影响本发明的目的即可。
在本发明一个优选的实施例中，上述浮栅闪存结构还包括覆盖凹槽内壁的第一氧化层205，临近凹槽内壁的栅极结构和衬底层之间通过第一氧化层205隔离。
在本发明一个优选的实施例中，上述浮栅206和控制栅209的上表面齐平。
在本发明一个优选的实施例中，上述栅极结构还包括第一侧墙结构2071和第二侧墙结构2072，该第一侧墙结构2071覆盖浮栅206的上表面，同时也覆盖上述凹槽位于浮栅206之上的侧壁；第二侧墙结构2072覆盖控制栅209的上表面，同时也覆盖上述ONO层208位于控制栅209之上的侧壁。
在此基础上，进一步的，上述第一侧墙结构2071和第二侧墙结构2072的材质为氮化硅。
在本发明一个优选的实施例中，浮栅闪存结构还包括第二氧化层205，第二氧化层205覆盖第二有源层203、第一侧墙结构2071、第二侧墙结构2072、ONO层208的上表面。
在本发明一个优选的实施例中，上述第一有源层和第二有源层的导电类型均为N型，上述沟道层的导电类型为P型，以形成垂直沟道的浮栅型闪存，从而在不会降低沟道长度以及漏/源的宽度的前提下，有效提高浮栅存储器件的存储密度。
该垂直沟道的浮栅闪存，当漏端加高压时，会在漏端产生热载流子，然后利用控制栅的正压将热载流子拉入浮栅，从而实现器件的写入；当控制栅加较高的负压时，浮栅中的电子将被推出，从而实现器件的擦除功能。
实施例二：
如图15所示，本实施例涉及一种浮栅闪存结构的制备工艺，该方法具体包括如下步骤：
步骤S1，提供一具有第一导电类型的半导体衬底100；优选的，在本发明的实施例中，该半导体衬底100为具有N型导电类型的硅片，如图2所示的结构。
步骤S2，于半导体衬底100上生长一层氧化物以形成第一氧化层101；并向半导体衬底100部分注入第二导电类型的离子以将半导体衬底100分为具有第一导电类型的第一衬底层1001和具有第二导电类型的第二衬底层1002，如图3所示的结构。
在本发明一个优选的实施例中，上述第二导电类型的离子为P型离子。
步骤S3，于第一氧化层101之上形成具有开口的氮化硅层102；在本发明优选的实施例中，于第一氧化层101之上形成具有开口的氮化硅层102的具体工艺为：首先沉积一层氮化硅覆盖第一氧化层101的上表面；其次于该层氮化硅上方旋涂一层光刻胶，并经过曝光和显影工艺，形成具有开口的光阻图形；再次以该具有开口的光阻图形为掩膜进行干法刻蚀工艺，刻蚀该层氮化硅至第一氧化层101的上表面停止形成具有开口的氮化硅层102，如图4所示的结构。
步骤S4，按照从上至下的顺序以氮化硅层102为掩膜依次刻蚀第一氧化层101、第二衬底层1002并停在第一衬底层1001中形成一凹槽，优选的，采用干法刻蚀工艺形成该凹槽，如图5所示的结构。
步骤S5，于凹槽底部形成第二氧化层103，在本发明一个优选的实施例中，于凹槽底部形成第二氧化层103的方法具体为：于上述步骤S4中形成的半导体结构之上沉积氧化物，再用化学机械研磨对该氧化物进行平坦化工艺并停在氮化硅层102上，接着进行氧化物回刻，在凹槽底部留下一定厚度的氧化层，形成该第二氧化层103，在本发明的实施例中，该第二氧化层103的上表面低于第一衬底层1001的上表面，如图6所示的结构。
步骤S6，于凹槽的侧壁生长遂穿氧化层104，生长遂穿氧化层104的工艺可以采用本领域技术人员所熟知的工艺，在此便不予赘述，如图7所示的结构。
步骤S7，于上述步骤S6所形成的半导体结构之上沉积一层多晶硅，并进行化学机械研磨工艺将该层多晶硅研磨至氮化硅层102平面后，进行多晶硅回刻，形成覆盖第二氧化层103上表面的浮栅多晶硅层105，且浮栅多晶硅层105的上表面低于第二衬底层1002的上表面一定厚度(该厚度的具体值可以由本领域技术人员根据实际需求设定)，之后采用湿法刻蚀工艺去除氮化硅层102，如图8所示的结构。
步骤S8，形成分别覆盖上述浮栅多晶硅层105上表面两侧的第一侧墙结构106，以将凹槽暴露的侧壁予以覆盖，在本发明一个优选的实施例中，该第一侧墙结构106的材质为氮化硅，具体的，于上述浮栅多晶硅层105上方沉积氮化硅充满凹槽，之后部分刻蚀氮化硅，形成该第一侧墙结构106；如图9所示的结构。
步骤S9，以上述第一侧墙结构106为阻挡层，刻蚀浮栅多晶硅层105，形成分别位于凹槽两侧的两个浮栅105＇，如图10所示的结构。
步骤S10，于上述两个浮栅105＇之间形成ONO层107，该ONO层107覆盖两个浮栅105＇暴露的侧壁、第一侧墙结构106暴露的侧壁以及第二氧化层103的上表面，由于沉积形成该ONO层107的工艺并非本发明改进的重点，在此便不予赘述，如图11所示的结构。
步骤S11，于凹槽内沉积控制室多晶硅至充满该凹槽，并采用干法刻蚀工艺将该控制室多晶硅回刻至与两个浮栅105＇上表面齐平的位置形成控制室多晶硅层108，即控制室多晶硅层108的上表面与两个浮栅105＇的上表面齐平，均低于第二衬底层1002一定厚度，且浮栅105＇和控制室多晶硅层108通过ONO层107隔离；如图12所示的结构。
步骤S12，形成分别覆盖控制室多晶硅108层两侧上表面的第二侧墙结构109，以将ONO层107暴露的侧壁予以覆盖，形成该第二侧墙结构109的工艺可以参考形成第一侧墙结构106的工艺，在此便不予赘述；如图13所示的结构。
步骤S13，以第二侧墙结构109为掩膜刻蚀控制室多晶硅层108至ONO层107的上表面停止形成两个控制栅108＇；如图14所示的结构。
步骤S14，对部分第二衬底层1002进行离子掺杂以于第二衬底层1002的上部形成具有第一导电类型的第三衬底层10022，即第三衬底层10022与第一衬底层1001的导电类型相同；如图15所示的结构。
步骤S15，继续于形成了第三衬底层10022的半导体结构之上沉积氧化物，并进行平坦化工艺，形成第三氧化层110，以将ONO层107暴露的上表面以及述第一侧墙结构106、第二侧墙结构109的上表面予以覆盖；如图16所示的结构。
在本发明一个优选的实施例中，上述第一氧化层101、第二氧化层103、遂穿氧化层104以及第三氧化层110的材质均为氧化硅。
不难发现，本实施例为与上述浮栅闪存结构的实施例相对应的方法实施例，本实施例可与上述浮栅闪存结构的实施例互相配合实施。上述浮栅闪存结构的实施例中提到的相关技术细节在本实施例中依然有效，为了减少重复，这里不再赘述。相应地，本实施方式中提到的相关技术细节也可应用在上述浮栅闪存结构的实施例中。
综上，本发明提供一种浮栅闪存结构及其制备工艺，包括衬底层，该衬底层包括按照从下至上顺序依次设置的第一有源层、沟道层和第二有源层；还包括贯穿第二有源层、沟道层并延伸至第一有源层中的凹槽以及设置于凹槽中的至少两个包括浮栅和控制栅的栅极结构，且该栅极结构的一端部延伸至第一有源层中，另一端部临近第二有源层设置，以于沟道层中形成垂直沟道；且每个栅极结构均用于构成一个存储单元，从而在不会降低沟道长度以及漏/源的宽度的前提下，有效提高浮栅存储器件的存储密度，且由于一个控制栅控制一个存储单元，使得每个存储单元均可单独进行擦写。
本领域技术人员应该理解，本领域技术人员在结合现有技术以及上述实施例可以实现变化例，在此不做赘述。这样的变化例并不影响本发明的实质内容，在此不予赘述。
以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (12)
1.一种浮栅闪存结构，其特征在于，包括：
衬底层，包括按照从下至上顺序依次设置的第一有源层、沟道层和第二有源层；
凹槽，贯穿所述第二有源层、所述沟道层并延伸至所述第一有源层中；
栅极结构，设置于所述凹槽中，且所述栅极结构的一端部延伸至所述第一有源层中，所述栅极结构的另一端部临近所述第二有源层设置，以于所述沟道层中形成垂直沟道；
其中，所述栅极结构包括浮栅、控制栅和ONO层，且所述浮栅垂直于所述沟道层延伸的方向贯穿所述沟道层并延伸至所述第一有源层之中，所述控制栅与所述浮栅平行设置且贯穿所述沟道层，所述ONO层位于所述浮栅与所述控制栅之间，以将所述浮栅与所述控制栅予以隔离。
2.如权利要求1所述的浮栅闪存结构，其特征在于，临近所述凹槽的侧壁在所述凹槽中设置有至少两个所述栅极结构，且每个所述栅极结构均用于构成一个存储单元；以及
位于同一凹槽中所有的所述栅极结构中的ONO层为同一膜层结构。
3.如权利要求1所述的浮栅闪存结构，其特征在于，所述浮栅闪存结构还包括覆盖所述凹槽内壁的第一氧化层，临近所述凹槽内壁的所述栅极结构和所述衬底层之间通过所述第一氧化层隔离。
4.如权利要求1所述的浮栅闪存结构，其特征在于，所述第一有源层和第二有源层的导电类型均为N型，所述沟道层的导电类型为P型。
5.如权利要求1所述的浮栅闪存结构，其特征在于，所述栅极结构中，所述浮栅和所述控制栅的上表面齐平。
6.如权利要求1所述的浮栅闪存结构，其特征在于，所述浮栅闪存结构还包括第一侧墙结构和第二侧墙结构；
其中，所述第一侧墙结构覆盖所述浮栅的上表面；
所述第二侧墙结构覆盖所述控制栅的上表面。
7.如权利要求1所述的浮栅闪存结构，其特征在于，所述浮栅闪存结构还包括第二氧化层，所述第二氧化层覆盖所述第二有源层、所述第一侧墙结构、所述第二侧墙结构以及所述ONO层的上表面。
8.一种浮栅闪存结构的制备工艺，其特征在于，包括如下步骤：
提供一具有凹槽的半导体结构，所述半导体结构包括按照从下至上的顺序依次设置的具有第一导电类型的第一衬底层、具有第二导电类型的第二衬底层、第一氧化层以及位于所述凹槽底部的第二氧化层；
于所述凹槽的侧壁生长遂穿氧化层，并于所述第二氧化层之上形成浮栅多晶硅层，且所述浮栅多晶硅层的上表面低于所述第二衬底层的上表面；
于所述浮栅多晶硅层上表面形成具有开口的第一侧墙结构；
以所述第一侧墙结构为掩膜刻蚀所述浮栅多晶硅层至所述第二氧化层的上表面停止形成至少两个浮栅；
于相邻的所述浮栅之间形成ONO层以及控制室多晶硅层，且所述浮栅和相邻的所述控制室多晶硅层通过所述ONO层隔离；
于所述控制室多晶硅层的两侧上表面形成具有开口的第二侧墙结构；
以所述第二侧墙结构为掩膜刻蚀所述控制室多晶硅层至所述ONO层的上表面停止，以于相邻的所述浮栅之间形成两个控制栅；
进行离子掺杂以于所述第二衬底层的上部形成具有第一导电类型的第三衬底层。
9.如权利要求8所述的浮栅闪存结构的制备工艺，其特征在于，所述半导体结构还包括覆盖所述第一氧化层上表面的氮化硅层。
10.如权利要求9所述的浮栅闪存结构的制备工艺，其特征在于，形成所述半导体结构的方法包括如下步骤：
提供一具有第一导电类型的半导体衬底；
于所述半导体衬底上生长一层氧化物形成所述第一氧化层；
向所述半导体衬底部分注入第二导电类型的离子以将所述半导体衬底分为所述第一衬底层和所述第二衬底层；
于所述第一氧化层之上形成具有开口的氮化硅层；
按照从上至下的顺序以所述氮化硅层为掩膜依次刻蚀所述第一氧化层、所述第二衬底层并停在所述第一衬底层中形成所述凹槽；
于所述凹槽底部形成所述第二氧化层。
11.如权利要求8-10任一项所述的浮栅闪存结构的制备工艺，其特征在于，所述第一导电类型均为N型，所述第二导电类型为P型。
12.如权利要求8所述的浮栅闪存结构的制备工艺，其特征在于，在形成所述第三衬底层之后，所述方法还包括：继续沉积氧化物，以将所述ONO层暴露的上表面以及所述第一侧墙结构、第二侧墙结构的上表面予以覆盖。
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