TW201411849A - 半導體裝置及半導體裝置的製造方法 - Google Patents

半導體裝置及半導體裝置的製造方法 Download PDF

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Fujio Masuoka
Hiroki Nakamura
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Unisantis Elect Singapore Pte
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Abstract

於半導體裝置中，配置有：柱狀矽層(121)，自矽基板(101)側依序形成有第1擴散層(156)、通道區域(211)、第2擴散層(150)；浮動閘極(133、134)，之間夾著柱狀矽層，且沿著對稱的2個方向分別配置；以及控制閘極線(147)，之間夾著柱狀矽層，且沿著上述2個方向以外的彼此對稱的2個方向而配置。於柱狀矽層與浮動閘極之間形成有隧道絕緣膜(127)。控制閘極線是隔著多晶矽層間絕緣膜(145)而以包圍浮動閘極及柱狀矽層的方式來配置。

Description

半導體裝置及半導體裝置的製造方法
本發明是有關於一種半導體裝置及半導體裝置的製造方法。
提出有一種快閃記憶體(flash memory)，其包含記憶體單元(memory cell)，上述記憶體單元能藉由基板上的小的佔有面積而加大浮動閘極(floating gate)與控制閘極(control gate)之間的電容，且具有優異的寫入、擦除效率，並且上述記憶體單元具有在形成於半導體基板表面上的柱狀半導體層的側壁上以圍繞柱狀半導體層的方式而形成的浮動閘極及控制閘極(例如，參照專利文獻1)。
此種浮動閘極圍繞柱狀半導體層的結構中，由於控制閘極圍繞著浮動閘極，因此控制閘極線的寬度變大，在設成記憶體單元陣列(memory cell array)時，控制閘極線的間隔變小。因此，控制閘極線間的電容增大。另一方面，若擴大控制閘極線間的距離，積體度(degree of integration)將下降。
而且，為了加大浮動閘極與控制閘極之間的電容，提出有三控制閘極環繞閘極電晶體(Tri-Control Gate Surrounding Gate Transistor，TCG-SGT)快閃記憶體單元(Flash Memory Cell)(例如，參照非專利文獻1)。
上述TCG-SGT快閃記憶體單元中，具有控制閘極將浮動閘極的側面覆蓋、且將浮動閘極的上表面與下表面覆蓋的結構，因此可加大浮動閘極與控制閘極之間的電容，寫入、擦除變得容易。然而，製造此種控制閘極將浮動閘極的上表面與下表面覆蓋的結構並不容易。
而且，為了降低閘極配線與基板間的寄生電容，於先前的金屬氧化物半導體(Metal Oxide Semiconductor，MOS)電晶體中，使用第1絕緣膜。例如於鰭式場效電晶體(Fin Field-Effect Transistor，FinFET)(例如，參照非專利文獻2)中，對在1個鰭(fin)狀半導體層的周圍所形成的第1絕緣膜進行回蝕(etch back)，而使鰭狀半導體層露出，從而降低閘極配線與基板間的寄生電容。於環繞閘極電晶體(Surrounding Gate Transistor，SGT)快閃記憶體單元中，為了降低閘極配線與基板間的寄生電容，使用此種第1絕緣膜亦有效。然而，於SGT快閃記憶體單元中，除了鰭狀半導體層以外，還需要用於形成柱狀半導體層的方法。
現有技術文獻
專利文獻
專利文獻1：日本專利特開平8-148587號公報
非專利文獻
非專利文獻1：Takuya Ohba,Hiroki Nakamura,Hiroshi Sakuraba,Fujio Masuoka,“一種用於快閃記憶體的新穎的三控制閘極環繞閘極電晶體(TCG-SGT)非揮發性記憶體單元(A novel tri-control gate surrounding gate transistor (TCG-SGT) nonvolatile memory cell for flash memory)”，固態電子學(Solid-State Electronics), Vol.50, NO.6, pp.924-928, 2006年6月
非專利文獻2：具有先進高介電常數/金屬閘極設計的高效能22/20奈米鰭式場效電晶體CMOS元件(High performance 22/20 nm FinFET CMOS devices with advanced high-K/metal gate scheme), IEDM2010 CC.Wu等人，27.1.1-27.1.4.
本發明是有鑒於上述情況而完成，其目的在於提供一種可降低控制閘極線間的電容、且實現了高積體化的半導體裝置。
本發明的第1觀點的半導體裝置的特徵在於包括：柱狀半導體層，於基板上依序形成有第1擴散層、通道(channel)區域、第2擴散層；浮動閘極，之間夾著上述柱狀半導體層，且沿著彼此對稱的2個方向分別延伸；控制閘極線，之間夾著上述柱狀半導體層，且沿著上述2個方向以外的彼此對稱的2個方向延伸；以及 隧道絕緣膜(tunnel insulating film)，形成於上述柱狀半導體層與上述浮動閘極之間，上述控制閘極線是隔著多晶矽層間絕緣膜(inter-poly insulating film)而以包圍上述浮動閘極及上述柱狀半導體層的方式而配置於上述柱狀半導體層上。
較佳的是，相對於上述控制閘極線延伸的方向而正交的方向上的上述浮動閘極的寬度，是與上述正交方向上的上述柱狀半導體的寬度相等。
較佳的是，上述浮動閘極的3個側壁由上述控制閘極線所包圍。
較佳的是，本發明的半導體裝置包括在上部形成有上述第1擴散層的鰭狀半導體層，上述控制閘極線延伸的方向上的上述柱狀半導體層的寬度是與上述鰭狀半導體層的寬度相等，上述鰭狀半導體層延伸的方向相對於上述控制閘極線延伸的方向而垂直。
本發明的第2觀點的半導體裝置的製造方法的特徵在於包括：第1步驟，於矽基板上形成鰭狀矽層，於上述鰭狀矽層的周圍形成第1絕緣膜；以及第2步驟，於上述第1步驟之後，於上述鰭狀矽層的周圍形成隧道絕緣膜，在上述隧道絕緣膜的周圍使第1多晶矽膜成膜，對上述第1多晶矽膜進行蝕刻，而使上述第1多晶矽膜殘存於上述鰭狀矽層的側壁上，在相對於上述鰭狀矽層延伸的方向而垂直 的方向上形成第1抗蝕層(resist)，並且對上述鰭狀矽層及上述第1多晶矽膜進行蝕刻，從而形成柱狀矽層與浮動閘極，上述浮動閘極之間夾著上述柱狀矽層而分別配置於彼此對稱的2個方向上；並且，使上述浮動閘極的寬度與上述柱狀矽層的寬度相等。
較佳的是，本發明的半導體裝置的製造方法更包括：第3步驟，於上述第2步驟之後，堆積多晶矽層間絕緣膜，於上述多晶矽層間絕緣膜的周圍使第2多晶矽膜成膜，對上述第2多晶矽膜進行蝕刻，從而使上述第2多晶矽膜殘存於上述浮動閘極及上述柱狀矽層的側壁，而形成控制閘極線。
較佳的是，本發明的半導體裝置的製造方法更包括：第4步驟，於上述第3步驟之後，使第2抗蝕層成膜，對上述第2抗蝕層進行回蝕，使上述控制閘極線的上部露出，並藉由蝕刻來去除露出的上述控制閘極線的上部。
根據本發明，能提供一種可降低控制閘極線間的電容，且實現了高積體化的半導體裝置。
101‧‧‧矽基板
102、103、104‧‧‧第1抗蝕層
105、106、107‧‧‧鰭狀矽層
108‧‧‧第1絕緣膜
109、110、111、127、128、129、130、131、132、204、205‧‧‧隧道絕緣膜
112、113、114、115、116、117、118‧‧‧第1多晶矽膜
119、120‧‧‧第2抗蝕層
121、122、123、124、125、126‧‧‧柱狀矽層
133、134、135、136、137、138、139、140、141、142、143、144、206、207‧‧‧浮動閘極
145、208‧‧‧多晶矽層間絕緣膜
146‧‧‧第2多晶矽膜
147、148、209‧‧‧控制閘極線
149‧‧‧第3抗蝕層
150、151、152、153、154、155、202‧‧‧第2擴散層
156、157、158、203‧‧‧第1擴散層
159‧‧‧層間絕緣膜
160‧‧‧第4抗蝕層
161、162、163、164、165、166‧‧‧接觸孔
167、168、169、170、171、172‧‧‧接觸部
173‧‧‧金屬
174、175、176‧‧‧第5抗蝕層
177、178、179‧‧‧位元線
201‧‧‧柱狀半導體層
210、211、212、213、215‧‧‧通道區域
圖1是本發明的實施方式的半導體裝置的立體圖。
圖2(A)是本發明的實施方式的半導體裝置的平面圖，圖2(B)是圖2(A)的X-X'線上的剖面圖，圖2(C)是圖2(A)的Y-Y'線上的剖面圖。
圖3(A)是本發明的實施方式的半導體裝置的平面圖，圖3(B)是圖3(A)的X-X'線上的剖面圖，圖3(C)是圖3(A)的Y-Y'線上的剖面圖。
圖4(A)是本發明的實施方式的半導體裝置的平面圖，圖4(B)是圖4(A)的X-X'線上的剖面圖，圖4(C)是圖4(A)的Y-Y'線上的剖面圖。
圖5(A)是本發明的實施方式的半導體裝置的平面圖，圖5(B)是圖5(A)的X-X'線上的剖面圖，圖5(C)是圖5(A)的Y-Y'線上的剖面圖。
圖6(A)是本發明的實施方式的半導體裝置的平面圖，圖6(B)是圖6(A)的X-X'線上的剖面圖，圖6(C)是圖6(A)的Y-Y'線上的剖面圖。
圖7(A)是本發明的實施方式的半導體裝置的平面圖，圖7(B)是圖7(A)的X-X'線上的剖面圖，圖7(C)是圖7(A)的Y-Y'線上的剖面圖。
圖8(A)是本發明的實施方式的半導體裝置的平面圖，圖8(B)是圖8(A)的X-X'線上的剖面圖，圖8(C)是圖8(A)的Y-Y'線上的剖面圖。
圖9(A)是本發明的實施方式的半導體裝置的平面圖，圖9(B)是圖9(A)的X-X'線上的剖面圖，圖9(C)是圖9(A)的Y-Y'線上的剖面圖。
圖10(A)是本發明的實施方式的半導體裝置的平面圖，圖 10(B)是圖10(A)的X-X'線上的剖面圖，圖10(C)是圖10(A)的Y-Y'線上的剖面圖。
圖11(A)是本發明的實施方式的半導體裝置的平面圖，圖11(B)是圖11(A)的X-X'線上的剖面圖，圖11(C)是圖11(A)的Y-Y'線上的剖面圖。
圖12(A)是本發明的實施方式的半導體裝置的平面圖，圖12(B)是圖12(A)的X-X'線上的剖面圖，圖12(C)是圖12(A)的Y-Y'線上的剖面圖。
圖13(A)是本發明的實施方式的半導體裝置的平面圖，圖13(B)是圖13(A)的X-X'線上的剖面圖，圖13(C)是圖13(A)的Y-Y'線上的剖面圖。
圖14(A)是本發明的實施方式的半導體裝置的平面圖，圖14(B)是圖14(A)的X-X'線上的剖面圖，圖14(C)是圖14(A)的Y-Y'線上的剖面圖。
圖15(A)是本發明的實施方式的半導體裝置的平面圖，圖15(B)是圖15(A)的X-X'線上的剖面圖，圖15(C)是圖15(A)的Y-Y'線上的剖面圖。
圖16(A)是本發明的實施方式的半導體裝置的平面圖，圖16(B)是圖16(A)的X-X'線上的剖面圖，圖16(C)是圖16(A)的Y-Y'線上的剖面圖。
圖17(A)是本發明的實施方式的半導體裝置的平面圖，圖17(B)是圖17(A)的X-X'線上的剖面圖，圖17(C)是圖17 (A)的Y-Y'線上的剖面圖。
圖18(A)是本發明的實施方式的半導體裝置的平面圖，圖18(B)是圖18(A)的X-X'線上的剖面圖，圖18(C)是圖18(A)的Y-Y'線上的剖面圖。
圖19(A)是本發明的實施方式的半導體裝置的平面圖，圖19(B)是圖19(A)的X-X'線上的剖面圖，圖19(C)是圖19(A)的Y-Y'線上的剖面圖。
圖20(A)是本發明的實施方式的半導體裝置的平面圖，圖20(B)是圖20(A)的X-X'線上的剖面圖，圖20(C)是圖20(A)的Y-Y'線上的剖面圖。
圖21(A)是本發明的實施方式的半導體裝置的平面圖，圖21(B)是圖21(A)的X-X'線上的剖面圖，圖21(C)是圖21(A)的Y-Y'線上的剖面圖。
圖22(A)是本發明的實施方式的半導體裝置的平面圖，圖22(B)是圖22(A)的X-X'線上的剖面圖，圖22(C)是圖22(A)的Y-Y'線上的剖面圖。
圖23(A)是本發明的實施方式的半導體裝置的平面圖，圖23(B)是圖23(A)的X-X'線上的剖面圖，圖23(C)是圖23(A)的Y-Y'線上的剖面圖。
圖24(A)是本發明的實施方式的半導體裝置的平面圖，圖24(B)是圖24(A)的X-X'線上的剖面圖，圖24(C)是圖24(A)的Y-Y'線上的剖面圖。
圖25(A)是本發明的實施方式的半導體裝置的平面圖，圖25(B)是圖25(A)的X-X'線上的剖面圖，圖25(C)是圖25(A)的Y-Y'線上的剖面圖。
圖26(A)是本發明的實施方式的半導體裝置的平面圖，圖26(B)是圖26(A)的X-X'線上的剖面圖，圖26(C)是圖26(A)的Y-Y'線上的剖面圖。
圖27(A)是本發明的實施方式的半導體裝置的平面圖，圖27(B)是圖27(A)的X-X'線上的剖面圖，圖27(C)是圖27(A)的Y-Y'線上的剖面圖。
以下，參照附圖來說明本發明的實施方式的半導體裝置。另外，本發明的範圍並不受以下所示的實施方式所限定。
如圖1所示，本實施方式的半導體裝置具備四稜柱狀的柱狀半導體層201，上述柱狀半導體層201自基板側依序形成有第1擴散層203、通道區域210及第2擴散層202，且沿上下方向(Z軸方向)延伸。之間夾著柱狀半導體層201，沿著彼此對稱的2個方向(以柱狀半導體層201為中心而配置的、沿著Z軸而彼此平行的2條直線)，而分別配置有浮動閘極206、207。之間夾著柱狀半導體層201，沿著其他的彼此對稱的2個方向(以柱狀半導體層201為中心而配置的、沿著Y軸而彼此平行的2條直線)，而配置有控制閘極線209。於柱狀半導體層201與浮動閘極206、207之間，分別配置有隧道絕緣膜204、205。在隔著多晶矽層間絕緣 膜208的狀態下，於浮動閘極206、207及柱狀半導體層201的外周，配置有沿Y軸延伸的控制閘極線209。
本實施方式的半導體裝置是之間夾著柱狀半導體層201，沿著彼此對稱的2個方向(以柱狀半導體層201為中心而配置的、沿著Z軸而彼此平行的2條直線)，而分別配置有浮動閘極206、207，且之間夾著柱狀半導體層201，沿著其他的彼此對稱的2個方向(以柱狀半導體層201為中心而配置的、沿著Y軸而彼此平行的2條直線)，而配置有控制閘極線209。因此，本實施方式的半導體裝置是在與控制閘極線209延伸的Y軸方向正交的剖面(XZ平面)上，包含有柱狀半導體層201與控制閘極線209。若為此種結構，則於X軸方向上不存在浮動閘極206、207及隧道絕緣膜204、205，因此可擴大彼此在X軸方向上鄰接的控制閘極線209間的間隔，並且可降低控制閘極線209間的電容。其結果，可實現高積體的記憶體單元陣列。
本實施方式的半導體裝置中，相對於控制閘極線209延伸的Y軸方向而正交的X軸方向上的浮動閘極206、207的寬度，是與相對於控制閘極線209延伸的Y軸方向而正交的X軸方向上的柱狀半導體層201的寬度相等。因此，可利用同一步驟來形成柱狀半導體層201與浮動閘極206、207。
相對於控制閘極線209延伸的Y軸方向而正交的X軸方向上的浮動閘極206、207的寬度，是與相對於控制閘極線209延伸的Y軸方向而正交的X軸方向上的柱狀半導體層201的寬度 相等，因此浮動閘極206、207在其3個側壁上是由控制閘極線209所包圍。因此，可在浮動閘極206、207與控制閘極線209之間確保大的電容。
圖2(A)、圖2(B)、圖2(C)表示本發明的實施方式的半導體裝置。將圖1所示的記憶體單元配置於行列(棋盤狀的矩陣(matrix))上。
如圖2(A)、圖2(B)、圖2(C)所示，於矽基板101上，形成著周圍形成有第1絕緣膜108的鰭狀矽層105、106、107。第1絕緣膜108介隔在控制閘極線147、148與基板101之間，藉此，控制閘極線147、148與基板101之間的電容得以降低。於鰭狀矽層105、106、107的上部，以沿X軸(參照圖1，以下的各圖3(A)、圖3(B)、圖3(C)~圖27(A)、圖27(B)、圖27(C)中同樣)延伸的方式，而形成有成為源極(source)線的第1擴散層156、157、158。於鰭狀矽層105、106、107上，以沿Z軸(參照圖1，以下的各圖3(A)、圖3(B)、圖3(C)~圖27(A)、圖27(B)、圖27(C)中同樣)延伸的方式，而形成有柱狀矽層121、122、123、124、125、126。而且，控制閘極線147、148是以沿Y軸(參照圖1，以下的各圖3(A)、圖3(B)、圖3(C)~圖27(A)、圖27(B)、圖27(C)中同樣)延伸的方式而形成。
參照圖2(A)、圖2(B)、圖2(C)，於第一行第一列的記憶體單元中，配置有：柱狀矽層121，自基板側101依序形成有第1擴散層156、通道區域211、第2擴散層150；以及浮動閘 極133、134，夾著柱狀矽層121而沿著彼此對稱的2個方向(以柱狀半導體層201為中心而配置的、沿著Z軸而彼此平行的2條直線)分別形成。沿著其他的彼此對稱的2個方向(以柱狀半導體層201為中心而配置的、沿著Y軸而彼此平行的2條直線)，而配置有控制閘極線147。於柱狀矽層121與浮動閘極133、134之間，配置有隧道絕緣膜127。在隔著多晶矽層間絕緣膜145的狀態下，於浮動閘極133、134及柱狀矽層121的外周，配置有沿Y軸延伸的控制閘極線147。
而且，參照圖2(A)、圖2(B)、圖2(C)，於第一行第二列的記憶體單元中，配置有：柱狀矽層122，自基板側101依序形成有第1擴散層157、通道區域212、第2擴散層151；以及浮動閘極135、136，夾著柱狀矽層122而沿著彼此對稱的2個方向(以柱狀半導體層201為中心而配置的、沿著Z軸而彼此平行的2條直線)分別形成。沿著其他的彼此對稱的2個方向(以柱狀半導體層201為中心而配置的、沿著Y軸而彼此平行的2條直線)，而配置有控制閘極線147。於柱狀矽層122與浮動閘極135、136之間，配置有隧道絕緣膜128。在隔著多晶矽層間絕緣膜145的狀態下，於浮動閘極135、136及柱狀矽層122的外周，配置有沿Y軸延伸的控制閘極線147。
而且，參照圖2(A)、圖2(B)、圖2(C)，於第一行第三列的記憶體單元中，配置有：柱狀矽層123，自基板側101依序形成有第1擴散層158、通道區域213、第2擴散層152；以 及浮動閘極137、138，之間夾著柱狀矽層123，而沿著彼此對稱的2個方向(以柱狀半導體層201為中心而配置的、沿著Z軸而彼此平行的2條直線)分別形成。沿著其他的彼此對稱的2個方向(以柱狀半導體層201為中心而配置的、沿著Y軸而彼此平行的2條直線)，而配置有控制閘極線147。於柱狀矽層123與浮動閘極137、138之間，配置有隧道絕緣膜129。在隔著多晶矽層間絕緣膜145的狀態下，於浮動閘極137、138及柱狀矽層123的外周，配置有沿Y軸延伸的控制閘極線147。
參照圖2(A)、圖2(B)、圖2(C)，於第二行第一列的記憶體單元中，配置有：柱狀矽層124，自基板側101依序形成有第1擴散層156、通道區域、第2擴散層153；以及浮動閘極139、140，之間夾著上述柱狀矽層124，而沿著彼此對稱的2個方向(以柱狀半導體層201為中心而配置的、沿著Z軸而彼此平行的2條直線)分別形成。沿著其他的彼此對稱的2個方向(以柱狀半導體層201為中心而配置的、沿著Y軸而彼此平行的2條直線)，而配置有控制閘極線148。於柱狀矽層124與浮動閘極139、140之間，配置有隧道絕緣膜130。在隔著多晶矽層間絕緣膜145的狀態下，於浮動閘極139、140及柱狀矽層124的外周，配置有沿Y軸延伸的控制閘極線148。
參照圖2(A)、圖2(B)、圖2(C)，於第二行第二列的記憶體單元中，配置有：柱狀矽層125，自矽基板101側依序形成有第1擴散層157、通道區域215、第2擴散層154；以及浮動 閘極141、142，之間夾著柱狀矽層125，而沿著彼此對稱的2個方向(以柱狀半導體層201為中心而配置的、沿著Z軸而彼此平行的2條直線)分別形成。沿著其他的彼此對稱的2個方向(以柱狀半導體層201為中心而配置的、沿著Y軸而彼此平行的2條直線)，而配置有控制閘極線148。於柱狀矽層125與浮動閘極141、142之間，配置有隧道絕緣膜131。在隔著多晶矽層間絕緣膜145的狀態下，於浮動閘極141、142及柱狀矽層125的外周，配置有沿Y軸延伸的控制閘極線148。
參照圖2(A)、圖2(B)、圖2(C)，於第二行第三列的記憶體單元中，配置有：柱狀矽層126，自基板側101依序形成有第1擴散層158、通道區域、第2擴散層155；以及浮動閘極143、144，之間夾著柱狀矽層126，而沿著彼此對稱的2個方向(以柱狀半導體層201為中心而配置的、沿著Z軸而彼此平行的2條直線)分別形成。沿著其他的彼此對稱的2個方向(以柱狀半導體層201為中心而配置的、沿著Y軸而彼此平行的2條直線)，而配置有控制閘極線148。於柱狀矽層126與浮動閘極143、144之間，配置有隧道絕緣膜132。在隔著多晶矽層間絕緣膜145的狀態下，於浮動閘極143、144及柱狀矽層126的外周，配置有沿Y軸延伸的控制閘極線148。
控制閘極線147、148延伸的Y軸方向上的柱狀矽層121、122、123、124、125、126的寬度，是與鰭狀矽層105、106、107的寬度相等。鰭狀矽層105、106、107延伸的X軸方向，是 相對於控制閘極線147、148延伸的Y軸方向而垂直，因此可藉由2個正交的線狀的罩幕(mask)來形成鰭狀矽層105、106、107、柱狀矽層121、122、123、124、125、126、浮動閘極133、134、135、136、137、138、139、140、141、142、143、144及控制閘極線147、148。之間夾著柱狀矽層121、122、123、124、125、126，沿著對稱的2個方向(以柱狀半導體層201為中心而配置的、沿著Z軸而彼此平行的2條直線)，而分別配置有浮動閘極133、134、135、136、137、138、139、140、141、142、143、144。之間夾著柱狀矽層121、122、123、124、125、126，沿著上述2個方向以外的彼此對稱的2個方向(以柱狀半導體層201為中心而配置的、沿著Y軸而彼此平行的2條直線)，而配置有控制閘極線147、148，因此可自對準(self alignment)地形成控制閘極線147、148。
即，本實施方式中，於控制閘極線147、148延伸的Y軸方向上，在柱狀矽層121、122、123、124、125、126之間，配置有浮動閘極133、134、135、136、137、138、139、140、141、142、143、144。因此，若堆積用於形成控制閘極線147、148的第2多晶矽膜146(導電膜)，則浮動閘極133、134、135、136、137、138、139、140、141、142、143、144之間會被第2多晶矽膜146所填埋，另一方面，沿著相對於Y軸方向而垂直的X軸方向延伸的柱狀矽層121、122、123、124、125、126之間不會被第2多晶矽膜146填埋(參照圖13(A)、圖13(B)、圖13(C)、 圖14(A)、圖14(B)、圖14(C))。因此，若對第2多晶矽膜146進行蝕刻而使上述第2多晶矽膜146呈側牆(side wall)狀地殘存於柱狀矽層121、122、123、124、125、126的側壁上，則控制閘極線147、148將沿著Y軸方向而連續，另一方面，在相對於Y軸方向而垂直的X軸方向上，控制閘極線147、148則彼此分離(參照圖13(A)、圖13(B)、圖13(C)、圖14(A)、圖14(B)、圖14(C))。
因此，根據本實施方式的半導體裝置，既可削減製造步驟數，又可實現半導體裝置的高積體化。
以下，參照圖3(A)、圖3(B)、圖3(C)~圖27(A)、圖27(B)、圖27(C)來說明本發明的實施方式的半導體裝置的製造步驟。
首先，參照圖3(A)、圖3(B)、圖3(C)~圖7(A)、圖7(B)、圖7(C)，示出本實施方式的半導體裝置的製造步驟中的第1步驟。
詳細而言，首先，於矽基板上形成鰭狀矽層105、106、107，於鰭狀矽層105、106、107的周圍形成第一絕緣膜108。
詳細而言，首先，如圖3(A)、圖3(B)、圖3(C)所示，於矽基板101上，形成用於形成鰭狀矽層105、106、107的第1抗蝕層102、103、104。
繼而，如圖4(A)、圖4(B)、圖4(C)所示，對矽基板101進行蝕刻，以形成鰭狀矽層105、106、107。此次是將抗蝕 層作為罩幕來形成鰭狀矽層105、106、107，但亦可使用氧化膜或氮化膜之類的硬式罩幕(hard mask)。
繼而，如圖5(A)、圖5(B)、圖5(C)所示，去除第1抗蝕層102、103、104。
繼而，如圖6(A)、圖6(B)、圖6(C)所示，於鰭狀矽層105、106、107的周圍，堆積第1絕緣膜108。作為第1絕緣膜108，亦可使用藉由高密度電漿(plasma)所形成的氧化膜或藉由低壓化學氣相堆積所形成的氧化膜。
繼而，如圖7(A)、圖7(B)、圖7(C)所示，對第1絕緣膜108進行回蝕，使鰭狀矽層105、106、107的上部露出。
藉由以上內容，示出了本實施方式的半導體裝置的製造步驟中的第1步驟，即：參照圖3(A)、圖3(B)、圖3(C)~圖7(A)、圖7(B)、圖7(C)，於矽基板101上形成鰭狀矽層105、106、107，於鰭狀矽層105、106、107的周圍形成第一絕緣膜108。
接下來，參照圖8(A)、圖8(B)、圖8(C)~圖12(A)、圖12(B)、圖12(C)，示出本實施方式的半導體裝置的製造步驟中的第2步驟。
上述第2步驟中，於鰭狀矽層105、106、107的周圍形成隧道絕緣膜109、110、111，於隧道絕緣膜109、110、111的周圍使第1多晶矽膜112成膜。繼而，對第1多晶矽膜112進行蝕刻，使上述第1多晶矽膜112殘存於鰭狀矽層105、106、107的側壁。 繼而，以沿相對於鰭狀矽層105、106、107延伸的X軸方向而垂直的Y軸方向延伸的方式，形成第2抗蝕層119、120，上述第2抗蝕層119、120用於形成浮動閘極133、134、135、136、137、138與柱狀矽層121、122、123。繼而，對鰭狀矽層105、106、107與第1多晶矽膜112進行蝕刻。藉此，形成柱狀矽層121、122、123與浮動閘極133、134、135、136、137、138。
詳細而言，首先，如圖8(A)、圖8(B)、圖8(C)所示，於鰭狀矽層105、106、107的周圍，形成隧道絕緣膜109、110、111，於隧道絕緣膜109、110、111的周圍使第1多晶矽膜112成膜。
繼而，如圖9(A)、圖9(B)、圖9(C)所示，對於第1多晶矽膜112，以第1多晶矽膜112的一部分殘存於鰭狀矽層105、106、107的側壁的方式，對上述第1多晶矽膜112進行蝕刻。藉此，於鰭狀矽層105、106、107的側壁形成側牆狀的第1多晶矽膜113、114、115、116、117、118。
繼而，如圖10(A)、圖10(B)、圖10(C)所示，以沿相對於鰭狀矽層105、106、107延伸的X軸方向而正交的Y軸方向延伸的方式，形成第2抗蝕層119、120，上述第2抗蝕層119、120用於形成浮動閘極133、134、135、136、137、138、139、140、141、142、143、144及柱狀矽層121、122、123、124、125、126。
繼而，如圖11(A)、圖11(B)、圖11(C)所示，對鰭狀矽層105、106、107與第1多晶矽膜113、114、115、116、 117、118進行蝕刻，藉此形成柱狀矽層121、122、123、124、125、126與浮動閘極133、134、135、136、137、138、139、140、141、142、143、144。此時，隧道絕緣膜109、110、111因蝕刻而彼此分離，形成隧道絕緣膜127、128、129、130、131、132。
繼而，如圖12(A)、圖12(B)、圖12(C)所示，剝離第2抗蝕層119、120。
藉由以上內容，示出了本實施方式的半導體裝置的製造步驟中的第2步驟。即，上述第2步驟中，如圖3(A)、圖3(B)、圖3(C)~圖12(A)、圖12(B)、圖12(C)所示，於鰭狀矽層105、106、107的周圍形成隧道絕緣膜109、110、111，於隧道絕緣膜109、110、111的周圍使第1多晶矽膜112成膜。繼而，對第1多晶矽膜112進行蝕刻，使上述第1多晶矽膜112殘存於鰭狀矽層105、106、107的側壁，且以沿相對於鰭狀矽層105、106、107延伸的X軸方向而垂直的Y軸方向延伸的方式，形成第2抗蝕層119、120，上述第2抗蝕層119、120用於形成浮動閘極133、134、135、136、137、138與柱狀矽層121、122、123。繼而，對鰭狀矽層105、106、107與第1多晶矽膜113、114、115、116、117、118進行蝕刻，藉此形成柱狀矽層121、122、123與浮動閘極133、134、135、136、137、138。
如上所述，根據本實施方式，浮動閘極133、134、135、136、137、138的寬度是與柱狀矽層121、122、123的寬度相等(參照圖12(A)、圖12(B)、圖12(C))。因此，藉由僅使用彼此正 交的線狀的罩幕，可形成鰭狀矽層105、106、107、柱狀矽層121、122、123與浮動閘極133、134、135、136、137、138。
接下來，參照圖13(A)、圖13(B)、圖13(C)~圖14(A)、圖14(B)、圖14(C)，示出本實施方式的半導體裝置的製造步驟中的第3步驟。上述第3步驟中，堆積多晶矽層間絕緣膜145，並對在多晶矽層間絕緣膜145的周圍成膜的第2多晶矽膜146進行蝕刻，藉此，使上述第2多晶矽膜146殘存於浮動閘極133、134、135、136、137、138及柱狀矽層121、122、123的側壁，而形成控制閘極線147、148。
詳細而言，首先，如圖13(A)、圖13(B)、圖13(C)所示，以覆蓋隧道絕緣膜127、128、129、130、131、132的方式，堆積多晶矽層間絕緣膜145，於多晶矽層間絕緣膜145的周圍使第2多晶矽膜146成膜。
繼而，如圖14(A)、圖14(B)、圖14(C)所示，對第2多晶矽膜146進行蝕刻，使上述第2多晶矽膜146殘存於浮動閘極133、134、135、136、137、138、139、140、141、142、143、144及柱狀矽層121、122、123、124、125、126的側壁，而形成控制閘極線147、148。
藉由以上步驟，堆積多晶矽層間絕緣膜145，於多晶矽層間絕緣膜145的周圍使第2多晶矽膜146成膜。接下來，對第2多晶矽膜146進行蝕刻，藉此，使上述第2多晶矽膜146殘存於浮動閘極133、134、135、136、137、138、139、140、141、142、 143、144及柱狀矽層121、122、123、124、125、126的側壁。其結果，形成控制閘極線147、148。
如上所述，藉由使用2個正交的線狀的罩幕，可形成鰭狀矽層105、106、107、柱狀矽層121、122、123、浮動閘極133、134、135、136、137、138及控制閘極線147、148。之間夾著柱狀矽層121、122、123，沿著彼此對稱的2個方向(以柱狀半導體層201為中心而配置的、沿著Z軸而彼此平行的2條直線)，而分別配置浮動閘極133、134、135、136、137、138；之間夾著柱狀矽層121、122、123，沿著上述2個方向以外的彼此對稱的2個方向(以柱狀半導體層201為中心而配置的、沿著Y軸而彼此平行的2條直線)，而配置控制閘極線147、148；因此控制閘極線147、148可自對準地形成。
即，本實施方式中，於控制閘極線147、148延伸的Y軸方向上，在柱狀矽層121、122、123、124、125、126之間，配置有浮動閘極133、134、135、136、137、138、139、140、141、142、143、144。因此，若堆積用於形成控制閘極線147、148的第2多晶矽膜146(導電膜)，則浮動閘極133、134、135、136、137、138、139、140、141、142、143、144之間會被第2多晶矽膜146所填埋，另一方面，沿著相對於Y軸方向而垂直的X軸方向延伸的柱狀矽層121、122、123、124、125、126之間不會被第2多晶矽膜146填埋(參照圖13(A)、圖13(B)、圖13(C)、圖14(A)、圖14(B)、圖14(C))。因此，若對第2多晶矽膜 146進行蝕刻而使上述第2多晶矽膜146呈側牆狀地殘存於柱狀矽層121、122、123、124、125、126的側壁上，則控制閘極線147、148將沿著Y軸方向而連續，另一方面，在相對於Y軸方向而垂直的X軸方向上，控制閘極線147、148彼此分離(參照圖13(A)、圖13(B)、圖13(C)、圖14(A)、圖14(B)、圖14(C))。
因此，根據本實施方式的半導體裝置的製造方法，既可削減製造步驟數，又可實現半導體裝置的高積體化。
接下來，示出本實施方式的半導體裝置的製造步驟中的第4步驟，即：使第3抗蝕層149成膜，並對第3抗蝕層149進行回蝕，使控制閘極線147、148的上部露出，藉由蝕刻來去除露出的控制閘極線147、148的上部。
詳細而言，首先，如圖15(A)、圖15(B)、圖15(C)所示，使第3抗蝕層149成膜，並對第3抗蝕層149進行回蝕，使控制閘極線147、148的上部露出。
繼而，如圖16(A)、圖16(B)、圖16(C)所示，藉由蝕刻來去除露出的控制閘極線147、148的上部。此處，較佳為使用等向性蝕刻。
繼而，如圖17(A)、圖17(B)、圖17(C)所示，去除第3抗蝕層149。
藉由以上內容，示出了本實施方式的半導體裝置的製造步驟中的第4步驟，即：使第3抗蝕層149成膜，並對第3抗蝕層149進行回蝕，使控制閘極線147、148的上部露出，藉由蝕刻 來去除露出的控制閘極線147、148的上部。
上述實施方式中，為了去除控制閘極線147、148上部而使用了抗蝕層，但亦可使用氧化膜或其他材質。
繼而，如圖18(A)、圖18(B)、圖18(C)所示，向柱狀矽層121、122、123中，注入砷(arsenic)或磷之類的雜質，並進行熱處理，藉此形成第1擴散層156、157、158、第2擴散層150、151、152、153、154、155。
繼而，如圖19(A)、圖19(B)、圖19(C)所示，以覆蓋整體的方式形成層間絕緣膜159。
繼而，如圖20(A)、圖20(B)、圖20(C)所示，形成第4抗蝕層160，上述第4抗蝕層160是用於形成接觸孔(contact hole)。
繼而，如圖21(A)、圖21(B)、圖21(C)所示，對層間絕緣膜159進行蝕刻，形成接觸孔161、162、163、164、165、166。
繼而，如圖22(A)、圖22(B)、圖22(C)所示，剝離第4抗蝕層160。
繼而，如圖23(A)、圖23(B)、圖23(C)所示，於形成接觸部的部位堆積金屬材料，形成接觸部167、168、169、170、171、172。
繼而，如圖24(A)、圖24(B)、圖24(C)所示，以覆蓋整體的方式來堆積金屬173。
繼而，如圖25(A)、圖25(B)、圖25(C)所示，形成第5抗蝕層174、175、176，上述第5抗蝕層174、175、176是用於形成位元線(bit line)。
繼而，如圖26(A)、圖26(B)、圖26(C)所示，對金屬173進行蝕刻，以形成位元線177、178、179。
繼而，如圖27(A)、圖27(B)、圖27(C)所示，將第5抗蝕層174、175、176剝離。
藉由以上內容，示出了形成本實施方式的半導體裝置的整個製造步驟。
根據上述實施方式，可提供一種半導體裝置，上述半導體裝置使用柱狀矽層121、122、123、124、125、126(柱狀半導體層201)，且降低了控制閘極線147、148間的電容，並具有高積體的結構。
根據上述實施方式的半導體裝置，之間夾著柱狀矽層121、122、123、124、125、126(柱狀半導體層201)，沿著彼此對稱的2個方向(以柱狀半導體層201為中心而配置的、沿著Z軸而彼此平行的2條直線)，分別配置有浮動閘極133、134、135、136、137、138、139、140、141、142、143、144(浮動閘極206、207)。而且，沿著上述2個方向以外的彼此對稱的2個方向(以柱狀半導體層201為中心而配置的、沿著Y軸而彼此平行的2條直線)，配置控制閘極線147、148(控制閘極線209)。因此，與控制閘極線147、148延伸的Y軸方向正交的剖面(XZ平面)包 含柱狀矽層121、122、123、124、125、126(柱狀半導體層201)與控制閘極線147、148(控制閘極線209)。藉此，控制閘極線147、148(控制閘極線209)的間隔擴大，控制閘極線147、148(控制閘極線209)間的電容得以降低。而且，可實現高積體的記憶體單元陣列。
根據上述實施方式的半導體裝置，相對於控制閘極線147、148(控制閘極線209)延伸的方向而正交的方向上的浮動閘極133、134、135、136、137、138、139、140、141、142、143、144(浮動閘極206、207)的寬度，是與和其為相同方向上的柱狀矽層121、122、123、124、125、126(柱狀半導體層201)的寬度相等，因此可利用同一步驟來形成柱狀矽層與浮動閘極。
上述實施方式的半導體裝置中，相對於控制閘極線147、148(控制閘極線209)延伸的方向而正交的方向上的浮動閘極133、134、135、136、137、138、139、140、141、142、143、144(浮動閘極206、207)的寬度，是與和其為相同方向上的柱狀矽層121、122、123、124、125、126(柱狀半導體層201)的寬度相等，且浮動閘極133、134、135、136、137、138、139、140、141、142、143、144(浮動閘極206、207)的3個側壁是由控制閘極線147、148(控制閘極線209)所包圍。因此，根據上述實施方式，可在浮動閘極與控制閘極線之間確保大的電容。
上述實施方式的半導體裝置具備上部形成有第1擴散層156、157、158的鰭狀矽層105、106、107，控制閘極線147、148 延伸的方向上的柱狀矽層121、122、123、124、125、126的寬度是與鰭狀矽層105、106、107的寬度相等，鰭狀矽層105、106、107延伸的方向是相對於控制閘極線147、148延伸的方向而垂直。因此，根據上述實施方式，可藉由2個正交的線狀的罩幕，來形成鰭狀矽層105、106、107、柱狀矽層121、122、123、124、125、126、浮動閘極133、134、135、136、137、138、139、140、141、142、143、144及控制閘極線147、148。之間夾著柱狀矽層121、122、123、124、125、126，沿著彼此對稱的2個方向而分別配置浮動閘極133、134、135、136、137、138、139、140、141、142、143、144，因此可自對準地形成控制閘極線147、148。藉此，既可削減製造步驟數，又可實現半導體裝置的高積體化。
上述實施方式的半導體裝置的製造方法具備：第1步驟，於矽基板101上形成鰭狀矽層105、106、107，於鰭狀矽層105、106、107的周圍形成第1絕緣膜108；以及第2步驟，於上述第1步驟之後，於鰭狀矽層105、106、107的周圍形成隧道絕緣膜127，於隧道絕緣膜127的周圍使第1多晶矽膜112成膜，對第1多晶矽膜112進行蝕刻，使上述第1多晶矽膜112殘存於鰭狀矽層105、106、107的側壁，在相對於鰭狀矽層105、106、107延伸的方向而正交的方向上，形成第2抗蝕層119、120，上述第2抗蝕層119、120用於形成浮動閘極133、134、135、136、137、138、139、140、141、142、143、144及柱狀矽層121、122、123、124、125、126，並對鰭狀矽層105、106、107及第1多晶矽膜112 進行蝕刻，藉此形成柱狀矽層121、122、123、124、125、126及浮動閘極133、134、135、136、137、138、139、140、141、142、143、144，上述浮動閘極133、134、135、136、137、138、139、140、141、142、143、144是之間夾著上述柱狀矽層121、122、123、124、125、126，而沿著彼此對稱的2個方向分別配置。因此，根據上述實施方式，浮動閘極133、134、135、136、137、138、139、140、141、142、143、144的寬度是與柱狀矽層121、122、123、124、125、126的寬度相等，藉此，可利用2個彼此正交的線狀的罩幕，來形成鰭狀矽層(鰭狀半導體層)、柱狀矽層(柱狀半導體層)與浮動閘極。
上述實施方式的半導體裝置的製造方法更包括：第3步驟，於第2步驟之後，堆積多晶矽層間絕緣膜145，於多晶矽層間絕緣膜145的周圍使第2多晶矽膜146成膜，對第2多晶矽膜146進行蝕刻，使上述第2多晶矽膜146殘存於浮動閘極133、134、135、136、137、138及柱狀矽層121、122、123的側壁，而形成控制閘極線147、148。因此，根據上述實施方式，可利用2個正交的線狀的罩幕，來形成鰭狀矽層、柱狀矽層、浮動閘極與控制閘極線。之間夾著柱狀矽層，沿著彼此對稱的2個方向而分別配置浮動閘極，因此控制閘極線可自對準地形成。藉此，既可削減製造步驟數，又可實現半導體裝置的高積體化。
再者，上述實施方式並不脫離本發明的廣義的精神與範圍，而可採用各種實施方式以及變形。而且，上述實施方式是用 於說明本發明的一實施例，並不限定本發明的範圍。
於上述實施方式中，將p型(包含p+型)與n型(包含n+型)分別設為相反的導電型的變形例當然亦包含在本發明的技術範圍內。
127、128、129、130、131、132‧‧‧隧道絕緣膜
121、122、123、124、125、126‧‧‧柱狀矽層
133、134、135、136、137、138、139、140、141、142、143、144‧‧‧浮動閘極
145‧‧‧多晶矽層間絕緣膜
147、148‧‧‧控制閘極線
150、151、152、153、154、155‧‧‧第2擴散層
156、157、158‧‧‧第1擴散層
159‧‧‧層間絕緣膜
178‧‧‧位元線

Claims (7)

  1. 一種半導體裝置，其特徵在於包括：柱狀半導體層，於基板上依序形成有第1擴散層、通道區域、第2擴散層；浮動閘極，之間夾著上述柱狀半導體層，且沿著彼此對稱的2個方向分別延伸；控制閘極線，之間夾著上述柱狀半導體層，且沿著上述2個方向以外的彼此對稱的2個方向延伸；以及隧道絕緣膜，形成於上述柱狀半導體層與上述浮動閘極之間，上述控制閘極線是在上述控制閘極線延伸的方向上，在上述浮動閘極的外側隔著多晶矽層間絕緣膜所形成，另一方面，在與上述控制閘極線延伸的方向及上述柱狀半導體層延伸的方向這兩者正交的方向上，上述控制閘極線是在上述柱狀半導體層的外側，未隔著上述浮動閘極而隔著多晶矽層間絕緣膜所形成。
  2. 如申請專利範圍第1項所述的半導體裝置，其中，相對於上述控制閘極線延伸的方向而正交的方向上的上述浮動閘極的寬度，是與上述正交方向上的上述柱狀半導體層的寬度相等。
  3. 如申請專利範圍第2項所述的半導體裝置，其中，上述浮動閘極的3個側壁由上述控制閘極線所包圍。
  4. 如申請專利範圍第2項或第3項所述的半導體裝置，其包括在上部形成有上述第1擴散層的鰭狀半導體層，上述控制閘極線延伸的方向上的上述柱狀半導體層的寬度是與上述鰭狀半導體 層的寬度相等，上述鰭狀半導體層延伸的方向相對於上述控制閘極線延伸的方向而垂直。
  5. 一種半導體裝置的製造方法，其特徵在於包括：第1步驟，於矽基板上形成鰭狀矽層，於上述鰭狀矽層的周圍形成第1絕緣膜；以及第2步驟，於上述第1步驟之後，於上述鰭狀矽層的周圍形成隧道絕緣膜，在上述隧道絕緣膜的周圍使第1多晶矽膜成膜，對上述第1多晶矽膜進行蝕刻，而使上述第1多晶矽膜殘存於上述鰭狀矽層的側壁上，在相對於上述鰭狀矽層延伸的方向而垂直的方向上形成第1抗蝕層，並且對上述鰭狀矽層及上述第1多晶矽膜進行蝕刻，從而形成上述柱狀矽層與上述浮動閘極，上述浮動閘極之間夾著上述柱狀矽層而分別配置於彼此對稱的2個方向上；並且，使上述浮動閘極的寬度與上述柱狀矽層的寬度相等。
  6. 如申請專利範圍第5項所述的半導體裝置的製造方法，更包括：第3步驟，於上述第2步驟之後，堆積多晶矽層間絕緣膜，於上述多晶矽層間絕緣膜的周圍使第2多晶矽膜成膜，對上述第2多晶矽膜進行蝕刻，從而使上述第2多晶矽膜殘存於上述浮動閘極及上述柱狀矽層的側壁，而形成上述控制閘極線。
  7. 如申請專利範圍第6項所述的半導體裝置的製造方法，更包括：第4步驟，於上述第3步驟之後，使第2抗蝕層成膜，對上 述第2抗蝕層進行回蝕，使上述控制閘極線的上部露出，並藉由蝕刻來去除露出的上述控制閘極線的上部。
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