JP5815813B2 - 半導体装置 - Google Patents
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Description
このTCG-SGTフラッシュメモリセルでは、制御ゲートが、浮遊ゲートの側面とともに、浮遊ゲートの上面と下面とを覆う構造を有するため、浮遊ゲートと制御ゲートとの間の容量を大きくすることができ、書き込み、消去が容易になる。しかしながら、このような制御ゲートが浮遊ゲートの上面と下面とを覆う構造を製造することは容易ではない。
SGT(Surrounding Gate Transistor)フラッシュメモリセルにおいても、ゲート配線と基板間の寄生容量を低減するため、このような第1の絶縁膜を用いることが有効である。しかしながら、SGTフラッシュメモリセルでは、フィン状半導体層に加え、柱状半導体層を形成するための工夫が必要である。
基板側から第1の拡散層、チャネル領域及び第2の拡散層がこの順に形成された柱状半導体層と、
前記チャネル領域を挟むように、トンネル絶縁膜を間に介在させて配置された2個の浮遊ゲートと、
前記2個の浮遊ゲートと前記チャネル領域とを囲むように、インターポリ絶縁膜を間に介在させて配置された制御ゲート線と、を備え、
前記2個の浮遊ゲートは、前記チャネル領域を挟むように前記制御ゲート線の方向に配置され、
前記制御ゲート線は、当該制御ゲート線が延びる方向においては、前記浮遊ゲートの外側にインターポリ絶縁膜を介して形成される一方で、前記制御ゲート線が伸びる方向と、前記柱状半導体層が延びる方向と、の双方に直交する方向においては、前記柱状半導体層の外側に前記浮遊ゲートを介することなくインターポリ絶縁膜を介して形成されていることを特徴とする。
基板側から第1の拡散層、チャネル領域及び第2の拡散層がこの順に形成された柱状半導体層と、
前記チャネル領域を挟むように、トンネル絶縁膜を間に介在させて配置された2個の浮遊ゲートと、
前記2個の浮遊ゲートと前記チャネル領域とを囲むように、インターポリ絶縁膜を間に介在させて配置された制御ゲート線と、を備え、
前記2個の浮遊ゲートは、前記チャネル領域を挟むように前記制御ゲート線の方向に配置され、
前記浮遊ゲートは、その3つの側壁が前記制御ゲート線に囲まれることを特徴とする。
基板側から第1の拡散層、チャネル領域及び第2の拡散層がこの順に形成された柱状半導体層と、
前記チャネル領域を挟むように、トンネル絶縁膜を間に介在させて配置された2個の浮遊ゲートと、
前記2個の浮遊ゲートと前記チャネル領域とを囲むように、インターポリ絶縁膜を間に介在させて配置された制御ゲート線と、を備え、
前記2個の浮遊ゲートは、前記チャネル領域を挟むように前記制御ゲート線の方向に配置され、
前記第1の拡散層が上部に形成されたフィン状半導体層を備え、前記制御ゲート線の方向の前記柱状半導体層の幅は、前記フィン状半導体層の幅と同じであり、前記フィン状半導体層の方向は、前記制御ゲート線の方向に対し垂直であることを特徴とする。
図2に示すように、シリコン基板101上に、第1の絶縁膜108が周囲に形成されたフィン状シリコン層105、106、107が形成されている。制御ゲート線147、148と基板101との間に第1の絶縁膜108が介在することにより、制御ゲート線147、148と基板101との間の容量が低減されるようになる。フィン状シリコン層105、106、107の上部に、ソース線となる第1の拡散層156、157、158がX軸(図1参照、以下の各図3〜27で同様である。)に沿って延びるように形成されている。フィン状シリコン層105、106、107上に柱状シリコン層121、122、123、124、125、126がZ軸(図1参照、以下の各図3〜27で同様である。)に沿って延びるように形成されている。また、制御ゲート線147、148は、Y軸(図1参照、以下の各図3〜27で同様である。)に沿って延びるように形成されている。
したがって、本実施形態の半導体装置によれば、製造工程数を削減しながら、半導体装置の高集積化が実現できる。
詳しくは、まず、シリコン基板上にフィン状シリコン層105、106、107を形成し、フィン状シリコン層105、106、107の周囲に第一の絶縁膜108を形成する。
この第2工程では、フィン状シリコン層105、106、107の周囲にトンネル絶縁膜109、110、111を形成し、トンネル絶縁膜109、110、111の周囲に第1のポリシリコン膜112を成膜する。次に、第1のポリシリコン膜112をエッチングし、フィン状シリコン層105、106、107の側壁に残存させる。続いて、浮遊ゲート133、134、135、136、137、138と柱状シリコン層121、122、123を形成するための第2のレジスト119、120を、フィン状シリコン層105、106、107が延びるX軸方向に対して垂直なY軸方向に延びるように形成する。続いて、フィン状シリコン層105、106、107と第1のポリシリコン膜112をエッチングする。これにより、柱状シリコン層121、122、123と浮遊ゲート133、134、135、136、137、138とを形成する。
したがって、本実施形態の半導体装置の製造方法によれば、製造工程数を削減しながら、半導体装置の高集積化が実現できる。
基板上に、第1の拡散層、チャネル領域、第2の拡散層がこの順に形成された柱状半導体層と、
前記柱状半導体層を間に挟んで、互いに対称な2つの方向に沿ってそれぞれ延びる浮遊ゲートと、
前記柱状半導体層を間に挟んで、前記2つの方向以外の互いに対称な2つの方向に沿って延びる制御ゲート線と、
前記柱状半導体層と前記浮遊ゲートとの間に形成されたトンネル絶縁膜と、を備え、
前記制御ゲート線は、前記浮遊ゲートと前記柱状半導体層とを囲むように、インターポリ絶縁膜を間に介在させて前記柱状半導体層に配置されている、
ことを特徴とする半導体装置。
[付記2]
前記制御ゲート線が延びる方向に対して直交する方向における前記浮遊ゲートの幅は、前記直交する方向における前記柱状半導体層の幅と等しい、ことを特徴とする付記1に記載の半導体装置。
[付記3]
前記浮遊ゲートは、その3つの側壁が前記制御ゲート線に囲まれる、ことを特徴とする付記2に記載の半導体装置。
[付記4]
前記第1の拡散層が上部に形成されたフィン状半導体層を備え、前記制御ゲート線が延びる方向における前記柱状半導体層の幅は、前記フィン状半導体層の幅と等しく、前記フィン状半導体層が延びる方向は、前記制御ゲート線が延びる方向に対して垂直である、ことを特徴とする付記2又は3に記載の半導体装置。
[付記5]
シリコン基板上にフィン状シリコン層を形成し、前記フィン状シリコン層の周囲に第1の絶縁膜を形成する第1工程と、
前記第1工程の後、前記フィン状シリコン層の周囲にトンネル絶縁膜を形成し、前記トンネル絶縁膜の周囲に第1のポリシリコン膜を成膜し、前記第1のポリシリコン膜をエッチングし、前記フィン状シリコン層の側壁に残存させ、前記フィン状シリコン層が延びる方向に対して垂直な方向に第1のレジストを形成するとともに、前記フィン状シリコン層と前記第1のポリシリコン膜とをエッチングすることにより、柱状シリコン層と、当該柱状シリコン層を間に挟んで互いに対称な2つの方向にそれぞれ配置される浮遊ゲートと、を形成する第2工程と、を備え、
前記浮遊ゲートの幅を、前記柱状シリコン層の幅と等しくする、ことを特徴とする半導体装置の製造方法。
[付記6]
前記第2工程の後、インターポリ絶縁膜を堆積し、前記インターポリ絶縁膜の周囲に第2のポリシリコン膜を成膜し、前記第2のポリシリコン膜をエッチングすることで、前記浮遊ゲート及び前記柱状シリコン層の側壁に残存させ、制御ゲート線を形成する第3工程をさらに備える、ことを特徴とする付記5に記載の半導体装置の製造方法。
[付記7]
前記第3工程の後、第2のレジストを成膜し、前記第2のレジストをエッチバックし、前記制御ゲート線の上部を露出させ、露出した前記制御ゲート線の上部をエッチングにより除去する第4工程をさらに備える、ことを特徴とする付記6に記載の半導体装置の製造方法。
102.第1のレジスト
103.第1のレジスト
104.第1のレジスト
105.フィン状シリコン層
106.フィン状シリコン層
107.フィン状シリコン層
108.第1の絶縁膜
109.トンネル絶縁膜
110.トンネル絶縁膜
111.トンネル絶縁膜
112.第1のポリシリコン膜
113.第1のポリシリコン膜
114.第1のポリシリコン膜
115.第1のポリシリコン膜
116.第1のポリシリコン膜
117.第1のポリシリコン膜
118.第1のポリシリコン膜
119.第2のレジスト
120.第2のレジスト
121.柱状シリコン層
122.柱状シリコン層
123.柱状シリコン層
124.柱状シリコン層
125.柱状シリコン層
126.柱状シリコン層
127.トンネル絶縁膜
128.トンネル絶縁膜
129.トンネル絶縁膜
130.トンネル絶縁膜
131.トンネル絶縁膜
132.トンネル絶縁膜
133.浮遊ゲート
134.浮遊ゲート
135.浮遊ゲート
136.浮遊ゲート
137.浮遊ゲート
138.浮遊ゲート
139.浮遊ゲート
140.浮遊ゲート
141.浮遊ゲート
142.浮遊ゲート
143.浮遊ゲート
144.浮遊ゲート
145.インターポリ絶縁膜
146.第2のポリシリコン膜
147.制御ゲート線
148.制御ゲート線
149.第3のレジスト
150.第2の拡散層
151.第2の拡散層
152.第2の拡散層
153.第2の拡散層
154.第2の拡散層
155.第2の拡散層
156.第1の拡散層
157.第1の拡散層
158.第1の拡散層
159.層間絶縁膜
160.第4のレジスト
161.コンタクト孔
162.コンタクト孔
163.コンタクト孔
164.コンタクト孔
165.コンタクト孔
166.コンタクト孔
167.コンタクト
168.コンタクト
169.コンタクト
170.コンタクト
171.コンタクト
172.コンタクト
173.金属
174.第5のレジスト
175.第5のレジスト
176.第5のレジスト
177.ビット線
178.ビット線
179.ビット線
201.柱状半導体層
202.第2の拡散層
203.第1の拡散層
204.トンネル絶縁膜
205.トンネル絶縁膜
206.浮遊ゲート
207.浮遊ゲート
208.インターポリ絶縁膜
209.制御ゲート線
210.チャネル領域
Claims (4)
- 基板側から第1の拡散層、チャネル領域及び第2の拡散層がこの順に形成された柱状半導体層と、
前記チャネル領域を挟むように、トンネル絶縁膜を間に介在させて配置された2個の浮遊ゲートと、
前記2個の浮遊ゲートと前記チャネル領域とを囲むように、インターポリ絶縁膜を間に介在させて配置された制御ゲート線と、を備え、
前記2個の浮遊ゲートは、前記チャネル領域を挟むように前記制御ゲート線の方向に配置され、
前記制御ゲート線は、当該制御ゲート線が延びる方向においては、前記浮遊ゲートの外側にインターポリ絶縁膜を介して形成される一方で、前記制御ゲート線が伸びる方向と、前記柱状半導体層が延びる方向と、の双方に直交する方向においては、前記柱状半導体層の外側に前記浮遊ゲートを介することなくインターポリ絶縁膜を介して形成されていることを特徴とする半導体装置。 - 基板側から第1の拡散層、チャネル領域及び第2の拡散層がこの順に形成された柱状半導体層と、
前記チャネル領域を挟むように、トンネル絶縁膜を間に介在させて配置された2個の浮遊ゲートと、
前記2個の浮遊ゲートと前記チャネル領域とを囲むように、インターポリ絶縁膜を間に介在させて配置された制御ゲート線と、を備え、
前記2個の浮遊ゲートは、前記チャネル領域を挟むように前記制御ゲート線の方向に配置され、
前記浮遊ゲートは、その3つの側壁が前記制御ゲート線に囲まれることを特徴とする半導体装置。 - 基板側から第1の拡散層、チャネル領域及び第2の拡散層がこの順に形成された柱状半導体層と、
前記チャネル領域を挟むように、トンネル絶縁膜を間に介在させて配置された2個の浮遊ゲートと、
前記2個の浮遊ゲートと前記チャネル領域とを囲むように、インターポリ絶縁膜を間に介在させて配置された制御ゲート線と、を備え、
前記2個の浮遊ゲートは、前記チャネル領域を挟むように前記制御ゲート線の方向に配置され、
前記第1の拡散層が上部に形成されたフィン状半導体層を備え、前記制御ゲート線の方向の前記柱状半導体層の幅は、前記フィン状半導体層の幅と同じであり、前記フィン状半導体層の方向は、前記制御ゲート線の方向に対し垂直であることを特徴とする半導体装置。 - 前記柱状半導体層は四角柱であって、前記制御ゲート線に対し垂直方向の前記浮遊ゲートの幅は、前記制御ゲート線方向に対し垂直方向の前記柱状半導体層の幅と同じであることを特徴とする請求項1から3のいずれか1項に記載の半導体装置。
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