TW202006927A - 基於兩個電晶體finfet的分離閘非揮發性浮閘快閃記憶體及製造方法 - Google Patents

基於兩個電晶體finfet的分離閘非揮發性浮閘快閃記憶體及製造方法 Download PDF

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Abstract

一非揮發性記憶體單元係形成於具有一上表面的一半導體基材上,該上表面具有向上延伸的一鰭片,該鰭片具有相對的第一側表面及第二側表面。第一電極及第二電極係與該鰭片的第一部分及第二部分電接觸。該鰭片的一通道區包括其延伸於該鰭片的該第一部分與該第二部分之間的該第一側表面及該第二側表面的部分。一浮閘係沿著該通道區的一第一部分的該第一側表面延伸,其中該浮閘沒有部分沿著該第二側表面延伸。一字線閘沿著該通道區的一第二部分的該第一側表面及該第二側表延伸。一控制閘係經設置在該浮閘上方。一抹除閘具有一第一部分及一第二部分,該第一部分經橫向設置成相鄰於該浮閘,且該第二部分經垂直設置於該浮閘上方。

Description

基於兩個電晶體FINFET的分離閘非揮發性浮閘快閃記憶體及製造方法 優先權主張
本專利申請案主張2018年3月22日申請的美國專利申請案第15/933,124號之優先權,發明名稱為「Two Transistor Finfet-Based Split Gate Non-volatile Floating Gate Flash Memory And Method of Fabrication」。
本發明係關於非揮發性快閃記憶體單元陣列。
非揮發性記憶體裝置為所屬技術領域中所熟知。例如,一分離閘記憶體單元係揭示於美國專利第5,029,130中(其係針對所有目的以引用方式併入本文中)。此記憶體單元具有一浮閘及一控制閘,其等設置在該基材於源極與汲極區之間延伸之一通道區上方,並控制該通道區的導電率。電壓的各種組合係施加至該控制閘、源極、與汲極,以程式化該記憶體單元(藉由注入電子至該浮閘上)、抹除該記憶體單元(藉由自該浮閘移除電子)、以及讀取該記憶體單元(藉由測量或偵測該浮閘下方之該通道區的導電率以判定該浮閘的程 式化狀態)。
非揮發性記憶體單元中之閘的組態及數量可改變。例如,美國專利第7,315,056號(其係針對所有目的以引用方式併入本文中)揭示一記憶體單元,其額外包括在該源極區上方之一程式化/抹除閘。美國專利第7,868,375號(其係針對所有目的以引用方式併入本文中)揭示一記憶體單元,該記憶體單元額外包括在該源極區上方之一抹除閘以及在該浮閘上方之一耦合閘。亦參見美國專利6,747,310、7,868,375、9,276,005、及9,276,006(這些專利亦針對所有目的以引用的方式併入在本文中)。
因為收縮微影大小藉此減小通道寬度的問題影響了所有半導體裝置,所以已提出一種鰭狀場效電晶體(Fin-FET)類型結構。在一Fin-FET類型結構中,半導體基材材料之一鰭形狀構件連接源極區域至汲極區域。該鰭形狀構件具有一頂部表面及兩個相對側表面。接著,自源極區域至汲極區域之電流會沿該頂部表面以及該兩個側表面流動。因此,藉由將通道區「摺疊」至兩側表面中,通道區的表面寬度係增加(從而增加電流流動)而不犧牲更多半導體實際面積(semiconductor real estate),從而減少通道區的「佔用面積(footprint)」。已揭示使用此類Fin-FET之非揮發性記憶體單元。先前技術Fin-FET非揮發性記憶體結構之一些實例包括美國專利第7,423,310號、第7,410,913號、第8,461,640號、及第9,634,018號。然而,這些先前技術Fin-FET結構已揭示使用浮閘作為堆疊閘裝置,或使用捕集材料(trapping material)、或使用SRO(富矽氧化物, silicon rich oxide)、或使用奈米晶體矽以儲存電荷、或其他記憶體單元構形,其對於具有多於2個閘的記憶體單元而言是太簡單化的或者對於討論中的閘數目而言是太複雜的。
當縮小記憶體單元的大小時本案發明人已發現多個問題。超薄多晶矽或非晶矽薄膜沉積和摻雜技術是復雜的,並且常遭受不足和不均勻的摻雜結合結構不均勻性。在超薄多晶矽浮閘中的彈道電子傳輸(ballistic electron transport)導致程式化問題(在超薄浮閘中難以捕獲熱電子)。在浮閘之頂部上的控制閘的整合導致厚的多晶矽堆疊,其對先進CMOS技術(CMP平面化步驟及在高K金屬閘程序流程中使用的後續先進微影步驟)造成嚴重的程序整合挑戰。相鄰浮閘之間的電容耦合隨著水平縮放而大幅增加。此導致強烈串音效應且需要藉由設計的複雜管理(該單元的讀取電流變得取決於相鄰單元的電荷狀態)。平面浮閘記憶體單元的縮放是由相關於電晶體寬度縮放之讀取電流的減少所限制。較低的讀取電流不利於存取時間並且需要複雜的設計技術以符合高速存取時間規格。平面浮閘架構不允許在先進技術節點之浮閘及選擇電晶體的子臨限值滲漏之有效率控制,其導致來自未選定的單元與選定的單元共用相同位元線之高背景洩漏。
上述問題係藉由一種非揮發性記憶體單元來解決,該非揮發性記憶體單元包括一半導體基材,其具有一上表面,該上表面具有向上延伸的一鰭片,該鰭片包括彼此相對的第一側表面及第二側表面;一第一電極,其與該鰭片的一第一部分電接觸;一第二電極,其 與該鰭片的一第二部分電接觸,其中該鰭片的該第一部分與該第二部分係彼此間隔開使得該鰭片的一通道區包括該第一側表面及該第二側表面的部分並延伸於該鰭片的該第一部分與該第二部分之間;一浮閘,其沿著該通道區的一第一部分延伸,其中該浮閘係沿著該第一側表面延伸且與該第一側表面絕緣,且其中該浮閘沒有部分沿著該第二側表面延伸;一字線閘,其沿著該通道區的一第二部分延伸,其中該字線閘沿著該第一側表面及該第二側表面延伸且與該第一側表面及該第二側表面絕緣;一控制閘,其經設置於該浮閘上方且與該浮閘絕緣;及一抹除閘,其具有一第一部分及一第二部分,該第一部分經橫向設置成相鄰於該浮閘且與該浮閘絕緣,該第二部分經垂直設置於該浮閘上方且與該浮閘絕緣。
一種形成一非揮發性記憶體單元的方法,該方法包括形成溝槽入一半導體基材之一上表面中使得該上表面包括向上延伸的一鰭片,該鰭片包括彼此相對的第一側表面及第二側表面;形成一第一電極,其與該鰭片的一第一部分電接觸;形成一第二電極,其與該鰭片的一第二部分電接觸,其中該鰭片的該第一部分與該第二部分係彼此間隔開使得該鰭片的一通道區包括該第一側表面及該第二側表面的部分並延伸於該鰭片的該第一部分與該第二部分之間;及形成一浮閘,其沿著該通道區的一第一部分延伸,其中該浮閘係沿著該第一側表面延伸且與該第一側表面絕緣,其中該浮閘沒有部分沿著該第二側表面延伸;形成一字線閘,其沿著該通道區的一第二部分延伸,其中該字線閘沿著該第一側表面及該第二側表面延伸且與該第一側表面及 該第二側表面絕緣;形成一控制閘,其經設置於該浮閘上方且與該浮閘絕緣;及形成一抹除閘,其具有一第一部分及一第二部分,該第一部分經橫向設置成相鄰於該浮閘且與該浮閘絕緣,該第二部分經垂直設置於該浮閘上方且與該浮閘絕緣。
本發明的其他目的與特徵將藉由檢視說明書、申請專利範圍、及隨附圖式而變得顯而易見。
10‧‧‧基材
12‧‧‧二氧化矽(氧化物)層/氧化物/氮化物層
14‧‧‧氮化矽(氮化物)層/氮化物
16‧‧‧硬遮罩材料/條
18‧‧‧光阻劑
20‧‧‧間隔物
24‧‧‧溝槽
26‧‧‧鰭片/鰭片結構
26a‧‧‧磊晶形狀/頂部部分
28‧‧‧絕緣材料/氧化物
30‧‧‧光阻劑
32‧‧‧多晶矽/多晶矽塊/浮閘
34‧‧‧絕緣層/ONO層
36‧‧‧光阻劑
38‧‧‧多晶矽層/多晶矽塊/多晶矽
38a‧‧‧多晶矽塊
38b‧‧‧多晶矽塊/控制閘
40‧‧‧光阻劑
42‧‧‧氧化物層
44‧‧‧氮化物間隔物
46‧‧‧氧化物層/氧化物
48‧‧‧多晶矽層/多晶矽塊/抹除閘
48a‧‧‧凹口
50‧‧‧碳氮化矽(SiCN)層
52‧‧‧氧化物層
54‧‧‧SiCN層
56‧‧‧硬遮罩層/硬遮罩
58‧‧‧間隔物/氧化物層
60‧‧‧光阻劑
61‧‧‧光阻劑
62‧‧‧氧化物
64‧‧‧氮化物層/氮化物
66‧‧‧氧化物
68‧‧‧光阻劑
70‧‧‧高K金屬閘極層/HKMG/字線閘
72‧‧‧絕緣層
74‧‧‧導電金屬層
76‧‧‧氮化物
78‧‧‧金屬接觸件
78a‧‧‧位元線接觸件/電極
78b‧‧‧源極線接觸件/電極
80‧‧‧Ti
82‧‧‧TiN
84‧‧‧W
86‧‧‧氮化物
88‧‧‧氧化物
90‧‧‧金屬接觸件
92‧‧‧共同位元線
94‧‧‧多晶矽/多晶矽層/浮閘
96‧‧‧氧化物
圖1A至圖19A係展示形成本發明之分離閘非揮發性記憶體單元的步驟之側剖面視圖(沿列方向)。
圖1B至圖19B係在形成本發明之分離閘非揮發性記憶體單元的步驟期間之基材的邏輯區之側剖面視圖。
圖5C至圖19C係展示形成本發明之分離閘非揮發性記憶體單元的步驟之側剖面視圖(沿行方向)。
圖5D係繪示圖5A及圖5C之視圖的方向之俯視圖。
圖15D至圖19D係展示形成本發明之分離閘非揮發性記憶體單元的步驟之側剖面視圖(沿行方向)。
圖20A及圖20B係本發明之分離閘非揮發性記憶體單元的部分透視圖。
圖21A至圖25A係展示形成本發明之分離閘非揮發性記憶體單元之替代實施例的步驟之側剖面視圖(沿列方向)。
圖21B至圖25B係展示在形成本發明之分離閘非揮發性記憶體單元之替代實施例的步驟期間之基材的邏輯區之側剖面視 圖。
圖21C至圖25C係展示形成本發明之分離閘非揮發性記憶體單元之替代實施例的步驟之側剖面視圖(沿行方向)。
圖25D係展示形成本發明之分離閘非揮發性記憶體單元之替代實施例的最終步驟之側剖面視圖(沿行方向)。
圖26A係展示第一實施例之記憶體單元組件的側剖面視圖(沿行方向)。
圖26B係展示第二實施例之記憶體單元組件的側剖面視圖(沿行方向)。
圖27A係展示第一實施例之記憶體單元組件的俯視圖。
圖27B係展示第二實施例之記憶體單元組件的俯視圖。
以下描述的實施例有效地解決針對習知分離閘記憶體的縮放問題。具體地,本發明的分離閘記憶體單元包含與主流FinFet CMOS製造流程相容的兩個電晶體。兩個電晶體係串聯連接。各電晶體是形成於兩個相鄰的矽鰭片上。第一電晶體(稱為字線或選擇電晶體)具有FinFet架構,其中HKMG閘極電極圍繞該等矽鰭片之一者。第二電晶體(稱為浮閘電晶體)具有多晶矽浮閘,其係插入兩個矽鰭片之間。浮閘電晶體在完全空乏的類SOI模式中操作,其中超薄通道係由位於用作通道的矽鰭片的僅一側上的浮閘來電控制。浮閘電 晶體具有分離閘架構(分離的控制閘及抹除閘),其允許改善的耐久性及可靠性。此架構允許單元洩漏的有效控制(來自選定及未選定的單元兩者)同時保持合理的浮閘的實體尺寸並解決主要的記憶體單元可擴縮性挑戰(高K金屬閘極整合、讀取電流縮放、浮閘串音和隔離、及選定和未選定單元洩漏控制)。有兩個揭示的實施例。第一者是使用箱形浮閘來實施。第二者是使用U形浮閘來實施,其允許改善的控制閘耦接至浮閘以用於增強程式化效率。
第一實施例的形成係展示於圖1A至圖19A、圖5C至圖19C、圖5D、及圖15D至圖19D(其描繪基材的記憶體區中的記憶體單元的形成)及圖1B至圖19B(其描繪相同基材之周邊區域(亦稱為邏輯區)中的邏輯裝置的形成)。該製程係藉由在矽半導體基材10的記憶體區及邏輯區部分兩者上形成二氧化矽(氧化物)層12而開始。氮化矽(氮化物)層14係形成於氧化物層12上。硬遮罩材料16係形成於氮化物層14上。光阻劑18係形成於硬遮罩材料16上。光阻劑係接著圖案化,其包括微影蝕刻製程,其係選擇性地暴露光阻劑的部分,並選擇性地移除光阻劑的部分以暴露下伏材料的選擇部分(亦即,於此情況下,硬遮罩材料16的條)。所得結構展示於圖1A及圖1B中。
執行蝕刻以移除硬遮罩材料16的經暴露部分,留下硬遮罩材料16的垂直條,如圖2A及圖2B中所示(在光阻劑移除之後)。氧化物間隔物20係藉由執行氧化物沉積及接續以各向異性氧化物蝕刻而沿著硬遮罩材料條16的該等側形成,其在硬遮罩條16的垂 直側壁上留下間隔物20。光阻劑經形成在該結構上方並經圖案化以留下光阻劑的條,其覆蓋記憶體區中的交替間隔物20(例如,沿著各條16的右手邊間隔物)以及邏輯區中的成對間隔物20。接著使用氧化物蝕刻以移除由光阻劑所留下暴露的該等氧化物間隔物20。在光阻劑移除之後,執行蝕刻以移除硬遮罩條16,如圖3A及圖3B中所示。
執行一或多個蝕刻以移除氮化物14、氧化物12、及基材10之上部分的不在氧化物間隔物20下方的該等部分,其導致溝槽24(其等延伸入基材中)及介於相鄰溝槽24之間的基材10的薄鰭片結構26的形成。鰭片26延伸於垂直/行方向且係彼此平行於記憶體區及邏輯區兩者中,如圖4A及圖4B中所繪示。絕緣材料28(例如,氧化物)係形成在結構上方(包括以氧化物28填充溝槽24),接續以氧化物平面化以移除氮化物14之頂部上方的氧化物28之任何部分。光阻劑30係形成在結構上方並經圖案化以移除在記憶體區中的交替之經填充溝槽上方之光阻劑30的部分(如由圖5A及圖5C至圖5D所示),且留下如由圖5B所示之經覆蓋的整個邏輯區。執行氧化物蝕刻以移除由光阻劑30所留下暴露的氧化物28的該等部分,而從記憶體區中的交替溝槽24移除大部分氧化物28。移除光阻劑30之後,多晶矽之一厚層係接著形成在該結構上方,以多晶矽32填充記憶體區中的交替溝槽24,如圖6A至圖6C中所示。使用多晶矽蝕刻來移除多晶矽32之頂部部分,並使溝槽24中之多晶矽凹陷低於氧化物28之頂部。執行氧化物沉積及平面化(例如,CMP)以形成氧化物於多晶矽上方,留下多晶矽塊32於記憶體區中的交替鰭片26之間,如圖7A 至圖7C中所示。
氮化物14係藉由氮化物蝕刻而從記憶體區及邏輯區移除。絕緣層(例如,ONO,具有氧化物-氮化物-氧化物子層)34係形成於結構上方。光阻劑36係形成在結構上方並經圖案化以使邏輯區及與多晶矽塊32橫向相鄰的記憶體區的那些部分暴露。接著使用氧化物蝕刻以移除在邏輯區中的鰭片26之間的溝槽24之各者中的ONO層34及氧化物28的一些者、以及與多晶矽塊32之一側橫向相鄰的ONO層34及氧化物28,如圖8A至圖8C中所示。沉積多晶矽層38於結構上方。光阻劑40係形成在結構上方並經圖案化以使記憶體區之一部分係部分暴露於多晶矽塊32上方。使用蝕刻以移除ONO層34之經暴露部分,如圖9A至圖9C中所示。
在移除光阻劑之後,形成氧化物層42於結構上方。使用氮化物沉積及蝕刻以沿著多晶矽層38之側壁處的氧化物層42之垂直部分形成氮化物間隔物44。使用氧化物蝕刻來移除氧化物層42的經暴露部分。接著使用氧化物沉積以形成氧化物層46於結構上方,包括於多晶矽塊32的經暴露部分上方。氧化物46將作用為用於抹除操作的穿隧氧化物。接著形成一多晶矽層48於結構上方,如圖10A至圖10C中所示。執行多晶矽回蝕、及氧化物蝕刻、及平面化,以移除多晶矽層48及氧化物46之上部分,並平面化上表面。執行一系列沉積以形成碳氮化矽(SiCN)層50、氧化物層52、SiCN層54、及硬遮罩層56於結構上,如圖11A至圖11C中所示。
光阻劑係形成在結構上並經圖案化以留下僅光阻劑之條 在記憶體區中。執行蝕刻以移除硬遮罩56的經暴露部分,留下以列/水平方向延伸的硬遮罩56之條。在光阻劑移除之後,執行氧化物沉積及蝕刻以形成抵靠剩餘硬遮罩材料之條的氧化物間隔物58。光阻劑60係形成在結構上方並經圖案化以僅覆蓋(針對各記憶體單元之)該等間隔物之定位在多晶矽塊38上方的一者。使用氧化物蝕刻以移除所有間隔物58,除了針對各記憶體單元之在光阻劑60下的該者以外,如圖12A至圖12C中所示。在光阻劑移除之後,光阻劑61係形成在結構上並經圖案化以僅餘留在記憶體區中之多晶矽塊32之一部分上方及多晶矽塊48之一部分上方。執行SiCN蝕刻以移除SiCN層54之經暴露部分。執行氧化物蝕刻以移除氧化物層52及氧化物間隔物58的經暴露部分。在邏輯區中,移除氧化物層58及SiCN層54。所得結構顯示於圖13A至圖13C中。
在光阻劑移除後,執行SiCN蝕刻以移除記憶體區中之SiCN層50及SiCN層54的經暴露部分。接著係使用多晶矽蝕刻以移除記憶體區中之多晶矽塊38及48的經暴露部分,留下原始多晶矽38之多晶矽塊38a及38b,並減少多晶矽塊48之橫向大小,如圖14A至圖14C中所示。光阻劑係形成在結構上方,並經圖案化以將其從相鄰於多晶矽塊48的記憶體區之一部分移除。執行氧化物蝕刻以使氧化物28的經暴露部分(其在多晶矽塊48之一側上)凹陷。在光阻劑移除之後,在記憶體單元區域中之記憶體單元的邊緣處之經暴露矽鰭片可係可選地經受磊晶生長以放大矽鰭片之頂部部分26a。氧化物層52及SiCN層50係從記憶體區移除(使用光阻劑在邏輯區上方)。氧化物 62之一適形層係形成於結構上方。氮化物層64係接著形成於結構上方,如圖15A至圖15D中所示。氧化物66(例如,ILD氧化物)係形成在結構上方,並經受使用氮化物64作為拋光終止的CMP平面化。光阻劑68係形成在結構上方並經圖案化以使多晶矽塊38a上方的區及邏輯區暴露。使用氮化物蝕刻以移除記憶體區中之多晶矽塊38a的頂部上方之氮化物層64的部分、及邏輯區中的氮化物層64,如圖16A至圖16D中所示。
在光阻劑移除之後,使用多晶矽蝕刻及氧化物蝕刻以移除記憶體區及周圍氧化物中之多晶矽塊38a、及邏輯區中之多晶矽層38。高K金屬閘極層HKMG 70係接著形成在結構上方,填充由經移除多晶矽塊38a所留下的空隙。HKMG 70包含在一導電金屬層74下方的一高K材料(即,具有大於氧化物(諸如HfO2、ZrO2、TiO2、Ta2O5)或其他適當材料等之介電常數的介電常數K)之一絕緣層72。可使用原子層化學氣相沉積、及回蝕以完成此形成。高K金屬閘極層亦將形成在邏輯區中(亦即,用於形成HKMG的程序流程針對記憶體區及邏輯區兩者係相同的)。所得結構顯示於圖17A至圖17D中。
氮化物係形成在結構上方,接續以CMP平面化,覆蓋HKMG 70的頂部。藉由圖案化光阻劑及氧化物蝕刻將ILD氧化物66從記憶體區移除。金屬接觸件78係形成在結構上(一者至HKMG 70之側,且一者至多晶矽塊48之側),接續以使用氮化物76作為蝕刻終止的CMP。金屬接觸件78可包括Ti 80、TiN 82、及W 84子層, 其等在W CMP步驟之前退火。氮化物86係形成在結構上方。所得結構繪示於圖18A至圖18D中。氧化物88係形成在結構上方。經圖案化之光阻劑係用以形成延伸通過氧化物88及氮化物86的金屬接觸件90,以與各種組件接觸。最終結構顯示於圖19A至圖19D中。
圖20A及圖20B顯示單一記憶體單元之最終結構的透視圖,該單一記憶體單元具有沿著基材鰭片26之一者所形成的一浮閘電晶體及字線電晶體。記憶體單元包括間隔開的一位元線接觸件78a及源極線接觸件78b,其等係與鰭片26之經放大頂部部分26a電接觸的電極。各電極78a及78b設置在鰭片26的兩個相對側上以及頂部上。介於電極78a與78b之間為一字線閘70、一浮閘32、一控制閘38b、及一抹除閘48。字線閘70係沿著鰭片26的兩個相對側及頂部延伸並且與該鰭片的兩個相對側及頂部絕緣。浮閘32係僅設置在鰭片26的一側上。控制閘設置在鰭片26上方、以及在浮閘32上方。抹除閘48設置在鰭片26上方以及部分地在浮閘32上方,並包括凹口48a,該凹口面對浮閘32之一上隅角以用於增強的抹除效率。鰭片26包括通道區,其係從電極78a(其係汲極或位元線接觸件)延伸至電極78b(其係源極接觸件)。由字線閘圍繞的通道區之一部分的導電率係由字線閘所控制,而相鄰於浮閘的通道區之另一部分的導電率係由浮閘所控制。
應理解到雖然在本文中的圖式展示單一記憶體單元,但多個記憶體單元係沿著鰭片26端對端地形成而形成記憶體單元之一行,且記憶體單元之其他行係沿著平行於所示鰭片26延伸的其他鰭片 而形成。各記憶體單元係形成在(或相鄰於)矽基材中所形成的兩個鰭片上方,且在垂直及水平兩方向上具有非均勻摻雜輪廓。鰭片之間的隔離溝槽係以氧化矽填充。此finfet架構允許由於垂直方向上的通道寬度延伸而增加每單元面積的有效讀取電流密度。浮閘較佳的係n+型多晶矽(或非晶矽),設置在鰭片之間並相鄰於鰭片之一部分,且藉由氧化物而與其等隔離。浮閘在鰭片之頂部上方以垂直方向延伸。浮閘具有類箱形狀,具有矩形垂直剖面形狀(亦即,從該側看之一剖面,參見圖19A及圖19C)。浮閘及鰭片的相鄰部分形成單元的第一電晶體,稱為浮閘電晶體。浮閘電晶體係操作類似一完全空乏的絕緣體上覆矽電晶體。此組態允許浮閘與相鄰單元寄生耦合的有效減少,而同時保持合理的浮閘尺寸。浮閘之一部分設置在鰭片的頂部(其可限制閘極堆疊的高度)下方,促進與HKMG CMOS程序流程的整合。
控制閘較佳的係n+型多晶矽(或非晶矽),覆蓋浮閘的一部分,並藉由介電質(氧化矽-氮化物-氧化物堆疊或類似者)來自浮閘及自鰭片的頂部隔離。抹除閘較佳的係n+型多晶矽(或非晶矽)並覆蓋浮閘的剩餘部分且係藉由穿隧氧化物而自浮閘隔離。在一側上,抹除閘係藉由氧化矽或藉由氧化矽/氮化物/氧化物間隔物而自控制閘隔離。在另一側上,抹除閘在浮閘上方延伸,藉由高效率隅角增強的富爾諾罕(Fowler-Nordheim)穿隧機制以形成用於抹除操作之圍繞隅角形狀(亦即,凹口48a)。字線閘較佳的係覆蓋鰭片之兩側表面上的finfet通道區之第二部分的金屬(包括鎢及/或功函數調整金 屬)。金屬字線閘及下伏鰭片部分形成字線電晶體。字線電晶體的Finfet架構允許改善來自共用相同行的未選定單元之次臨限值漏電流的控制,並改善高溫讀取性能及相關的記憶體分區。
源極電極78b由W/TiN/TiSi2堆疊(或類似者)組成在生長在finfet上方之放大的磊晶形狀26a之頂部上,且相鄰於浮閘電晶體。單元之源極電極78b共用相同列中之其他單元的源極電極,形成在列方向上延伸的共同源極線。位元線電極78a由W/TiN/TiSi2堆疊(或類似者)組成在係生長在finfet上方之放大的磊晶形狀26a之頂部上,且相鄰於字線電晶體。位元線電極78a係連接至共用相同行之相鄰單元的位元線電極,並連接在一起以形成在行方向延伸的共同位元線92。字線及浮閘電晶體被氮化矽間隔物所圍繞,將其等自源極及位元線電極區隔離。鰭片26較佳的係n+型摻雜在相鄰於位元線電極、源極線電極、在氮化矽間隔物底下、及在不相鄰於浮閘的區中之抹除閘底下的該等區中。鰭片26係p型摻雜在相鄰於浮閘的區中及在字線閘底下的區中。垂直P型摻雜輪廓係高度不均勻的,在鰭片的頂部部分中具有相對低的摻雜以及在鰭片的底部處具有非常高的摻雜。高度摻雜的輪廓之頂部應在浮閘的底部上方,以避免在finfet通道的底部部分中之寄生洩漏路徑的形成。可透過在上述程序流程的不同階段執行的一或多個植入來達成所欲的摻雜輪廓。該等植入可與邏輯區共用、或僅實施在記憶體區上。
此記憶體單元架構允許達成浮閘的合理實體尺寸,而簡化處理,並解決關於彈道傳輸及超薄多晶矽沉積處理的問題。此外, 嵌入浮閘之至少一些者於鰭片之間解決相關的隔離及串音問題,而同時最佳化用於高K金屬閘極整合的閘極堆疊拓撲並提供用於進一步單元大小擴縮的方式。
第二實施例的形成係顯示於圖21A至圖25A、圖21B至圖25B、圖21C至圖25C、及圖25D中。該程序以圖5A至圖5C的相同結構開始。執行氧化物蝕刻以移除由光阻劑30所留下暴露的氧化物28的該等部分,而從記憶體區中的交替溝槽24移除大部分氧化物28。移除光阻劑30之後,原位n型摻雜多晶矽94之一薄適形層係形成在結構上方,以多晶矽94內襯記憶體區中之交替溝槽24的壁(如圖21A至圖21C中所示),而不是形成填充如以上所揭示的關於圖6A至圖6C之交替溝槽的多晶矽32之一厚層。使用接續以CMP平面化之氧化物沉積來以氧化物96填充溝槽24的其餘部分及平面化該結構,留下具有U形剖面形狀的多晶矽層94。接著使用多晶矽蝕刻以使U形多晶矽層94之頂部凹陷,如圖22A至圖22C中所示。氧化物係形成在結構上方,且使用CMP以降低且平面化結構的上表面(使用氮化物14作為CMP終止)。使用氮化物蝕刻以移除氮化物14。氧化物層係形成在結構上方,其係接續以使用多晶矽94作為終止的CMP或回蝕,如圖23A至圖23C中所示。
光阻劑係形成在結構上方並經圖案化以使U形多晶矽94內部的氧化物96暴露。接著使用氧化物蝕刻以移除U形多晶矽94內部的氧化物96。在光阻劑移除之後,接著形成ONO絕緣層34在如以上所討論的結構上方,如在圖24A至圖24C中所示。使用關於圖 8A至圖8C至圖19A至圖19C、及圖15D至圖19D之上述處理步驟來繼續處理,導致圖25A至圖25D中所示之最終結構。在此第二實施例中之最終記憶體單元具有與第一實施例中該者基本上相同的結構,除了浮閘具有U形剖面形狀,而不是箱形狀,且控制閘38b具有向下延伸入浮閘94之U形狀的內部之下部分以用於增強浮閘94與控制閘38b之間的電容耦合。圖26A及圖26B分別展示第一及第二實施例的剖面形狀的差異。圖27A及圖27B分別係第一及第二實施例的俯視圖。
應了解,本發明不受限於本文上述提及與描述的(多個)實施例,而是涵蓋屬於藉此支持之申請專利範圍之範疇內的任何及所有變化例。例如,本文中對本發明的引述並非意欲用以限制任何申請專利範圍或申請專利範圍用語之範疇,而僅是用以對可由一或多項請求項所涵蓋的一或多種技術特徵作出引述。上文描述之材料、製程及數值實例僅為例示性,且不應視為對任何申請專利範圍之限制。例如,浮閘可由非晶矽而不是多晶矽所形成。進一步,不需要依所闡釋之精確順序來執行所有方法步驟。最後,單一材料層可形成為多個具有同樣或類似材料之層,且反之亦然。
應注意的是,如本文中所使用,「在…上方(over)」及「在…之上(on)」之用語皆含括性地包括「直接在…之上(directly on)」(無居中的材料、元件或間隔設置於其間)及「間接在…之上(indirectly on)」(有居中的材料、元件或間隔設置於其間)。同樣地,「相鄰的(adjacent)」一詞包括了「直接相鄰的」(無居中的材 料、元件或間隔設置於其間)及「間接相鄰的」(有居中的材料、元件或間隔設置於其間)的含意,「安裝於(mounted to)」一詞則包括了「直接安裝於(directly mounted to)」(無居中的材料、元件或間隔設置於其間)及「間接安裝於(indirectly mounted to)」(有居中的材料、元件或間隔設置於其間)的含意,以及「電耦接(electrically coupled)」一詞則包括了「直接電耦接(directly electrically coupled to)」(無居中的材料或元件於其間將各元件電性相連接)及「間接電耦接(indirectly electrically coupled to)」(有居中的材料或元件於其間將各元件電性相連接)的含意。舉例而言,「在基材上方(over a substrate)」形成元件可包括直接在基材上形成元件而其間無居中的材料/元件存在,以及間接在基材上形成元件而其間有一或多個居中的材料/元件存在。
10‧‧‧基材
12‧‧‧二氧化矽(氧化物)層/氧化物/氮化物層
14‧‧‧氮化矽(氮化物)層/氮化物
16‧‧‧硬遮罩材料/條
18‧‧‧光阻劑

Claims (25)

  1. 一種非揮發性記憶體單元,其包含:一半導體基材,其具有一上表面,該上表面具有向上延伸的一鰭片,該鰭片包括彼此相對的第一側表面及第二側表面;一第一電極,其與該鰭片的一第一部分電接觸;一第二電極,其與該鰭片的一第二部分電接觸,其中該鰭片的該第一部分與該第二部分係彼此間隔開使得該鰭片的一通道區包括該第一側表面及該第二側表面的部分並延伸於該鰭片的該第一部分與該第二部分之間;一浮閘,其沿著該通道區的一第一部分延伸,其中該浮閘沿著該第一側表面延伸且與該第一側表面絕緣,且其中該浮閘沒有部分沿著該第二側表面延伸;一字線閘,其沿著該通道區的一第二部分延伸,其中該字線閘沿著該第一側表面及該第二側表面延伸且與該第一側表面及該第二側表面絕緣;一控制閘,其經設置於該浮閘上方且與該浮閘絕緣;一抹除閘,其具有一第一部分及一第二部分,該第一部分經橫向設置成相鄰於該浮閘且與該浮閘絕緣,該第二部分經垂直設置於該浮閘上方且與該浮閘絕緣。
  2. 如請求項1之非揮發性記憶體單元,其中沒有導電閘沿著該第二側表面的一部分設置且與該第二側表面的該部分絕緣,該第二側表面的該部分係相對於該浮閘所沿著延伸的該第一側表面的一部分。
  3. 如請求項1之非揮發性記憶體單元,其中該字線閘包括一金屬材料,且其中該字線閘係藉由一高K絕緣材料而與該第一側表面及該第二側表面絕緣。
  4. 如請求項3之非揮發性記憶體單元,其中該浮閘、該控制閘、及該抹除閘各自包括多晶矽材料。
  5. 如請求項4之非揮發性記憶體單元,其中該第一電極及該第二電極各自包括一金屬材料。
  6. 如請求項1之非揮發性記憶體單元,其中該基材的該上表面包括向上延伸的一第二鰭片,該第二鰭片包括彼此相對的第三側表面及第四側表面,且其中該浮閘的至少一部分設置在該鰭片與該第二鰭片之間。
  7. 如請求項1之非揮發性記憶體單元,其中該控制閘及該抹除閘各自垂直地設置在該鰭片上方。
  8. 如請求項1之非揮發性記憶體單元,其中該鰭片的該第一部分及該第二部分各自具有大於該鰭片之該通道區的一寬度的一寬度。
  9. 如請求項1之非揮發性記憶體單元,其中該鰭片的該第一部分及該第二部分各自具有大於該鰭片之該通道區的一高度的一高度。
  10. 如請求項1之非揮發性記憶體單元,其中該第一電極沿著該鰭片的該第一部分的該第一側表面及該第二側表面延伸,且其中該第二電極沿著該鰭片的該第二部分的該第一側表面及該第二側表面延伸。
  11. 如請求項1之非揮發性記憶體單元,其中該浮閘具有一矩形垂直剖面。
  12. 如請求項1之非揮發性記憶體單元,其中該浮閘具有一U形垂直剖面。
  13. 如請求項12之非揮發性記憶體單元,其中該控制閘包括延伸入該浮閘的該U形垂直剖面中的一下部分。
  14. 一種形成一非揮發性記憶體單元的方法,其包含:形成溝槽入一半導體基材的一上表面中使得該上表面包括向上延伸的一鰭片,該鰭片包括彼此相對的第一側表面及第二側表面;形成一第一電極,其與該鰭片的一第一部分電接觸;形成一第二電極,其與該鰭片的一第二部分電接觸,其中該鰭片的該第一部分與該第二部分係彼此間隔開使得該鰭片的一通道區包括該第一側表面及該第二側表面的部分並延伸於該鰭片的該第一部分與該第二部分之間;形成一浮閘,其沿著該通道區的一第一部分延伸,其中該浮閘沿著該第一側表面延伸且與該第一側表面絕緣,且其中該浮閘沒有部分沿著該第二側表面延伸;形成一字線閘,其沿著該通道區的一第二部分延伸,其中該字線閘沿著該第一側表面及該第二側表面延伸且與該第一側表面及該第二側表面絕緣;形成一控制閘,其經設置於該浮閘上方並與該浮閘絕緣;形成一抹除閘,其具有一第一部分及一第二部分,該第一部分經橫向設置成相鄰於該浮閘且與該浮閘絕緣,該第二部分經垂直設置於該浮閘上方且與該浮閘絕緣。
  15. 如請求項14之方法,其中沒有導電閘沿著該第二側表面的一部分設置且與該第二側表面的該部分絕緣,該第二側表面的該部分係相對於該浮閘所沿著延伸的該第一側表面的一部分。
  16. 如請求項14之方法,其中該字線閘包括一金屬材料,且其中該字線閘係藉由一高K絕緣材料而與該第一側表面及該第二側表面絕緣。
  17. 如請求項14之方法,其中該浮閘、該控制閘、及該抹除閘各自包括多晶矽材料。
  18. 如請求項17之方法,其中該第一電極及該第二電極各自包括一金屬材料。
  19. 如請求項14之方法,其中該基材的該上表面包括向上延伸的一第二鰭片,該第二鰭片包括彼此相對的第三側表面及第四側表面,且其中該浮閘的至少一部分設置在該鰭片與該第二鰭片之間。
  20. 如請求項14之方法,其中該控制閘及該抹除閘係各自垂直地設置在該鰭片上方。
  21. 如請求項14之方法,其中該鰭片的該第一部分及該第二部分各自具有分別大於該鰭片之該通道區的一寬度及一高度的一寬度及一高度。
  22. 如請求項14之方法,其中該第一電極沿著該鰭片的該第一部分的該第一側表面及該第二側表面延伸,且其中該第二電極沿著該鰭片的該第二部分的該第一側表面及該第二側表面延伸。
  23. 如請求項14之方法,其中該浮閘具有一矩形垂直剖面。
  24. 如請求項14之方法,其中該浮閘具有一U形垂直剖面。
  25. 如請求項24之方法,其中該控制閘包括延伸入該浮閘的該U形垂直剖面中的一下部分。
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