KR20200111789A - 2 트랜지스터 finfet 기반 분리형 게이트 비휘발성 플로팅 게이트 플래시 메모리 및 제조 방법 - Google Patents

2 트랜지스터 finfet 기반 분리형 게이트 비휘발성 플로팅 게이트 플래시 메모리 및 제조 방법 Download PDF

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실리콘 스토리지 테크놀로지 인크
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Abstract

서로 반대편에 있는 제1 및 제2 측부 표면들을 갖는 위쪽으로 연장되는 핀을 가진 상부 표면을 구비한 반도체 기판 상에 형성된 비휘발성 메모리 셀. 제1 및 제2 전극들은 핀의 제1 및 제2 부분들과 전기적으로 접촉한다. 핀의 채널 영역이 핀의 제1 및 제2 부분들 사이에 연장되는 제1 및 제2 측부 표면들의 부분들을 포함한다. 플로팅 게이트가 채널 영역의 제1 부분의 제1 측부 표면을 따라 연장되며, 여기서 플로팅 게이트의 어떤 부분도 제2 측부 표면을 따라 연장되지 않는다. 워드 라인 게이트가 채널 영역의 제2 부분의 제1 및 제2 측부 표면들을 따라 연장된다. 제어 게이트가 플로팅 게이트 위에 배치된다. 소거 게이트가 플로팅 게이트에 측방향으로 인접하게 배치된 제1 부분 및 플로팅 게이트 위에 수직으로 배치된 제2 부분을 갖는다.

Description

2 트랜지스터 FINFET 기반 분리형 게이트 비휘발성 플로팅 게이트 플래시 메모리 및 제조 방법
우선권 주장
본 특허 출원은 발명의 명칭이 "2 트랜지스터 finfet 기반 분리형 게이트 비휘발성 플로팅 게이트 플래시 메모리 및 제조 방법(Two Transistor Finfet-Based Split Gate Non-volatile Floating Gate Flash Memory And Method of Fabrication)"인, 2018년 3월 22일자로 출원된, 미국 특허 출원 제15/933,124호에 대한 우선권을 주장한다.
기술분야
본 발명은 비휘발성 플래시 메모리 셀 어레이들에 관한 것이다.
비휘발성 메모리 디바이스들은 본 기술 분야에 잘 알려져 있다. 예를 들어, 분리형 게이트 메모리 셀이 미국 특허 제5,029,130호에 개시되어 있다(이는 모든 목적들을 위해 본 명세서에 참고로 포함된다). 이러한 메모리 셀은 소스 영역과 드레인 영역 사이에 연장되는 기판의 채널 영역 위에 배치되고 그의 전도율을 제어하는 제어 게이트 및 플로팅 게이트를 갖는다. (플로팅 게이트 상에 전자들을 주입함으로써) 메모리 셀을 프로그램하고, (플로팅 게이트로부터 전자들을 제거함으로써) 메모리 셀을 소거하고, (플로팅 게이트의 프로그래밍 상태를 결정하기 위해 플로팅 게이트 아래의 채널 영역의 전도율을 측정하거나 검출함으로써) 메모리 셀을 판독하기 위해 전압들의 다양한 조합들이 제어 게이트, 소스 및 드레인에 인가된다.
비휘발성 메모리 셀들 내의 게이트들의 구성 및 개수는 달라질 수 있다. 예를 들어, 미국 특허 제7,315,056호(이는 모든 목적들을 위해 본 명세서에 참고로 포함된다)는 소스 영역 위에 프로그램/소거 게이트를 추가로 포함하는 메모리 셀을 개시한다. 미국 특허 제7,868,375호(이는 모든 목적들을 위해 본 명세서에 참고로 포함된다)는 소스 영역 위에 소거 게이트를 그리고 플로팅 게이트 위에 커플링 게이트를 추가로 포함하는 메모리 셀을 개시한다. 미국 특허 제6,747,310호, 제7,868,375호, 제9,276,005호 및 제9,276,006호(이들이 또한 모든 목적을 위해 본 명세서에 참고로 포함된다)를 또한 참조한다.
리소그래피 크기를 축소시켜서 채널 폭을 감소시키는 문제가 모든 반도체 디바이스들에 영향을 미치기 때문에, Fin-FET 타입의 구조가 제안되었다. Fin-FET 타입의 구조에서, 반도체 기판 재료의 핀(fin) 형상 부재가 소스 영역을 드레인 영역에 접속시킨다. 핀 형상 부재는 상부 표면 및 2개의 서로 반대편에 있는 측부 표면들을 갖는다. 이어서 소스 영역으로부터 드레인 영역으로의 전류가 상부 표면뿐만 아니라 2개의 측부 표면들을 따라 흐를 수 있다. 이에 따라, 채널 영역을 2개의 측부 표면들에 "폴딩"하여서, 채널 영역의 "풋프린트"를 감소시킴으로써, 더 많은 반도체 실면적(real estate)을 희생시킴이 없이, 채널 영역의 표면 폭이 증가되며, 그에 의해 전류 흐름을 증가시킨다. 그러한 Fin-FET들을 사용한 비휘발성 메모리 셀들이 개시되었다. 종래 기술의 Fin-FET 비휘발성 메모리 구조들의 몇몇 예들은 미국 특허 제7,423,310호, 제7,410,913호, 제8,461,640호 및 제9,634,018호를 포함한다. 그러나, 이들 종래 기술의 Fin-FET 구조는 플로팅 게이트를 스택 게이트 디바이스로서 사용하는 것, 또는 트랩핑 재료를 사용하는 것, 또는 전하들을 저장하기 위해 SRO(silicon rich oxide)를 사용하거나 나노결정 실리콘을 사용하는 것, 또는 2개 초과의 게이트를 갖는 메모리 셀들에 대해 너무 단순하거나 문제가 되는 게이트들의 수에 대해 너무 복잡한 다른 메모리 셀 구성들을 개시하였다.
메모리 셀들의 크기를 축소할 때 본 발명자들에 의해 많은 문제들이 발견되었다. 초박형 폴리실리콘 또는 비정질 실리콘 막 침착 및 도핑 기술들은 복잡하고 구조적 불균일성과 조합된 불충분하고 불균일한 도핑으로 인해 종종 어려움을 겪는다. 초박형 폴리실리콘 플로팅 게이트들에서의 탄도 전자 전달은 프로그래밍 문제로 이어진다(초박형 플로팅 게이트들에서 핫 전자(hot electron)들을 포획하기 어려움). 플로팅 게이트 위에 제어 게이트를 통합하는 것은 두꺼운 폴리 스택을 야기하여 고급 CMOS 기술들(하이 K 금속 게이트 프로세스 흐름들에 사용되는 CMP 평탄화 단계들 및 이어지는 고급 리소그래피 단계들)에 대해 심각한 프로세스 통합 문제들을 제기한다. 이웃하는 플로팅 게이트들 간의 용량성 결합은 수평 스케일링에 따라 급격히 증가된다. 이것은 강한 누화(cross-talk) 효과를 야기하고 계획적으로 복잡한 관리를 요구한다(셀의 판독 전류는 이웃 셀들의 충전 상태에 의존하게 된다). 평면 플로팅 게이트 메모리 셀들의 스케일링은 트랜지스터들 폭 스케일링과 관련된 판독 전류들의 감소에 의해 제한된다. 더 낮은 판독 전류들은 액세스 시간들에 불리하고 고속 액세스 시간 사양을 충족시키기 위해 복잡한 설계 기술들을 요구한다. 평면 플로팅 게이트 아키텍처는 고급 기술 노드들에서 플로팅 게이트 및 선택 트랜지스터들의 하위 임계 누설(sub-threshold leakage)의 효율적인 제어를 허용하지 않아, 선택 셀과 동일한 비트 라인을 공유하는 비선택 셀들로부터의 높은 배경 누설을 야기한다.
전술된 문제는 비휘발성 메모리 셀로서, 서로 반대편에 있는 제1 및 제2 측부 표면들을 포함하는 위쪽으로 연장되는 핀을 가진 상부 표면을 갖는 반도체 기판, 핀의 제1 부분과 전기적으로 접촉하는 제1 전극, 핀의 제2 부분과 전기적으로 접촉하는 제2 전극 - 핀의 제1 및 제2 부분들은 서로 이격되어, 핀의 채널 영역이 제1 및 제2 측부 표면들의 부분들을 포함하고 핀의 제1 및 제2 부분들 사이에 연장됨 -, 채널 영역의 제1 부분을 따라 연장되는 플로팅 게이트 - 플로팅 게이트는 제1 측부 표면을 따라 연장되고 제1 측부 표면으로부터 절연되며, 플로팅 게이트의 어떤 부분도 제2 측부 표면을 따라 연장되지 않음 -, 채널 영역의 제2 부분을 따라 연장되는 워드 라인 게이트 - 워드 라인 게이트는 제1 및 제2 측부 표면들을 따라 연장되고 제1 및 제2 측부 표면들로부터 절연됨 -, 플로팅 게이트 위에 배치되고 플로팅 게이트로부터 절연된 제어 게이트, 및 플로팅 게이트에 측방향으로 인접하게 배치되고 플로팅 게이트로부터 절연된 제1 부분, 및 플로팅 게이트 위에 수직으로 배치되고 플로팅 게이트로부터 절연된 제2 부분을 갖는 소거 게이트를 포함하는, 비휘발성 메모리 셀에 의해 해결된다.
비휘발성 메모리 셀을 형성하는 방법은 반도체 기판의 상부 표면이 서로 반대편에 있는 제1 및 제2 측부 표면들을 포함하는 위쪽으로 연장되는 핀을 갖도록 상부 표면 내로 트렌치들을 형성하는 단계, 핀의 제1 부분과 전기적으로 접촉하는 제1 전극을 형성하는 단계, 핀의 제2 부분과 전기적으로 접촉하는 제2 전극을 형성하는 단계 - 핀의 제1 및 제2 부분들은 서로 이격되어, 핀의 채널 영역이 제1 및 제2 측부 표면들의 부분들을 포함하고 핀의 제1 및 제2 부분들 사이에 연장됨 -, 및 채널 영역의 제1 부분을 따라 연장되는 플로팅 게이트를 형성하는 단계 - 플로팅 게이트는 제1 측부 표면을 따라 연장되고 제1 측부 표면으로부터 절연되며, 플로팅 게이트의 어떤 부분도 제2 측부 표면을 따라 연장되지 않음 -, 채널 영역의 제2 부분을 따라 연장되는 워드 라인 게이트를 형성하는 단계 - 워드 라인 게이트는 제1 및 제2 측부 표면들을 따라 연장되고 제1 및 제2 측부 표면들로부터 절연됨 -, 플로팅 게이트 위에 배치되고 플로팅 게이트로부터 절연된 제어 게이트를 형성하는 단계, 및 상기 플로팅 게이트에 측방향으로 인접하게 배치되고 플로팅 게이트로부터 절연된 제1 부분, 및 플로팅 게이트 위에 수직으로 배치되고 플로팅 게이트로부터 절연된 제2 부분을 갖는 소거 게이트를 형성하는 단계를 포함한다.
본 발명의 다른 목적들 및 특징들이 명세서, 청구범위 및 첨부 도면의 검토에 의해 명백해질 것이다.
도 1a 내지 도 19a는 본 발명의 분리형 게이트 비휘발성 메모리 셀을 형성함에 있어서의 단계들을 도시하는 (로우(row) 방향을 따른) 측단면도들이다.
도 1b 내지 도 19b는 본 발명의 분리형 게이트 비휘발성 메모리 셀을 형성함에 있어서의 단계들 중의 기판의 로직 영역을 도시하는 측단면도들이다.
도 5c 내지 도 19c는 본 발명의 분리형 게이트 비휘발성 메모리 셀을 형성함에 있어서의 단계들을 도시하는 (컬럼(column) 방향을 따른) 측단면도들이다.
도 5d는 도 5a 및 도 5c의 도면들의 방향을 예시하는 평면도이다.
도 15d 내지 도 19d는 본 발명의 분리형 게이트 비휘발성 메모리 셀을 형성함에 있어서의 단계들을 도시하는 (컬럼 방향을 따른) 측단면도들이다.
도 20a 및 도 20b는 본 발명의 분리형 게이트 비휘발성 메모리 셀의 부분 사시도들이다.
도 21a 내지 도 25a는 본 발명의 분리형 게이트 비휘발성 메모리 셀의 대안적인 실시예를 형성함에 있어서의 단계들을 도시하는 (로우 방향을 따른) 측단면도들이다.
도 21b 내지 도 25b는 본 발명의 분리형 게이트 비휘발성 메모리 셀의 대안적인 실시예를 형성함에 있어서의 단계들 중의 기판의 로직 영역을 도시하는 측단면도들이다.
도 21c 내지 도 25c는 본 발명의 분리형 게이트 비휘발성 메모리 셀의 대안적인 실시예를 형성함에 있어서의 단계들을 도시하는 (컬럼 방향을 따른) 측단면도들이다.
도 25d는 본 발명의 분리형 게이트 비휘발성 메모리 셀의 대안적인 실시예를 형성함에 있어서의 최종 단계들을 도시하는 (컬럼 방향을 따른) 측단면도이다.
도 26a는 제1 실시예의 메모리 셀 컴포넌트들을 도시하는 (컬럼 방향을 따른) 측단면도이다.
도 26b는 제2 실시예의 메모리 셀 컴포넌트들을 도시하는 (컬럼 방향을 따른) 측단면도이다.
도 27a는 제1 실시예의 메모리 셀 컴포넌트들을 도시하는 평면도이다.
도 27b는 제2 실시예의 메모리 셀 컴포넌트들을 도시하는 평면도이다.
다음에 설명되는 실시예들은 종래의 분리형 게이트 메모리에 특유한 스케일링 문제들을 효과적으로 해결한다. 구체적으로, 본 발명의 분리형 게이트 메모리 셀은 주류 FinFet CMOS 제조 흐름들과 호환되는 2개의 트랜지스터를 포함한다. 2개의 트랜지스터는 직렬로 접속된다. 각각의 트랜지스터는 2개의 인접한 실리콘 핀 상에 형성된다. 제1 트랜지스터(워드 라인 또는 선택 트랜지스터로 불림)는 실리콘 핀들 중 하나를 감싸는 HKMG 게이트 전극을 갖는 FinFet 아키텍처를 갖는다. 제2 트랜지스터(플로팅 게이트 트랜지스터로 불림)는 2개의 실리콘 핀 사이에 삽입된 폴리실리콘 플로팅 게이트를 갖는다. 플로팅 게이트 트랜지스터는 초박형 채널이 채널로서 사용된 실리콘 핀의 일측에만 위치된 플로팅 게이트에 의해 전기적으로 제어되는 완전 공핍형 SOI형 모드에서 동작된다. 플로팅 게이트 트랜지스터는 개선된 내구성 및 신뢰성을 허용하는 분리형 게이트 아키텍처(분리된 제어 게이트 및 소거 게이트)를 갖는다. 이러한 아키텍처는 적정한 플로팅 게이트 물리적 치수들을 유지하고 주요 메모리 셀 스케일성 문제들(하이 K 금속 게이트 통합, 판독 전류 스케일링, 플로팅 게이트 누화 및 격리, 및 선택 및 비선택 셀들 누설 제어)을 해결하면서 (선택 셀 및 비선택 셀 둘 모두로부터 비롯되는) 셀 누설의 효율적인 제어를 허용한다. 2개의 개시된 실시예가 있다. 제1 실시예는 박스 형상의 플로팅 게이트를 사용하여 구현된다. 제2 실시예는 U 형상의 플로팅 게이트를 사용하여 구현되어, 향상된 프로그램 효율을 위해 플로팅 게이트에 대한 개선된 제어 게이트 결합을 허용한다.
제1 실시예의 형성은 도 1a 내지 도 19a, 도 5c 내지 도 19c, 도 5d, 및 도 15d 내지 도 19d(기판의 메모리 영역에서의 메모리 셀들의 형성을 도시함) 및 도 1b 내지 도 19b(동일한 기판의, 로직 영역으로도 불리는, 주변 영역에서의 로직 디바이스의 형성을 도시함)에 도시되어 있다. 프로세스는 실리콘 반도체 기판(10)의 메모리 영역 부분 및 로직 영역 부분 둘 모두 상에 실리콘 이산화물(산화물) 층(12)을 형성하는 것에 의해 시작된다. 산화물 층(12) 상에 실리콘 질화물(질화물) 층(14)을 형성한다. 질화물 층(14) 상에 하드 마스크 재료(16)를 형성한다. 하드 마스크 재료(16) 상에 포토레지스트(18)를 형성한다. 이어서 포토레지스트가 패터닝되는데, 이는 포토레지스트의 부분들을 선택적으로 노출시키고, 포토레지스트의 부분들을 선택적으로 제거하여 하부 재료의 선택적 부분들(즉, 이 경우에 하드 마스크 재료(16)의 스트립들)을 노출시키는 포토리소그래피 프로세스를 포함한다. 결과적인 구조물이 도 1a 및 도 2a에 도시되어 있다.
에치를 수행하여 하드 마스크 재료(16)의 노출된 부분들을 제거하여, (포토레지스트 제거 후에) 도 2a 및 도 2b에 도시된 바와 같은 하드 마스크 재료(16)의 수직 스트립들을 남긴다. 산화물 침착에 이어서 이방성 산화물 에치 - 이는 하드 마스크 스트립들(16)의 수직 측벽들 상에 스페이서들(20)을 남김 - 를 수행하는 것에 의해 하드 마스크 재료 스트립들(16)의 측부들을 따라 산화물 스페이서들(20)을 형성한다. 포토레지스트를 구조물 위에 형성하고, 메모리 영역에서 교번하는 스페이서들(20)(예를 들어, 각각의 스트립(16)을 따른 오른쪽 스페이서) 및 로직 영역에서 스페이서들(20)의 쌍들을 덮는 포토레지스트의 스트립들을 남기도록 패터닝한다. 이어서 산화물 에치를 이용하여 포토레지스트에 의해 노출된 채로 남겨진 그 산화물 스페이서들(20)을 제거한다. 포토레지스트 제거 후에, 도 3a 및 도 3b에 도시된 바와 같이, 에치를 수행하여 하드 마스크 스트립들(16)을 제거한다.
한 번 이상의 에치를 수행하여 산화물 스페이서들(20) 아래에 있지 않은 질화물(14), 산화물(12) 및 기판(10)의 상부 부분들의 그 부분들을 제거하며, 그 결과 기판 내로 연장되는 트렌치들(24), 및 인접한 트렌치들(24) 사이의 기판(10)의 얇은 핀 구조물들(26)을 형성한다. 핀들(26)은 수직/컬럼 방향으로 연장되고, 도 4a 및 도 4b에 예시된 바와 같이, 메모리 영역 및 로직 영역 둘 모두에서 서로 평행하다. 구조물 위에 절연 재료(28)(예를 들어, 산화물)를 형성하고(트렌치들(24)을 산화물(28)로 채우는 것을 포함함), 이어서 산화물 평탄화에 의해 질화물(14)의 상부 위의 산화물(28)의 임의의 부분을 제거한다. 포토레지스트(30)를 구조물 위에 형성하고, 도 5a와 도 5c 및 도 5d에 도시된 바와 같이 메모리 영역에서 교번하는 채워진 트렌치들 위의 포토레지스트(30)의 부분들을 제거하고 도 5b에 의해 도시된 바와 같이 로직 영역 전체를 덮인 채로 남기도록 패터닝한다. 산화물 에치를 수행하여 포토레지스트(30)에 의해 노출된 채로 남겨진 산화물(28)의 그 부분들을 제거하여, 메모리 영역에서 교번하는 트렌치들(24)로부터 산화물(28)의 대부분을 제거한다. 포토레지스트(30)가 제거된 후에, 이어서 구조물 위에 폴리실리콘의 두꺼운 층을 형성하여, 도 6a 내지 도 6c에 예시된 바와 같이, 메모리 영역 내의 교번하는 트렌치들(24)을 폴리실리콘(32)으로 채운다. 폴리 에치를 이용하여 폴리(32)의 상부 부분을 제거하고, 산화물(28)의 상부 아래의 트렌치들(24)에서 폴리를 리세스한다. 산화물 침착 및 평탄화(예를 들어, CMP)를 수행하여 폴리실리콘 위에 산화물을 형성하여, 도 7a 내지 도 7c에 도시된 바와 같이, 메모리 영역에서 교번하는 핀들(26) 사이에 폴리실리콘 블록들(32)을 남긴다.
질화물 에치에 의해 메모리 영역 및 로직 영역으로부터 질화물(14)을 제거한다. 절연 층(예컨대, 산화물-질화물- 산화물 하위 층들을 갖는 ONO)(34)을 구조물 위에 형성한다. 포토레지스트(36)를 구조물 위에 형성하고, 로직 영역 및 폴리 블록들(32)에 측방향으로 인접한 메모리 영역의 그 부분들을 노출된 채로 남기도록 패터닝한다. 이어서 산화물 에치를 이용하여, 도 8a 내지 도 8c에 예시된 바와 같이, 로직 영역에서 핀들(26) 사이의 트렌치들(24) 각각에서 ONO 층(34) 및 산화물(28)의 일부를, 그리고 폴리 블록들(32)의 일측에 측방향으로 인접한 ONO 층(34) 및 산화물(28)을 제거한다. 구조물 위에 폴리실리콘 층(38)을 침착한다. 포토레지스트(40)를 구조물 위에 형성하고, 폴리 블록(32) 위에 부분적으로 노출된 채로 메모리 영역의 일부를 남기도록 패터닝한다. 에치를 이용하여, 도 9a 내지 도 9c에 도시된 바와 같이, ONO 층(34)의 노출된 부분들을 제거한다.
포토레지스트 제거 후에, 구조물 위에 산화물 층(42)을 형성한다. 질화물 침착 및 에치를 이용하여 폴리 층(38)의 측벽에서 산화물 층(42)의 수직 부분을 따른 질화물 스페이서(44)를 형성한다. 산화물 에치를 이용하여 산화물 층(42)의 노출된 부분들을 제거한다. 이어서 산화물 침착을 이용하여, 폴리 블록(32)의 노출된 부분 위를 포함하여, 구조물 위에 산화물 층(46)을 형성한다. 산화물(46)은 소거 동작들을 위한 터널 산화물로서의 역할을 할 것이다. 이어서, 도 10a 내지 도 10c에 도시된 바와 같이, 구조물 위에 폴리 층(48)을 형성한다. 폴리 에치 백, 및 산화물 에치, 및 평탄화를 수행하여, 폴리 층(48) 및 산화물(46)의 상부 부분을 제거하고, 상부 표면을 평탄화한다. 일련의 침착을 수행하여, 도 11a 내지 도 11c에 도시된 바와 같이, 구조물 상에 실리콘 탄소 질화물(SiCN) 층(50), 산화물 층(52), SiCN 층(54) 및 하드 마스크 층(56)을 형성한다.
포토레지스트를 구조물 상에 형성하고 패터닝하여 메모리 영역에서 포토레지스트의 스트립들만을 남긴다. 에치를 수행하여 하드 마스크(56)의 노출된 부분들을 제거하여, 로우/수평 방향으로 연장되는 하드 마스크(56)의 스트립들을 남긴다. 포토레지스트 제거 후에, 산화물 침착 및 에치를 수행하여 남아 있는 하드 마스크 재료의 스트립들에 대해 산화물 스페이서들(58)을 형성한다. 포토레지스트(60)를 구조물 위에 형성하고, 폴리 블록(38) 위에 위치된 스페이서들(각각의 메모리 셀에 대한) 중 하나만을 덮도록 패터닝한다. 산화물 에치를 이용하여, 도 12a 내지 도 12c에 도시된 바와 같이, 포토레지스트(60) 아래의 각각의 메모리 셀에 대한 것을 제외하고 모든 스페이서들(58)을 제거한다. 포토레지스트 제거 후에, 포토레지스트(61)를 구조물 상에 형성하고, 메모리 영역에서 폴리 블록(32)의 일부 위에 그리고 폴리 블록(48)의 일부 위에만 남아 있도록 패터닝한다. SiCN 에치를 수행하여 SiCN 층(54)의 노출된 부분들을 제거한다. 산화물 에치를 수행하여 산화물 층(52) 및 산화물 스페이서(58)의 노출된 부분들을 제거한다. 로직 영역에서, 산화물 층(58) 및 SiCN 층(54)을 제거한다. 결과적인 구조물이 도 13a 내지 도 13c에 도시되어 있다.
포토레지스트 제거 후에, SiCN 에치를 수행하여 메모리 영역에서 SiCN 층(50) 및 SiCN 층(54)의 노출된 부분들을 제거한다. 이어서 폴리 에치를 이용하여 메모리 영역에서 폴리 블록들(38 및 48)의 노출된 부분들을 제거하여, 도 14a 내지 도 14c에 도시된 바와 같이, 원래의 폴리(38)의 폴리 블록들(38a 및 38b)을 남기고 폴리 블록(48)의 측방향 크기를 감소시킨다. 포토레지스트를 구조물 위에 형성하고, 폴리 블록(48)에 인접한 메모리 영역의 일부로부터 그것을 제거하도록 패터닝한다. 산화물 에치를 수행하여 산화물(28)의 노출된 부분들을 리세스한다(폴리 블록(48)의 일측에서). 포토레지스트 제거 후에, 메모리 셀 영역에서 메모리 셀들의 에지들에 있는 노출된 실리콘 핀들은 선택적으로 에피택셜 성장을 겪어 실리콘 핀들의 상부 부분들(26a)을 확대할 수 있다. 메모리 영역으로부터 산화물 층(52) 및 SiCN 층(50)을 제거한다(로직 영역 위에 포토레지스트를 사용하여). 구조물 위에 산화물(62)의 컨포멀 층을 형성한다. 이어서, 도 15a 내지 도 15d에 도시된 바와 같이, 구조물 위에 질화물 층(64)을 형성한다. 구조물 위에 산화물(66)(예를 들어, ILD 산화물)을 형성하고, 질화물(64)을 폴리시 스톱으로서 사용하여 그것에 CMP 평탄화를 가한다. 포토레지스트(68)를 구조물 위에 형성하고, 폴리 블록(38a) 위의 영역 및 로직 영역을 노출된 채로 남기도록 패터닝한다. 질화물 에치를 이용하여, 도 16a 내지 도 16d에 도시된 바와 같이, 메모리 영역에서 폴리 블록(38a)의 상부 위의 질화물 층(64)의 부분, 및 로직 영역에서 질화물 층(64)을 제거한다.
포토레지스트 제거 후에, 폴리 에치 및 산화물 에치를 이용하여 메모리 영역에서 폴리 블록(38a) 및 주위의 산화물, 그리고 로직 영역에서 폴리 층(38)을 제거한다. 이어서 구조물 위에 하이 K 금속 게이트 층 HKMG(70)를 형성하여, 제거된 폴리 블록(38a)에 의해 남겨진 공극을 채운다. HKMG 층(70)은 전도성 금속 층(74) 아래에 하이 K 재료(즉, HfO2, ZrO2, TiO2, Ta2O5, 또는 다른 적절한 재료 등과 같은, 산화물의 유전 상수보다 큰 유전 상수 K를 가짐)의 절연 층(72)을 포함한다. 이러한 형성은 원자 층 화학 증착 및 에치 백을 이용하여 수행될 수 있다. 하이 K 금속 게이트 층은 또한 로직 영역에 형성될 것이다(즉, HKMG를 형성하기 위한 프로세스 흐름은 메모리 영역 및 로직 영역 둘 모두에 대해 동일하다). 결과적인 구조물이 도 17a 내지 도 17d에 도시되어 있다.
구조물 위에 질화물이 형성되고, 이어서 CMP 평탄화를 수행하여, HKMG(70)의 상부를 덮는다. 포토레지스트의 패터닝 및 산화물 에치에 의해 메모리 영역으로부터 ILD 산화물(66)을 제거한다. 구조물 상에 금속 콘택들(78)을 형성하고(HKMG(70)의 측에 하나, 그리고 폴리 블록(48)의 측에 하나), 이어서 질화물(76)을 에치 스톱으로서 사용하여 CMP를 수행한다. 금속 콘택들(78)은 Ti(80), TiN(82) 및 W(84) 하위 층들을 포함할 수 있으며, 이들은 W CMP 단계 전에 어닐링된다. 구조물 위에 질화물(86)을 형성한다. 결과적인 구조물이 도 18a 내지 도 18d에 예시되어 있다. 구조물 위에 산화물(88)을 형성한다. 패터닝된 포토레지스트를 사용하여 산화물(88) 및 질화물(86)을 통해 연장되는 금속 콘택들(90)을 형성하여 다양한 컴포넌트들과 접촉을 이룬다. 최종 구조물이 도 19a 내지 도 19d에 도시되어 있다.
도 20a 및 도 20b는 기판 핀들(26) 중 하나를 따라 형성된 플로팅 게이트 트랜지스터 및 워드 라인 트랜지스터를 갖는 단일 메모리 셀의 최종 구조물의 사시도들을 도시한다. 메모리 셀은 핀(26)의 확대된 상부 부분들(26a)과 전기적으로 접촉하는 전극들인, 이격된 비트 라인 콘택(78a) 및 소스 라인 콘택(78b)을 포함한다. 각각의 전극(78a 및 78b)은 핀(26)의 상부에 그리고 서로 반대편에 있는 측부들 둘 모두에 배치된다. 전극들(78a 및 78b) 사이에는 워드 라인 게이트(70), 플로팅 게이트(32), 제어 게이트(38b) 및 소거 게이트(48)가 있다. 워드 라인 게이트(70)는 핀(26)의 상부 및 서로 반대편에 있는 측부들 둘 모두를 따라 연장되고 그로부터 절연된다. 플로팅 게이트(32)는 핀(26)의 일측에만 배치된다. 제어 게이트는 핀(26) 위에, 그리고 플로팅 게이트(32) 위에 배치된다. 소거 게이트(48)는 핀(26) 위에 그리고 부분적으로 플로팅 게이트(32) 위에 배치되고, 향상된 소거 효율을 위해 플로팅 게이트(32)의 상부 모서리와 대면하는 노치(48a)를 포함한다. 핀(26)은 전극(78a)(드레인 또는 비트 라인 콘택임)으로부터 전극(78b)(소스 콘택임)까지 연장되는 채널 영역을 포함한다. 워드 라인 게이트에 의해 둘러싸인 채널 영역의 한 부분의 전도율은 워드 라인 게이트에 의해 제어되고, 플로팅 게이트에 인접한 채널 영역의 다른 부분의 전도율은 플로팅 게이트에 의해 제어된다.
본 명세서의 도면들은 단일 메모리 셀을 도시하지만, 다수의 메모리 셀들이 핀(26)을 따라 단-대-단(end to end)으로 형성되어 메모리 셀들의 컬럼을 형성하고, 메모리 셀들의 다른 컬럼들이 도시된 핀(26)에 평행하게 연장되는 다른 핀들을 따라 형성된다는 것이 인식되어야 한다. 각각의 메모리 셀은 실리콘 기판에 형성되고 수직 방향 및 수평 방향 둘 모두에서 불균일한 도핑 프로파일들을 갖는 2개의 핀 위에 또는 그에 인접하게 형성된다. 핀들 사이의 격리 트렌치들은 실리콘 산화물로 채워진다. 이러한 finfet 아키텍처는 수직 방향으로의 채널 폭 연장으로 인해 셀 면적당 유효 판독 전류 밀도의 증가를 허용한다. 플로팅 게이트는 바람직하게는 핀들 사이에 그리고 그들의 일부에 인접하게 배치되고 산화물에 의해 그들로부터 격리된 n+ 타입 폴리실리콘(또는 비정질 실리콘)이다. 플로팅 게이트는 핀들의 상부 위에 수직 방향으로 연장된다. 플로팅 게이트는 직사각형 수직 단면 형상(즉, 측면에서 보는 단면, 도 19a 및 도 19c 참조)을 가진 박스형 형상을 갖는다. 플로팅 게이트와 핀들의 인접한 부분들은 플로팅 게이트 트랜지스터로 불리는, 셀의 제1 트랜지스터를 형성한다. 플로팅 게이트 트랜지스터는 완전 공핍형 실리콘-온-인슐레이터 트랜지스터(fully depleted silicon-on-insulator transistor)처럼 동작된다. 이러한 구성은 적정한 플로팅 게이트 치수들을 유지하면서 이웃하는 셀들과의 플로팅 게이트 기생 결합의 효율적인 감소를 허용한다. 플로팅 게이트의 일부가 핀들의 상부들 아래에 배치되며 이는 게이트 스택의 높이를 제한하여, HKMG CMOS 프로세스 흐름과의 통합을 용이하게 할 수 있다.
제어 게이트는 바람직하게는 n+ 타입 폴리실리콘(또는 비정질 실리콘)이고, 플로팅 게이트의 일부를 덮고, 유전체(실리콘 산화물-질화물-산화물 스택 또는 유사한 것)에 의해 플로팅 게이트로부터 그리고 핀들의 상부들로부터 격리된다. 소거 게이트는 바람직하게는 n+ 타입 폴리실리콘(또는 비정질 실리콘)이고, 플로팅 게이트의 나머지 부분을 덮고, 터널 산화물에 의해 플로팅 게이트로부터 격리된다. 하나의 측부에서, 소거 게이트는 실리콘 산화물에 의해 또는 실리콘 산화물/질화물/산화물 스페이서에 의해 제어 게이트로부터 격리된다. 다른 측부에서, 소거 게이트는 플로팅 게이트 위로 연장되어, 매우 효율적인 모서리-향상된 파울러-노드하임 터널링 메커니즘(Fowler-Nordheim tunneling mechanism)에 의해 소거 동작을 위해 사용되는 랩-어라운드 모서리 형상(즉, 노치(48a))을 형성한다. 워드 라인 게이트는 바람직하게는 핀의 둘 모두의 측부 표면들에서 finfet 채널 영역의 제2 부분을 덮는 금속(텅스텐 및/또는 일 함수 조정 금속을 포함함)이다. 금속 워드 라인 게이트 및 하부 핀 부분들은 워드 라인 트랜지스터를 형성한다. 워드 라인 트랜지스터의 finfet 아키텍처는 동일한 컬럼을 공유하는 비선택 셀들로부터의 하위 임계 누설 전류의 제어의 개선을 허용하고 고온 판독 성능 및 관련 메모리 분할을 개선한다.
소스 전극(78b)은 finfet들 위로 성장된 확대된 에피택셜 형상들(26a) 위의 W/TiN/TiSi2 스택(또는 유사한 것)으로 구성되고 플로팅 게이트 트랜지스터에 인접해 있다. 셀들의 소스 전극(78b)은 동일한 로우 내의 다른 셀들의 소스 전극들을 공유하여, 로우 방향으로 연장되는 공통 소스 라인을 형성한다. 비트 라인 전극(78a)은 finfet들 위로 성장된 확대된 에피택셜 형상들(26a) 위의 W/TiN/TiSi2 스택(또는 유사한 것)으로 구성되고 워드 라인 트랜지스터에 인접해 있다. 비트 라인 전극(78a)은 동일한 컬럼을 공유하는 이웃하는 셀들의 비트 라인 전극들에 접속되고, 함께 접속되어 컬럼 방향으로 연장되는 공통 비트 라인(92)을 형성한다. 워드 라인 및 플로팅 게이트 트랜지스터들은 소스 및 비트 라인 전극 영역들로부터 그들을 격리시키는 실리콘 질화물 스페이서들에 의해 둘러싸인다. 핀들(26)은 바람직하게는 비트 라인 전극, 소스 라인 전극에 인접하고, 실리콘 질화물 스페이서들 아래에 있고, 플로팅 게이트에 인접하지 않은 영역에서 소거 게이트 아래에 있는 그 영역들에서 n+ 타입 도핑된다. 핀들(26)은 플로팅 게이트에 인접한 영역들에서 그리고 워드 라인 게이트 아래의 영역에서 p-타입 도핑된다. 수직 P-타입 도핑 프로파일은 핀들의 상부 부분들에서 비교적 낮은 도핑 및 핀들의 하부들에서 매우 높은 도핑으로 매우 불균일하다. finfet 채널의 하부 부분에서의 기생 누설 경로의 형성을 회피하기 위해 고도로 도핑된 프로파일의 상부는 플로팅 게이트의 하부 위에 있어야 한다. 원하는 도핑 프로파일들은 전술된 제조 프로세스 흐름의 상이한 단계들에서 수행되는 하나 이상의 주입을 통해 달성될 수 있다. 주입들은 로직 영역과 공유되거나, 단지 메모리 영역 상에서만 구현될 수 있다.
이러한 메모리 셀 아키텍처는 플로팅 게이트의 적정한 물리적 치수들을 달성하는 것을 허용하고, 처리를 단순화하고, 탄도 전달 및 초박형 폴리 침착 처리와 관련된 문제들을 해결한다. 또한, 핀들 사이에 플로팅 게이트의 적어도 일부를 임베딩하는 것은 하이 K 금속 게이트 통합을 위한 게이트 스택 토폴로지를 최적화하고 추가의 셀 크기 스케일링을 위한 방법을 제공하면서 관련된 격리 및 누화 문제들을 해결한다.
제2 실시예의 형성이 도 21a 내지 도 25a, 도 21b 내지 도 25b, 도 21c 내지 도 25c 및 도 25d에 도시되어 있다. 프로세스는 도 5a 내지 도 5c의 동일한 구조물로 시작된다. 산화물 에치를 수행하여 포토레지스트(30)에 의해 노출된 채로 남겨진 산화물(28)의 그 부분들을 제거하여, 메모리 영역에서 교번하는 트렌치들(24)로부터 산화물(28)의 대부분을 제거한다. 포토레지스트(30)가 제거된 후에, 도 6a 내지 도 6c와 관련하여 위에 개시된 바와 같이 교번하는 트렌치들을 채우는 폴리실리콘(32)의 두꺼운 층을 형성하는 대신에, 구조물 위에 인시투(in-situ) n-타입 도핑된 폴리실리콘(94)의 얇은 컨포멀 층을 형성하여, 도 21a 내지 도 21c에 예시된 바와 같이, 메모리 영역 내의 교번하는 트렌치들(24)의 벽들을 폴리실리콘(94)으로 라이닝한다. 산화물 침착에 이어서 CMP 평탄화를 이용하여 트렌치들(24)의 나머지를 산화물(96)로 채우고 구조물을 평탄화하여, U 형상의 단면 형상을 갖는 폴리 층(94)을 남긴다. 이어서 폴리 에치를 이용하여, 도 22a 내지 도 22c에 도시된 바와 같이, U 형상의 폴리 층(94)의 상부들을 리세스한다. 구조물 위에 산화물을 형성하고, CMP를 이용하여 구조물의 상부 표면을 낮추고 평탄화한다(질화물(14)을 CMP 스톱으로서 사용하여). 질화물 에치를 이용하여 질화물(14)을 제거한다. 구조물 위에 산화물 층을 형성하고, 그에 이어서, 도 23a 내지 도 23c에 도시된 바와 같이, 폴리(94)를 스톱으로서 사용하여 CMP 또는 에치 백이 수행된다.
포토레지스트를 구조물 위에 형성하고 U 형상의 폴리(94) 내부에 산화물(96)을 노출된 채로 남기도록 패터닝한다. 이어서 산화물 에치를 이용하여 U 형상의 폴리(94) 내부의 산화물(96)을 제거한다. 포토레지스트 제거 후에, 이어서, 도 24a 내지 도 24c에 예시된 바와 같이, 위에 논의된 바와 같은 구조물 위에 ONO 절연 층(34)을 형성한다. 도 8a 내지 도 8c 내지 도 19a 내지 도 19c, 및 도 15d 내지 도 19d와 관련하여 위에 기술된 처리 단계들을 이용하여 처리가 계속되어, 도 25a 내지 도 25d에 도시된 최종 구조물이 생성된다. 이러한 제2 실시예에서의 최종 메모리 셀은, 플로팅 게이트가 박스 형상 대신에 U 형상의 단면 형상을 갖고, 플로팅 게이트(94)와 제어 게이트(38b) 사이의 용량성 결합을 향상시키기 위해 제어 게이트(38b)가 플로팅 게이트(94)의 U 형상의 내부로 아래로 연장되는 하부 부분을 갖는다는 점을 제외하고는, 제1 실시예에서의 것과 본질적으로 동일한 구조를 갖는다. 도 26a 및 도 26b는, 각각, 제1 및 제2 실시예들의 단면 형상에 있어서의 차이들을 도시한다. 도 27a 및 도 27b는, 각각, 제1 및 제2 실시예들의 평면도들이다.
본 발명은 전술되고 본 명세서에 예시된 실시예(들)로 제한되는 것이 아니라, 그에 의해 지지되는 임의의 청구항들의 범위에 속하는 임의의 그리고 모든 변형들을 포괄한다는 것이 이해되어야 한다. 예를 들어, 본 명세서에서 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범위를 제한하는 것이 아니라, 대신에 단지 하나 이상의 청구항에 의해 커버될 수 있는 하나 이상의 특징들에 대해 언급하는 것으로 의도된다. 전술된 재료들, 프로세스들, 및 수치 예들은 단지 예시적인 것일 뿐이며, 임의의 청구항들을 제한하는 것으로 간주되어서는 안된다. 예를 들어, 플로팅 게이트는 폴리실리콘 대신에 비정질 실리콘으로 형성될 수 있다. 또한, 모든 방법 단계들이 예시된 정확한 순서로 수행될 필요는 없다. 마지막으로, 재료의 단일 층들이 그러한 또는 유사한 재료들의 다수의 층들로서 형성될 수 있고, 그 반대도 마찬가지이다.
본 명세서에 사용된 바와 같이, 용어들 "~ 위에" 및 "~ 상에" 둘 모두는 "직접적으로 ~ 상에"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)와 "간접적으로~ 상에"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)를 포괄적으로 포함한다는 것에 유의하여야 한다. 마찬가지로, 용어 "인접한"은 "직접적으로 인접한"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)과 "간접적으로 인접한"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)을 포함하고, "~에 실장되는"은 "직접적으로 ~에 실장되는"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)과 "간접적으로 ~에 실장되는"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)을 포함하고, "전기적으로 결합되는"은 "직접적으로 ~에 전기적으로 결합되는"(요소들을 함께 전기적으로 접속시키는 어떠한 중간 재료들 또는 요소들도 사이에 없음)과 "간접적으로 ~에 전기적으로 결합되는"(요소들을 함께 전기적으로 접속시키는 중간 재료들 또는 요소들이 사이에 있음)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간 재료들/요소들도 사이에 갖지 않고서 직접적으로 기판 상에 요소를 형성하는 것뿐만 아니라, 하나 이상의 중간 재료들/요소들을 사이에 갖고서 간접적으로 기판 상에 요소를 형성하는 것을 포함할 수 있다.

Claims (25)

  1. 비휘발성 메모리 셀로서,
    서로 반대편에 있는 제1 및 제2 측부 표면들을 포함하는 위쪽으로 연장되는 핀(fin)을 가진 상부 표면을 갖는 반도체 기판;
    상기 핀의 제1 부분과 전기적으로 접촉하는 제1 전극;
    상기 핀의 제2 부분과 전기적으로 접촉하는 제2 전극 - 상기 핀의 상기 제1 및 제2 부분들은 서로 이격되어, 상기 핀의 채널 영역이 상기 제1 및 제2 측부 표면들의 부분들을 포함하고 상기 핀의 상기 제1 및 제2 부분들 사이에 연장됨 -;
    상기 채널 영역의 제1 부분을 따라 연장되는 플로팅 게이트 - 상기 플로팅 게이트는 상기 제1 측부 표면을 따라 연장되고 상기 제1 측부 표면으로부터 절연되며, 상기 플로팅 게이트의 어떤 부분도 상기 제2 측부 표면을 따라 연장되지 않음 -;
    상기 채널 영역의 제2 부분을 따라 연장되는 워드 라인 게이트 - 상기 워드 라인 게이트는 상기 제1 및 제2 측부 표면들을 따라 연장되고 상기 제1 및 제2 측부 표면들로부터 절연됨 -;
    상기 플로팅 게이트 위에 배치되고 상기 플로팅 게이트로부터 절연된 제어 게이트;
    상기 플로팅 게이트에 측방향으로 인접하게 배치되고 상기 플로팅 게이트로부터 절연된 제1 부분, 및 상기 플로팅 게이트 위에 수직으로 배치되고 상기 플로팅 게이트로부터 절연된 제2 부분을 갖는 소거 게이트를 포함하는, 비휘발성 메모리 셀.
  2. 제1항에 있어서, 상기 플로팅 게이트가 따라 연장되는 상기 제1 측부 표면의 일부 반대편에 있는, 상기 제2 측부 표면의 일부를 따라 배치되고 상기 제2 측부 표면의 상기 일부로부터 절연된 전도성 게이트가 없는, 비휘발성 메모리 셀.
  3. 제1항에 있어서, 상기 워드 라인 게이트는 금속 재료를 포함하고, 상기 워드 라인 게이트는 하이 K 절연 재료에 의해 상기 제1 및 제2 측부 표면들로부터 절연되는, 비휘발성 메모리 셀.
  4. 제3항에 있어서, 상기 플로팅 게이트, 상기 제어 게이트 및 상기 소거 게이트는 각각 폴리실리콘 재료를 포함하는, 비휘발성 메모리 셀.
  5. 제4항에 있어서, 상기 제1 및 제2 전극들은 각각 금속 재료를 포함하는, 비휘발성 메모리 셀.
  6. 제1항에 있어서, 상기 기판의 상기 상부 표면은 서로 반대편에 있는 제3 및 제4 측부 표면들을 포함하는 위쪽으로 연장되는 제2 핀을 포함하고, 상기 플로팅 게이트의 적어도 일부는 상기 핀과 상기 제2 핀 사이에 배치되는, 비휘발성 메모리 셀.
  7. 제1항에 있어서, 상기 제어 게이트 및 상기 소거 게이트는 각각 상기 핀 위에 수직으로 배치되는, 비휘발성 메모리 셀.
  8. 제1항에 있어서, 상기 핀의 상기 제1 및 제2 부분들은 각각 상기 핀의 상기 채널 영역의 폭보다 큰 폭을 갖는, 비휘발성 메모리 셀.
  9. 제1항에 있어서, 상기 핀의 상기 제1 및 제2 부분들은 각각 상기 핀의 상기 채널 영역의 높이보다 큰 높이를 갖는, 비휘발성 메모리 셀.
  10. 제1항에 있어서, 상기 제1 전극은 상기 핀의 상기 제1 부분의 상기 제1 및 제2 측부 표면들을 따라 연장되고, 상기 제2 전극은 상기 핀의 상기 제2 부분의 상기 제1 및 제2 측부 표면들을 따라 연장되는, 비휘발성 메모리 셀.
  11. 제1항에 있어서, 상기 플로팅 게이트는 직사각형 수직 단면을 갖는, 비휘발성 메모리 셀.
  12. 제1항에 있어서, 상기 플로팅 게이트는 U 형상 수직 단면을 갖는, 비휘발성 메모리 셀.
  13. 제12항에 있어서, 상기 제어 게이트는 상기 플로팅 게이트의 상기 U 형상 수직 단면 내로 연장되는 하부 부분을 포함하는, 비휘발성 메모리 셀.
  14. 비휘발성 메모리 셀을 형성하는 방법으로서,
    반도체 기판의 상부 표면이 서로 반대편에 있는 제1 및 제2 측부 표면들을 포함하는 위쪽으로 연장되는 핀을 갖도록 상기 상부 표면 내로 트렌치들을 형성하는 단계;
    상기 핀의 제1 부분과 전기적으로 접촉하는 제1 전극을 형성하는 단계;
    상기 핀의 제2 부분과 전기적으로 접촉하는 제2 전극을 형성하는 단계 - 상기 핀의 상기 제1 및 제2 부분들은 서로 이격되어, 상기 핀의 채널 영역이 상기 제1 및 제2 측부 표면들의 부분들을 포함하고 상기 핀의 상기 제1 및 제2 부분들 사이에 연장됨 -;
    상기 채널 영역의 제1 부분을 따라 연장되는 플로팅 게이트를 형성하는 단계 - 상기 플로팅 게이트는 상기 제1 측부 표면을 따라 연장되고 상기 제1 측부 표면으로부터 절연되며, 상기 플로팅 게이트의 어떤 부분도 상기 제2 측부 표면을 따라 연장되지 않음 -;
    상기 채널 영역의 제2 부분을 따라 연장되는 워드 라인 게이트를 형성하는 단계 - 상기 워드 라인 게이트는 상기 제1 및 제2 측부 표면들을 따라 연장되고 상기 제1 및 제2 측부 표면들로부터 절연됨 -;
    상기 플로팅 게이트 위에 배치되고 상기 플로팅 게이트로부터 절연된 제어 게이트를 형성하는 단계;
    상기 플로팅 게이트에 측방향으로 인접하게 배치되고 상기 플로팅 게이트로부터 절연된 제1 부분, 및 상기 플로팅 게이트 위에 수직으로 배치되고 상기 플로팅 게이트로부터 절연된 제2 부분을 갖는 소거 게이트를 형성하는 단계를 포함하는, 방법.
  15. 제14항에 있어서, 상기 플로팅 게이트가 따라 연장되는 상기 제1 측부 표면의 일부 반대편에 있는, 상기 제2 측부 표면의 일부를 따라 배치되고 상기 제2 측부 표면의 상기 일부로부터 절연된 전도성 게이트가 없는, 방법.
  16. 제14항에 있어서, 상기 워드 라인 게이트는 금속 재료를 포함하고, 상기 워드 라인 게이트는 하이 K 절연 재료에 의해 상기 제1 및 제2 측부 표면들로부터 절연되는, 방법.
  17. 제14항에 있어서, 상기 플로팅 게이트, 상기 제어 게이트 및 상기 소거 게이트는 각각 폴리실리콘 재료를 포함하는, 방법.
  18. 제17항에 있어서, 상기 제1 및 제2 전극들은 각각 금속 재료를 포함하는, 방법.
  19. 제14항에 있어서, 상기 기판의 상기 상부 표면은 서로 반대편에 있는 제3 및 제4 측부 표면들을 포함하는 위쪽으로 연장되는 제2 핀을 포함하고, 상기 플로팅 게이트의 적어도 일부는 상기 핀과 상기 제2 핀 사이에 배치되는, 방법.
  20. 제14항에 있어서, 상기 제어 게이트 및 상기 소거 게이트는 각각 상기 핀 위에 수직으로 배치되는, 방법.
  21. 제14항에 있어서, 상기 핀의 상기 제1 및 제2 부분들은 각각 상기 핀의 상기 채널 영역의 폭 및 높이보다 각각 큰 폭 및 높이를 갖는, 방법.
  22. 제14항에 있어서, 상기 제1 전극은 상기 핀의 상기 제1 부분의 상기 제1 및 제2 측부 표면들을 따라 연장되고, 상기 제2 전극은 상기 핀의 상기 제2 부분의 상기 제1 및 제2 측부 표면들을 따라 연장되는, 방법.
  23. 제14항에 있어서, 상기 플로팅 게이트는 직사각형 수직 단면을 갖는, 방법.
  24. 제14항에 있어서, 상기 플로팅 게이트는 U 형상 수직 단면을 갖는, 방법.
  25. 제24항에 있어서, 상기 제어 게이트는 상기 플로팅 게이트의 상기 U 형상 수직 단면 내로 연장되는 하부 부분을 포함하는, 방법.
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