JP2021518670A - ２トランジスタｆｉｎｆｅｔベースのスプリットゲート不揮発性浮遊ゲートフラッシュメモリ及び製造方法 - Google Patents

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Abstract

対向する第１及び第２の側面を有する上方に延在するフィンを備えた上面を有する、半導体基板に形成された不揮発性メモリセル。第１及び第２の電極は、フィンの第１及び第２の部分と電気的に接触する。フィンのチャネル領域は、フィンの第１の部分と第２の部分との間に延在する第１及び第２の側面の部分を含む。浮遊ゲートは、チャネル領域の第１の部分の第１の側面に沿って延在し、浮遊ゲートのいずれの部分も第２の側面に沿って延在しない。ワード線ゲートは、チャネル領域の第２の部分の第１及び第２の側面に沿って延在する。制御ゲートは、浮遊ゲートの上方に配設される。消去ゲートは、浮遊ゲートに横方向に隣接して配設された第１の部分と、浮遊ゲートの上方に垂直に配設された第２の部分と、を有する。【選択図】図２０Ａ

Description

（優先権の主張）
本特許出願は、２０１８年３月２２日出願の「Ｔｗｏ Ｔｒａｎｓｉｓｔｏｒ Ｆｉｎｆｅｔ−Ｂａｓｅｄ Ｓｐｌｉｔ Ｇａｔｅ Ｎｏｎ−ｖｏｌａｔｉｌｅ Ｆｌｏａｔｉｎｇ Ｇａｔｅ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ａｎｄ Ｍｅｔｈｏｄ ｏｆ Ｆａｂｒｉｃａｔｉｏｎ」と題する米国特許出願第１５／９３３，１２４号に対する優先権を主張する。
本発明は、不揮発性フラッシュメモリセルアレイに関する。
不揮発性メモリデバイスは、当該技術分野において周知である。例えば、スプリットゲートメモリセルが、米国特許第５，０２９，１３０号（この特許は全ての目的に対して参照によって本明細書に組み込まれる）に開示されている。このメモリセルは、浮遊ゲートと、制御ゲートと、を有し、これらのゲートは、ソース領域とドレイン領域との間に延在する基板のチャネル領域の上方に配設されて、この領域の導電率を制御する。電圧の様々な組み合わせが、制御ゲート、ソース、及びドレインに印加されて、（浮遊ゲートに電子を注入することにより）メモリセルをプログラムし、（浮遊ゲートから電子を除去することにより）メモリセルを消去し、（浮遊ゲート下のチャネル領域の伝導率を測定又は検出して、浮遊ゲートのプログラミング状態を決定することにより）メモリセルを読み出す。
不揮発性メモリセルの構成及び数は変化し得る。例えば、米国特許第７，３１５，０５６号（この米国特許は、あらゆる目的のために参照により本明細書に組み込まれる）は、ソース領域の上方にプログラム／消去ゲートを更に含むメモリセルを開示している。米国特許第７，８６８，３７５号（この米国特許は、あらゆる目的のために参照により本明細書に組み込まれる）は、ソース領域の上方に消去ゲート、及び浮遊ゲートの上方にカップリングゲートを更に含むメモリセルを開示している。米国特許第６，７４７，３１０号、同第７，８６８，３７５号、同第９，２７６，００５号、及び同第９，２７６，００６号も参照されたい（これらはまた、あらゆる目的のために参照により本明細書に組み込まれる）。
リソグラフィサイズが縮小し、それによってチャネル幅が狭くなるという問題は、全ての半導体デバイスに影響を与えるので、Ｆｉｎ−ＦＥＴ型の構造体が提案された。Ｆｉｎ−ＦＥＴ型の構造体において、半導体基板材料のフィン形部材が、ソース領域をドレイン領域に接続する。フィン形部材は、上面及び対向する２つの側面を有する。その結果、ソース領域からドレイン領域への電流は、２つの側面と同様に上面に沿って流れることができる。このように、チャネル領域を２つの側面に「折り畳み」、それによってチャネル領域の「フットプリント」を小さくすることによって、より多くの半導体の占有面積を犠牲にすることなく、チャネル領域の表面幅が増大し、これにより電流の流れが増加する。そうしたＦｉｎ−ＦＥＴを用いた不揮発性メモリセルが開示されている。従来技術のＦｉｎ−ＦＥＴ型不揮発性メモリ構造体のいくつかの例としては、米国特許第７，４２３，３１０号、同第７，４１０，９１３号、同第８，４６１，６４０号、及び同第９，６３４，０１８号が挙げられる。しかしながら、これらの従来技術のＦｉｎ−ＦＥＴ構造体は、浮遊ゲートをスタックゲートデバイスとして使用すること、トラッピング材料を使用すること、電荷を記憶するために、ＳＲＯ（シリコンリッチ酸化物）を使用すること若しくはナノ結晶シリコンを使用すること、又は、３つ以上のゲートを有するメモリセルにとっては単純すぎるか若しくは問題のゲート数にとっては複雑すぎるかのいずれかである他のメモリセル構成を開示している。
メモリセルのサイズを縮小する際に、本発明者らは多数の問題を発見した。極薄型ポリシリコン又は非晶質シリコン膜堆積及びドーピング技術は複雑であり、多くの場合、構造的不均一性と組み合わされた、不十分かつ不均一なドーピングに悩まされる。極薄型ポリシリコン浮遊ゲートにおける弾道電子輸送は、プログラミング問題（極薄型浮遊ゲート内のホットエレクトロンを捕捉する難しさ）をもたらす。浮遊ゲートの上部での制御ゲートの集積により、先進ＣＭＯＳ技術（高Ｋ金属ゲートプロセスフローで使用されるＣＭＰ平坦化工程及び続く先進リソグラフィ工程）の深刻なプロセス統合の課題をもたらす、厚いポリスタックが生じる。隣接する浮動ゲート間の容量性結合は、水平方向のスケーリングで大幅に増加する。これは、強いクロストーク効果をもたらし、設計による複雑な管理を必要とする（セルの読み出し電流は近隣セルの電荷状態に依存する）。平面浮遊ゲートメモリセルのスケーリングは、トランジスタ幅のスケーリングに関連する読み出し電流の低減によって制限される。より低い読み出し電流は、アクセス時間を犠牲にし、高速アクセス時間の仕様を満たすのに複雑な設計技術を必要とする。平面浮遊ゲートアーキテクチャは、先進技術ノードでの浮遊ゲート及び選択トランジスタの閾値以下の漏れを効率的に制御することができず、その結果、選択セルと同じビット線を共有する非選択セルからの高いバックグラウンド漏れが生じる。
上記の問題は、互いに対向する第１及び第２の側面を含む上方に延在するフィンを備えた上面を有する半導体基板と、フィンの第１の部分と電気的に接触する第１の電極と、フィンの第２の部分と電気的に接触する第２の電極であって、フィンのチャネル領域は、第１及び第２の側面の部分を含み、フィンの第１の部分と第２の部分との間に延在するように、フィンの第１及び第２の部分は互いに離間している、第２の電極と、チャネル領域の第１の部分に沿って延在する浮遊ゲートであって、浮遊ゲートは、第１の側面に沿って延在し、第１の側面から絶縁され、浮遊ゲートのいずれの部分も第２の側面に沿って延在しない、浮遊ゲートと、チャネル領域の第２の部分に沿って延在するワード線ゲートであって、ワード線ゲートは、第１及び第２の側面に沿って延在し、第１及び第２の側面から絶縁される、ワード線ゲートと、浮遊ゲートの上方に配設され、浮遊ゲートから絶縁された制御ゲートと、浮遊ゲートに横方向に隣接して配設され、浮遊ゲートから絶縁された第１の部分と、浮遊ゲートの上方に垂直に配設され、浮遊ゲートから絶縁された第２の部分と、を有する消去ゲートと、を含む、不揮発性メモリセルによって対処される。
不揮発性メモリセルを形成する方法は、半導体基板の上面が、互いに対向する第１及び第２の側面を含む、上方に延在するフィンを含むように、半導体基板の上面にトレンチを形成するステップと、フィンの第１の部分と電気的に接触する第１の電極を形成するステップと、フィンの第２の部分と電気的に接触する第２の電極を形成するステップであって、フィンのチャネル領域は、第１及び第２の側面の部分を含み、フィンの第１の部分と第２の部分との間に延在するように、フィンの第１及び第２の部分は互いに離間している、形成するステップと、チャネル領域の第１の部分に沿って延在する浮遊ゲートを形成するステップであって、浮遊ゲートは、第１の側面に沿って延在し、第１の側面から絶縁され、浮遊ゲートのいずれの部分も第２の側面に沿って延在しない、形成するステップと、チャネル領域の第２の部分に沿って延在するワード線ゲートを形成するステップであって、ワード線ゲートは、第１及び第２の側面に沿って延在し、第１及び第２の側面から絶縁される、形成するステップと、浮遊ゲートの上方に配設され、浮遊ゲートから絶縁された制御ゲートを形成するステップと、浮遊ゲートに横方向に隣接して配設され、浮遊ゲートから絶縁された第１の部分と、浮遊ゲートの上方に垂直に配設され、浮遊ゲートから絶縁された第２の部分と、を有する消去ゲートを形成するステップと、を含む。
本発明の他の目的及び特徴は、明細書、特許請求の範囲、添付図面を精読することによって明らかになるであろう。
本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（行方向沿いの）側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程中の基板の論理領域を示す側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（行方向沿いの）側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程中の基板の論理領域を示す側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（行方向沿いの）側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程中の基板の論理領域を示す側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（行方向沿いの）側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程中の基板の論理領域を示す側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（行方向沿いの）側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程中の基板の論理領域を示す側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（列方向沿いの）側断面図である。 図５Ａ及び図５Ｃの図の方向を示す上面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（行方向沿いの）側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程中の基板の論理領域を示す側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（列方向沿いの）側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（行方向沿いの）側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程中の基板の論理領域を示す側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（列方向沿いの）側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（行方向沿いの）側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程中の基板の論理領域を示す側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（列方向沿いの）側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（行方向沿いの）側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程中の基板の論理領域を示す側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（列方向沿いの）側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（行方向沿いの）側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程中の基板の論理領域を示す側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（列方向沿いの）側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（行方向沿いの）側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程中の基板の論理領域を示す側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（列方向沿いの）側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（行方向沿いの）側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程中の基板の論理領域を示す側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（列方向沿いの）側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（行方向沿いの）側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程中の基板の論理領域を示す側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（列方向沿いの）側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（行方向沿いの）側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程中の基板の論理領域を示す側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（列方向沿いの）側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（行方向沿いの）側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程中の基板の論理領域を示す側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（列方向沿いの）側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（列方向沿いの）側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（行方向沿いの）側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程中の基板の論理領域を示す側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（列方向沿いの）側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（列方向沿いの）側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（行方向沿いの）側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程中の基板の論理領域を示す側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（列方向沿いの）側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（列方向沿いの）側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（行方向沿いの）側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程中の基板の論理領域を示す側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（列方向沿いの）側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（列方向沿いの）側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（行方向沿いの）側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程中の基板の論理領域を示す側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（列方向沿いの）側断面図である。 本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（列方向沿いの）側断面図である。 本発明のスプリットゲート不揮発性メモリセルの部分斜視図である。 本発明のスプリットゲート不揮発性メモリセルの部分斜視図である。 本発明のスプリットゲート不揮発性メモリセルの代替実施形態を形成する工程を示す（行方向沿いの）側断面図である。 本発明のスプリットゲート不揮発性メモリセルの代替実施形態を形成する工程中の基板の論理領域を示す側断面図である。 本発明のスプリットゲート不揮発性メモリセルの代替実施形態を形成する工程を示す（列方向沿いの）側断面図である。 本発明のスプリットゲート不揮発性メモリセルの代替実施形態を形成する工程を示す（行方向沿いの）側断面図である。 本発明のスプリットゲート不揮発性メモリセルの代替実施形態を形成する工程中の基板の論理領域を示す側断面図である。 本発明のスプリットゲート不揮発性メモリセルの代替実施形態を形成する工程を示す（列方向沿いの）側断面図である。 本発明のスプリットゲート不揮発性メモリセルの代替実施形態を形成する工程を示す（行方向沿いの）側断面図である。 本発明のスプリットゲート不揮発性メモリセルの代替実施形態を形成する工程中の基板の論理領域を示す側断面図である。 本発明のスプリットゲート不揮発性メモリセルの代替実施形態を形成する工程を示す（列方向沿いの）側断面図である。 本発明のスプリットゲート不揮発性メモリセルの代替実施形態を形成する工程を示す（行方向沿いの）側断面図である。 本発明のスプリットゲート不揮発性メモリセルの代替実施形態を形成する工程中の基板の論理領域を示す側断面図である。 本発明のスプリットゲート不揮発性メモリセルの代替実施形態を形成する工程を示す（列方向沿いの）側断面図である。 本発明のスプリットゲート不揮発性メモリセルの代替実施形態を形成する工程を示す（行方向沿いの）側断面図である。 本発明のスプリットゲート不揮発性メモリセルの代替実施形態を形成する工程中の基板の論理領域を示す側断面図である。 本発明のスプリットゲート不揮発性メモリセルの代替実施形態を形成する工程を示す（列方向沿いの）側断面図である。 本発明のスプリットゲート不揮発性メモリセルの代替実施形態を形成する最終工程を示す（列方向沿いの）側断面図である。 第１の実施形態のメモリセル構成要素を示す（列方向沿いの）側断面図である。 第２の実施形態のメモリセル構成要素を示す（列方向沿いの）側断面図である。 第１の実施形態のメモリセル構成要素を示す上面図である。 第２の実施形態のメモリセル構成要素を示す上面図である。
以下に記載される実施形態は、従来のスプリットゲートメモリに特有のスケーリング問題に効果的に対処する。具体的には、本発明のスプリットゲートメモリセルは、メインストリームＦｉｎＦｅｔ ＣＭＯＳ製造フローに適合可能な２つのトランジスタを備える。２つのトランジスタは、直列接続される。それぞれのトランジスタは、２つの隣接するシリコンフィンに形成される。第１のトランジスタ（ワード線又は選択トランジスタと呼ばれる）は、シリコンフィンのうちの１つを包み込むＨＫＭＧゲート電極を有するＦｉｎＦＥＴアーキテクチャを有する。第２のトランジスタ（浮遊ゲートトランジスタと呼ばれる）は、２つのシリコンフィンの間に挿入されたポリシリコン浮遊ゲートを有する。浮遊ゲートトランジスタは、極薄型チャネルがチャネルとして使用されるシリコンフィンの一方の側のみに位置する浮遊ゲートによって電気的に制御される、完全空乏型ＳＯＩ様モードで動作する。浮遊ゲートトランジスタは、改善された耐久性及び信頼性を可能にするスプリットゲートアーキテクチャ（別個の制御ゲート及び消去ゲート）を有する。このアーキテクチャにより、妥当な浮遊ゲートの物理的寸法を維持し、かつ主要なメモリセルスケーラビリティの課題（高Ｋ金属ゲート集積、読み出し電流スケーリング、浮遊ゲートクロストーク及びアイソレーション、並びに選択及び非選択セルの漏れ制御）を解決しながら、セル漏れ（選択セル及び非選択セルの両方から生じる）の効率的な制御を可能にする。開示された２つの実施形態が存在する。第１の実施形態は、箱形の浮遊ゲートを使用して実施される。第２の実施形態は、Ｕ字形の浮遊ゲートを使用して実施され、プログラム効率の向上のために制御ゲートと浮遊ゲートとの結合の改善を可能にする。
第１の実施形態の形成を図１Ａ〜図１９Ａ、図５Ｃ〜図１９Ｃ、図５Ｄ、及び図１５Ｄ〜図１９Ｄ（基板のメモリ領域内のメモリセルの形成を示す）並びに図１Ｂ〜図１９Ｂ（同じ基板の、論理領域とも呼ばれる周辺領域内の論理デバイスの形成を示す）に示す。プロセスは、シリコン半導体基板１０のメモリ領域部分及び論理領域部分の両方に二酸化ケイ素（酸化物）層１２を形成することによって開始する。酸化物層１２に、窒化ケイ素（窒化物）層１４が形成される。窒化物層１２に、ハードマスク材料１６が形成される。ハードマスク材料１６に、フォトレジスト１８が形成される。次いで、フォトレジストがパターン化され、これには、フォトレジストの部分を選択的に露出させ、フォトレジストの部分を選択的に除去して、下層材料の選択的部分（すなわち、この場合にはハードマスク材料１６のストリップ）を露出させるフォトリソグラフィープロセスが含まれる。結果として得られた構造体を図１Ａ及び図１Ｂに示す。
図２Ａ及び図２Ｂに示すように（フォトレジストの除去後）、エッチングの実行により、ハードマスク材料１６の露出した部分が除去され、ハードマスク材料１６の垂直ストリップが残される。酸化物スペーサ２０は、酸化物堆積、及び続く異方性酸化物エッチングの実行によって、ハードマスク材料ストリップ１６の側部に沿って形成され、ハードマスクストリップ１６の垂直側壁にスペーサ２０が残される。フォトレジストは構造体の上方に形成され、メモリ領域内の交互スペーサ２０（例えば、それぞれのストリップ１６に沿った右側のスペーサ）及び論理領域内のスペーサ２０の対を覆うフォトレジストのストリップを残すようにパターン化される。次いで、酸化物エッチングの使用により、フォトレジストにより露出されたままの酸化物スペーサ２０が除去される。フォトレジスト除去後、図３Ａ及び図３Ｂに示すように、エッチングの実行により、ハードマスクストリップ１６が除去される。
１回以上のエッチングの実行により、窒化物１４、酸化物１２の当該部分、及び酸化物スペーサ２０の下にない基板１０の上部が除去され、結果として、基板内に延在するトレンチ２４と、隣接するトレンチ２４間の基板１０の薄いフィン構造体２６が形成される。フィン２６は、図４Ａ及び図４Ｂに示すように、垂直／列方向に延在し、メモリ領域及び論理領域の両方において互いに平行である。絶縁材料２８（例えば、酸化物）が構造体の上方に形成され（トレンチ２４に酸化物２８を充填することを含む）、続いて酸化物平坦化により、窒化物１４の上部より上の酸化物２８の任意の部分が除去される。フォトレジスト３０が構造体の上方に形成され、図５Ａ及び図５Ｃ〜図５Ｄに示されるように、メモリ領域内の充填された交互トレンチの上のフォトレジスト３０の部分を除去し、図５Ｂに示すように論理領域の全体を覆われたままするようにパターン化される。酸化物エッチングの実行により、フォトレジスト３０によって露出されたままの酸化物２８の部分が除去され、メモリ領域内の交互トレンチ２４から酸化物２８の大部分が除去される。フォトレジスト３０が除去された後、次いで、図６Ａ〜図６Ｃに示されるように、ポリシリコンの厚い層が構造体の上方に形成され、メモリ領域内の交互トレンチ２４にポリシリコン３２が充填される。ポリエッチングの使用により、ポリ３２の上部が除去され、トレンチ２４内のポリが酸化物２８の上部より下に陥凹される。酸化物堆積及び平坦化（例えば、ＣＭＰ）の実行により、図７Ａ〜図７Ｃに示すように、ポリシリコンの上方に酸化物が形成され、メモリ領域内の交互フィン２６の間にポリシリコンブロック３２が残される。
窒化物１４が、窒化物エッチングによってメモリ領域及び論理領域から除去される。絶縁層（例えば、ＯＮＯ−酸化物、窒化物、酸化物の副層を有する）３４が構造体の上方に形成される。フォトレジスト３６が構造体の上方に形成され、論理領域と、ポリブロック３２に横方向に隣接するメモリ領域の部分が露出したままになるようにパターン化される。次いで、図８Ａ〜図８Ｃに示すように、酸化物エッチングの使用により、論理領域内のフィン２６間のトレンチ２４のそれぞれにおけるＯＮＯ層３４及び酸化物２８の一部と、ポリブロック３２の一方の側に横方向に隣接するＯＮＯ層３４及び酸化物２８と、が除去される。ポリシリコン層３８が構造体の上方に堆積される。フォトレジスト４０が構造体の上方に形成され、メモリ領域の一部分がポリブロック３２の上方に部分的に露出したままになるようにパターン化される。図９Ａ〜図９Ｃに示すように、エッチングの使用により、ＯＮＯ層３４の露出部分が除去される。
フォトレジスト除去後に、酸化物層４２が構造体の上方に形成される。窒化物堆積及びエッチングの使用により、ポリ層３８の側壁において酸化物層４２の垂直部分に沿って窒化物スペーサ４４が形成される。酸化物エッチングの使用により、酸化物層４２の露出部分が除去される。次いで、酸化物堆積の使用により、ポリブロック３２の露出部分の上方を含む、構造体の上方に酸化物層４６が形成される。酸化物４６は、消去動作のためのトンネル酸化物として機能することになる。図１０Ａ〜図１０Ｃに示すように、次いで、ポリ層４８が構造体の上方に形成される。ポリエッチングバック及び酸化物エッチング、並びに平坦化の実行により、ポリ層４８及び酸化物４６の上部が除去され、上面が平坦化される。図１１Ａ〜図１１Ｃに示すように、一連の堆積の実行により、構造体に炭窒化ケイ素（ＳｉＣＮ）層５０、酸化物層５２、ＳｉＣＮ層５４、及びハードマスク層５６が形成される。
フォトレジストが構造体に形成され、パターン化されて、メモリ領域内にフォトレジストのストリップのみが残される。エッチングの実行により、ハードマスク５６の露出部分が除去され、行／水平方向に延在するハードマスク５６のストリップが残される。フォトレジスト除去後、酸化物堆積及びエッチングの実行により、残りのハードマスク材料のストリップに対して酸化物スペーサ５８が形成される。フォトレジスト６０が、構造体の上方に形成され、ポリブロック３８の上方に位置付けられる（メモリセルごとに）スペーサのうちの１つのみを覆うようにパターン化される。図１２Ａ〜図１２Ｃに示すように、酸化物エッチングの使用により、フォトレジスト６０の下のメモリセルごとのスペーサを除く、全てのスペーサ５８が除去される。フォトレジスト除去後、フォトレジスト６１は構造体に形成され、ポリブロック３２の一部分の上方及びメモリ領域内のポリブロック４８の一部分の上方にのみ留まるようにパターン化される。ＳｉＣＮエッチングの実行により、ＳｉＣＮ層５４の露出部分が除去される。酸化物エッチングの実行により、酸化物層５２及び酸化物スペーサ５８の露出部分が除去される。論理領域では、酸化物層５８及びＳｉＣＮ層５４が除去される。結果として得られた構造体を図１３Ａ〜図１３Ｃに示す。
フォトレジスト除去後、ＳｉＣＮエッチングの実行により、メモリ領域内のＳｉＣＮ層５０及びＳｉＣＮ層５４の露出部分が除去される。次いで、図１４Ａ〜図１４Ｃに示すように、ポリエッチングの使用により、メモリ領域内のポリブロック３８及び４８の露出部分が除去され、元のポリ３８のポリブロック３８ａ及び３８ｂが残され、ポリブロック４８の横寸法が縮小される。フォトレジストが構造体の上方に形成され、ポリブロック４８に隣接するメモリ領域の一部分からそれを除去するようにパターン化される。酸化物エッチングの実行により、酸化物２８の露出部分が（ポリブロック４８の一方の側で）陥凹される。フォトレジスト除去後、メモリセル領域内のメモリセルの縁部の露出したシリコンフィンは、任意選択的に、シリコンフィンの上部２６ａを拡大するためにエピタキシャル成長が施され得る。酸化物層５２及びＳｉＣＮ層５０は、メモリ領域から除去される（論理領域の上方のフォトレジストを使用する）。窒化物層６２の共形層が構造体の上方に形成される。次いで、図１５Ａ〜図１５Ｄに示すように、窒化物層６４が構造体の上方に形成される。酸化物６６（例えば、ＩＬＤ酸化物）が構造体の上方に形成され、窒化物６４を研磨停止部として使用するＣＭＰ平坦化が施される。フォトレジスト６８が構造体の上方に形成され、ポリブロック３８ａの上方の領域及び論理領域に露出したままになるようにパターン化される。図１６Ａ〜図１６Ｄに示すように、窒化物エッチングの使用により、メモリ領域内のポリブロック３８ａの上部の上方の窒化物層６４の部分、及び論理領域内の窒化物層６４が除去される。
フォトレジスト除去後、ポリエッチング及び酸化物エッチングの使用により、メモリ領域内及び周囲酸化物中のポリブロック３８ａ、並びに論理領域内のポリ層３８が除去される。次いで、高Ｋ金属ゲート層ＨＫＭＧ７０が構造体の上方に形成され、ポリブロック３８ａの除去によって残された空隙に充填される。ＨＫＭＧ層７０は、導電性金属層７４の下に高Ｋ材料の（ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、Ｔａ２Ｏ５、又は他の適切な材料など、酸化物の誘電率Ｋを超える誘電率Ｋを有する）絶縁層７２を含む。この形成は、原子層化学気相成長法及びエッチバックを使用して行われ得る。高Ｋ金属ゲート層はまた、論理領域内に形成されることになる（すなわち、ＨＫＭＧを形成するためのプロセスフローは、メモリ領域及び論理領域の両方に関して同じである）。結果として得られた構造体を図１７Ａ〜図１７Ｄに示す。
窒化物が構造体の上方に形成され、続いてＣＭＰ平坦化が行われて、ＨＫＭＧ７０の上部が覆われる。ＩＬＤ酸化物６６は、フォトレジスト及び酸化物エッチングをパターン化することによって、メモリ領域から除去される。金属接点７８が、構造体に形成され（ＨＫＭＧ７０の側部との接点と、ポリブロック４８の側部との接点）、続いて窒化物７６をエッチング停止部として使用するＣＭＰが行われる。金属接点７８は、Ｗ ＣＭＰ工程の前にアニールされる、Ｔｉ８０、ＴｉＮ８２及びＷ８４副層を含み得る。窒化物８６が構造体の上方に形成される。結果として得られた構造体を図１８Ａ〜図１８Ｄに示す。酸化物８８が構造体の上方に形成される。パターン化されたフォトレジストの使用により、様々な構成要素と接触させるために酸化物８８及び窒化物８６を通って延在する金属接点９０が形成される。最終構造体を図１９Ａ〜図１９Ｄに示す。
図２０Ａ及び図２０Ｂは、基板フィン２６のうちの１つに沿って形成された浮遊ゲートトランジスタ及びワード線トランジスタを有する単一メモリセルの最終構造体の斜視図を示す。メモリセルは、フィン２６の拡大された上部２６ａと電気的に接触する電極である、離間したビット線接点７８ａ及びソース線接点７８ｂを含む。それぞれの電極７８ａ及び７８ｂは、フィン２６の対向する側部及び上部の両方に配設される。電極７８ａと７８ｂとの間は、ワード線ゲート７０、浮遊ゲート３２、制御ゲート３８ｂ、及び消去ゲート４８である。ワード線ゲート７０は、フィン２６の対向する側部及び上部の両方に沿って延在し、フィン２６の対向する側部及び上部の両方から絶縁される。浮遊ゲート３２は、フィン２６の一方の側にのみ配設される。制御ゲートは、フィン２６の上方及び浮遊ゲート３２の上方に配設される。消去ゲート４８は、フィン２６の上方に配設され、浮遊ゲート３２の上方に部分的に配設され、消去効率を高めるために浮遊ゲート３２の上角部に面するノッチ４８ａを含む。フィン２６は、電極７８ａ（ドレイン又はビット線接点である）から電極７８ｂ（ソース接点である）まで延在するチャネル領域を含む。ワード線ゲートによって取り囲まれたチャネル領域のある部分の導電率は、ワード線ゲートによって制御され、浮遊ゲートに隣接するチャネル領域の別の部分の導電率は、浮遊ゲートによって制御される。
本明細書の図は単一のメモリセルを示しているが、複数のメモリセルが、メモリセルの列を形成するフィン２６に沿って端から端まで形成され、メモリセルの他の列が、示されるフィン２６に平行に延在する他のフィンに沿って形成されることを理解されたい。それぞれのメモリセルは、シリコン基板内に形成され、垂直方向と水平方向との両方に不均一なドーピングプロファイルを有する２つのフィンの上方に、又はそれらのフィンに隣接して形成される。フィン間のアイソレーショントレンチは、酸化ケイ素で充填される。このＦｉｎＦＥＴアーキテクチャは、垂直方向におけるチャネル幅の延長に起因して、セル面積当たりの有効読み出し電流密度の増加を可能にする。浮遊ゲートは、好ましくは、フィンの一部分の間に、かつフィンの一部分に隣接して配設され、酸化物によってそれらから分離される、ｎ＋型のポリシリコン（又は非晶質シリコン）である。浮遊ゲートは、フィンの上部より上で垂直方向に延在する。浮遊ゲートは、矩形の垂直断面形状（すなわち、側部から見た断面、図１９Ａ及び図１９Ｃを参照されたい）を有する箱状の形状を有する。浮遊ゲート及びフィンの隣接部分は、浮遊ゲートトランジスタと呼ばれる、セルの第１のトランジスタを形成する。浮遊ゲートトランジスタは、完全空乏型シリコン・オン・インシュレータトランジスタのように動作する。この構成により、妥当な浮遊ゲート寸法を維持しながら、隣接セルとの浮遊ゲート寄生結合の効率的な低減を可能にする。浮遊ゲートの一部は、フィンの上部より下に配設されてゲートスタックの高さを制限し得、ＨＫＭＧ ＣＭＯＳプロセスフローとの統合を促進する。
制御ゲートは、好ましくは、ｎ＋型のポリシリコン（又は非晶質シリコン）であり、浮遊ゲートの一部を覆い、誘電体（酸化ケイ素−窒化物−酸化物積層体又は同様のもの）によって、浮遊ゲートから、かつフィンの上部から分離される。消去ゲートは、好ましくは、ｎ＋型のポリシリコン（又は非晶質シリコン）であり、浮遊ゲートの残りの部分を覆い、トンネル酸化物によって浮遊ゲートから分離される。一方の側で、消去ゲートは、酸化シリコンによって又は酸化ケイ素／窒化物／酸化物スペーサによって制御ゲートから分離される。他の側で、消去ゲートは、浮遊ゲートの上方に延在し、高い効率で角部を強化するファウラーノルドハイムトンネリング機構による消去動作に使用されるラップアラウンドコーナー形状（すなわち、ノッチ４８ａ）を形成する。ワード線ゲートは、好ましくは、フィンの両方の側面上のＦｉｎＦＥＴチャネル領域の第２の部分を覆う金属である（タングステン及び／又は仕事関数調整金属を含む）。金属ワード線ゲート及び下にあるフィン部分は、ワード線トランジスタを形成する。ワード線トランジスタのＦｉｎＦＥＴアーキテクチャは、同じ列を共有する非選択セルからの閾値以下の漏れ電流の制御の改善を可能にし、高温読み出し性能及び関連するメモリ分割を改善する。
ソース電極７８ｂは、ＦｉｎＦＥＴの上方で成長した拡大エピタキシャル形状２６ａの上部のＷ／ＴｉＮ／ＴｉＳｉ２スタック（又は同様のもの）からなり、浮遊ゲートトランジスタに隣接している。セルのソース電極７８ｂは、同じ行の他のセルのソース電極を共有し、行方向に延在する共通のソース線を形成する。ビット線電極７８ａは、ＦｉｎＦＥＴの上方で成長した拡大エピタキシャル形状２６ａの上部のＷ／ＴｉＮ／ＴｉＳｉ２スタック（又は同様のもの）からなり、ワード線トランジスタに隣接している。ビット線電極７８ａは、同じ列を共有する近隣セルのビット線電極に接続され、これらが一緒に接続されて、列方向に延在する共通のビット線９２が形成される。ワード線及び浮遊ゲートトランジスタは、それらをソース線及びビット線電極領域から分離する窒化ケイ素スペーサによって取り囲まれる。フィン２６は、好ましくは、ビット線電極、ソース線電極に隣接する領域、窒化ケイ素スペーサの下の領域、及び浮遊ゲートに隣接しない領域内の消去ゲートの下の領域でｎ＋型ドーピングされる。フィン２６は、浮遊ゲートに隣接する領域、及びワード線ゲートの下の領域内でｐ型ドーピングされる。垂直のＰ型ドーピングプロファイルは非常に不均一であり、フィンの上部のドーピングは比較的低く、フィンの底部のドーピングは非常に高くなる。高度にドーピングされたプロファイルの上部は、ＦｉｎＦＥＴチャネルの底部に寄生漏れ経路が形成されるのを避けるために、浮遊ゲートの底部より上にあるべきである。所望のドーピングプロファイルは、上述の製造プロセスフローの異なる段階で実行される１つ以上の注入によって達成され得る。注入は、論理領域と共有され得るか、又はメモリ領域上でのみ実施され得る。
このメモリセルアーキテクチャは、浮遊ゲートの妥当な物理的寸法を達成することを可能にし、処理を簡略化し、弾道輸送及び極薄型ポリ堆積処理に関する問題を解決する。更に、フィンの間に浮遊ゲートの少なくとも一部を埋め込むことは、高Ｋ金属ゲート集積のためのゲートスタックトポロジを最適化し、更なるセルサイズスケーリングの手段を提供しながら、関連するアイソレーション及びクロストークの問題を解決する。
第２の実施形態の形成を図２１Ａ〜図２５Ａ、図２１Ｂ〜図２５Ｂ、図２１Ｃ〜図２５Ｃ、及び図２５Ｄに示す。プロセスは、図５Ａ〜図５Ｃと同じ構造体から始まる。酸化物エッチングの実行により、フォトレジスト３０によって露出されたままの酸化物２８の部分が除去され、メモリ領域内の交互のトレンチ２４から酸化物２８の大部分が除去される。フォトレジスト３０が除去された後、図６Ａ〜図６Ｃに関連して上述したように、交互トレンチを充填するポリシリコン３２の厚い層を形成する代わりに、図２１Ａ〜図２１Ｃに示すように、インサイチュｎ型ドーピングポリシリコン９４の薄い共形層が構造体の上方に形成され、メモリ領域内の交互トレンチ２４の壁をポリシリコン９４で裏打ちする。酸化物堆積に続くＣＭＰ平坦化の使用により、トレンチ２４の残りの部分が酸化物９６で充填され、構造体が平坦化されて、Ｕ字形の断面形状を有するポリ層９４が残される。次いで、図２２Ａ〜図２２Ｃに示すように、ポリエッチングの使用により、Ｕ字形のポリ層９４の上部が陥凹される。酸化物が構造体の上方に形成され、ＣＭＰの使用により、構造体の上面が下げられ、平坦化される（窒化物１４をＣＭＰ停止部として使用する）。窒化物エッチングの使用により、窒化物１４が除去される。図２３Ａ〜図２３Ｃに示すように、酸化物層が構造体の上方に形成され、それに続いて、ポリ９４を停止部として使用するＣＭＰ又はエッチバックが行われる。
フォトレジストが構造体の上方に形成され、Ｕ字形のポリ９４内側の酸化物９６が露出したままになるようにパターン化される。次いで、酸化物エッチングにより、Ｕ字形のポリ９４内側の酸化物９６が除去される。次いで、フォトレジスト除去後、図２４Ａ〜図２４Ｃに示されるように、ＯＮＯ絶縁層３４が上述のように構造体の上方に形成される。図８Ａ〜図８Ｃ、図１９Ａ〜図１９Ｃ、及び図１５Ｄ〜図１９Ｄに関連して上述した処理工程を使用する処理が続き、結果として図２５Ａ〜図２５Ｄに示す最終構造体が得られる。この第２の実施形態における最終メモリセルは、浮遊ゲートが箱形状の代わりにＵ字形の断面形状を有し、制御ゲート３８ｂが、浮遊ゲート９４と制御ゲート３８ｂとの間の容量性結合を強化するために浮遊ゲート９４のＵ字形の内部へと下方に延在する下部を有することを除き、第１の実施形態と本質的に同じ構造体を有する。図２６Ａ及び図２６Ｂは、それぞれ第１及び第２の実施形態の断面形状の違いを示す。図２７Ａ及び図２７Ｂは、それぞれ第１及び第２の実施形態の上面図である。
本発明は、本明細書で図示した上記実施例（複数可）に限定されるものではなく、それらによりサポートされる請求項の範囲内に属するあらゆる全ての変形例も包含することが理解されよう。例えば、本明細書で本発明に言及することは、任意の特許請求項又は特許請求項の用語の範囲を限定することを意図しておらず、その代わり、単に、１つ以上の特許請求項によって網羅され得る１つ以上の特徴に言及するものである。上述の材料、プロセス、及び数値例は単に代表的なものであり、いずれの請求項も限定するものと見なされるべきではない。例えば、浮遊ゲートは、ポリシリコンの代わりに非晶質シリコンで形成され得る。更に、全ての方法工程を、例示した厳密な順序で行う必要はない。最後に、単一層の材料をそのような又は同様の材料の複数層として形成することができ、逆もまた同様である。
本明細書で使用される、用語「〜の上方に（over）」及び「に（on）」は共に、「に直接」（中間材料、要素、又は間隙がそれらの間に配設されない）及び「の上に間接的に」（中間材料、要素、又は間隙がそれらの間に配設される）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は間隙がそれらの間に配設されない）、及び「間接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設される）を含み、「取り付けられた」は、「直接取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されない）、及び「間接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設される）を含み、「電気的に結合された」は、「直接電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結しない）、及び「間接的に電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結している）を含む。例えば、「基板の上方に」要素を形成することは、中間材料／要素が介在せずに直接的に基板にその要素を形成することも、１つ以上の中間材料／要素が介在して間接的に基板の上にその要素を形成することも含み得る。

Claims (25)

  1. 不揮発性メモリセルであって、該不揮発性メモリセルは、
    互いに対向する第１及び第２の側面を含む上方に延在するフィンを備えた上面を有する半導体基板と、
    前記フィンの第１の部分と電気的に接触する第１の電極と、
    前記フィンの第２の部分と電気的に接触する第２の電極であって、前記フィンのチャネル領域は、前記第１及び第２の側面の部分を含み、前記フィンの前記第１の部分と前記第２の部分との間に延在するように、前記フィンの前記第１及び第２の部分は互いに離間している、第２の電極と、
    前記チャネル領域の第１の部分に沿って延在する浮遊ゲートであって、前記浮遊ゲートは、前記第１の側面に沿って延在し、前記第１の側面から絶縁され、前記浮遊ゲートのいずれの部分も前記第２の側面に沿って延在しない、浮遊ゲートと、
    前記チャネル領域の第２の部分に沿って延在するワード線ゲートであって、前記ワード線ゲートは、前記第１及び第２の側面に沿って延在し、前記第１及び第２の側面から絶縁される、ワード線ゲートと、
    前記浮遊ゲートの上方に配設され、前記浮遊ゲートから絶縁された制御ゲートと、
    前記浮遊ゲートに横方向に隣接して配設され、前記浮遊ゲートから絶縁された第１の部分と、前記浮遊ゲートの上方に垂直に配設され、前記浮遊ゲートから絶縁された第２の部分と、を有する消去ゲートと、を備える、不揮発性メモリセル。
  2. いずれの導電性ゲートも、前記浮遊ゲートがそれに沿って延在する前記第１の側面の一部分と対向する前記第２の側面の一部分に沿って配設されず、前記第２の側面の前記部分から絶縁されない、請求項１に記載の不揮発性メモリセル。
  3. 前記ワード線ゲートは金属材料を含み、前記ワード線ゲートは、高Ｋ絶縁材料によって前記第１及び第２の側面から絶縁される、請求項１に記載の不揮発性メモリセル。
  4. 前記浮遊ゲート、前記制御ゲート、及び前記消去ゲートは、それぞれポリシリコン材料を含む、請求項３に記載の不揮発性メモリセル。
  5. 前記第１及び第２の電極は、それぞれ金属材料を含む、請求項４に記載の不揮発性メモリセル。
  6. 前記基板の前記上面は、互いに対向する第３及び第４の側面を含む、上方に延在する第２のフィンを含み、前記浮遊ゲートの少なくとも一部分は、前記フィンと前記第２のフィンとの間に配設される、請求項１に記載の不揮発性メモリセル。
  7. 前記制御ゲート及び前記消去ゲートは、それぞれ前記フィンの上方に垂直に配設される、請求項１に記載の不揮発性メモリセル。
  8. 前記フィンの前記第１及び第２の部分は、それぞれ前記フィンの前記チャネル領域の幅よりも大きい幅を有する、請求項１に記載の不揮発性メモリセル。
  9. 前記フィンの前記第１及び第２の部分は、それぞれ前記フィンの前記チャネル領域の高さよりも大きい高さを有する、請求項１に記載の不揮発性メモリセル。
  10. 前記第１の電極は、前記フィンの前記第１の部分の前記第１及び第２の側面に沿って延在し、前記第２の電極は、前記フィンの前記第２の部分の前記第１及び第２の側面に沿って延在する、請求項１に記載の不揮発性メモリセル。
  11. 前記浮遊ゲートは矩形の垂直断面を有する、請求項１に記載の不揮発性メモリセル。
  12. 前記浮遊ゲートはＵ字形の垂直断面を有する、請求項１に記載の不揮発性メモリセル。
  13. 前記制御ゲートは、前記浮遊ゲートの前記Ｕ字形の垂直断面内に延在する下部を含む、請求項１２に記載の不揮発性メモリセル。
  14. 不揮発性メモリセルを形成する方法であって、該方法は、
    半導体基板の上面が、互いに対向する第１及び第２の側面を含む、上方に延在するフィンを含むように、前記半導体基板の前記上面にトレンチを形成するステップと、
    前記フィンの第１の部分と電気的に接触する第１の電極を形成するステップと、
    前記フィンの第２の部分と電気的に接触する第２の電極を形成するステップであって、前記フィンのチャネル領域は、前記第１及び第２の側面の部分を含み、前記フィンの前記第１の部分と前記第２の部分との間に延在するように、前記フィンの前記第１及び第２の部分は互いに離間している、形成するステップと、
    前記チャネル領域の第１の部分に沿って延在する浮遊ゲートを形成するステップであって、前記浮遊ゲートは、前記第１の側面に沿って延在し、前記第１の側面から絶縁され、前記浮遊ゲートのいずれの部分も前記第２の側面に沿って延在しない、形成するステップと、
    前記チャネル領域の第２の部分に沿って延在するワード線ゲートを形成するステップであって、前記ワード線ゲートは、前記第１及び第２の側面に沿って延在し、前記第１及び第２の側面から絶縁される、形成するステップと、
    前記浮遊ゲートの上方に配設され、前記浮遊ゲートから絶縁された制御ゲートを形成するステップと、
    前記浮遊ゲートに横方向に隣接して配設され、前記浮遊ゲートから絶縁された第１の部分と、前記浮遊ゲートの上方に垂直に配設され、前記浮遊ゲートから絶縁された第２の部分と、を有する消去ゲートを形成するステップと、を含む、方法。
  15. いずれの導電性ゲートも、前記浮遊ゲートがそれに沿って延在する前記第１の側面の一部分と対向する前記第２の側面の一部分に沿って配設されず、前記第２の側面の前記部分から絶縁されない、請求項１４に記載の方法。
  16. 前記ワード線ゲートは金属材料を含み、前記ワード線ゲートは、高Ｋ絶縁材料によって前記第１及び第２の側面から絶縁される、請求項１４に記載の方法。
  17. 前記浮遊ゲート、前記制御ゲート、及び前記消去ゲートは、それぞれポリシリコン材料を含む、請求項１４に記載の方法。
  18. 前記第１及び第２の電極は、それぞれ金属材料を含む、請求項１７に記載の方法。
  19. 前記基板の前記上面は、互いに対向する第３及び第４の側面を含む、上方に延在する第２のフィンを含み、前記浮遊ゲートの少なくとも一部分は、前記フィンと前記第２のフィンとの間に配設される、請求項１４に記載の方法。
  20. 前記制御ゲート及び前記消去ゲートは、それぞれ前記フィンの上方に垂直に配設される、請求項１４に記載の方法。
  21. 前記フィンの前記第１及び第２の部分のそれぞれは、それぞれ前記フィンの前記チャネル領域の幅及び高さよりも大きい幅及び高さを有する、請求項１４に記載の方法。
  22. 前記第１の電極は、前記フィンの前記第１の部分の前記第１及び第２の側面に沿って延在し、前記第２の電極は、前記フィンの前記第２の部分の前記第１及び第２の側面に沿って延在する、請求項１４に記載の方法。
  23. 前記浮遊ゲートは、矩形の垂直断面を有する、請求項１４に記載の方法。
  24. 前記浮遊ゲートは、Ｕ字形の垂直断面を有する、請求項１４に記載の方法。
  25. 前記制御ゲートは、前記浮遊ゲートの前記Ｕ字形の垂直断面内に延在する下部を含む、請求項２４に記載の方法。
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