TWI420656B - 非揮發性半導體記憶體及其驅動方法 - Google Patents

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Description

非揮發性半導體記憶體及其驅動方法
本發明係有關於非揮發性半導體記憶體及其驅動方法之技術。
在具有控制閘極和電荷蓄積層之NOR型快閃記憶體之記憶體單元中，利用熱電子而進行往電荷蓄積層之電荷注入之MOS電晶體構造係為習知之技術(參考例如非專利文獻1)。將根據該電荷蓄積層之電荷蓄積狀態的差異而形成之臨界值電壓的差異記憶為資料“0”、“1”。例如，使用浮游閘極於電荷蓄積層之N通道的記憶體單元時，要注入電荷至浮游閘極時係提供高電壓於控制閘極和汲極擴散層，並將源極擴散層和半導體基板接地。此時，藉由源極-汲極間的電壓而提高半導體基板的電子的能量，使其越過通道氧化膜的能量障壁而注入至電荷蓄積層。藉由該電荷注入而使記憶體單元之臨界值電壓往正方向移動。流通於源極-汲極間的電流之中，注入至電荷蓄積層的比率較小。因此，進行寫入動作所必需的電流係形成每單元100μA等級，而不適合於寫入之高速化。
第1圖和第2圖係分別為上述文獻所示習知NOR型快閃記憶體之記憶體單元陣列之等效電路和佈局。記憶體單元係以行列狀之方式排列，而將位元線(BL1、BL2、…)往行(column)方向(第1圖、第2圖的縱方向)予以配線，將控制閘極線(WL1、WL2、…)往列(row)方向(第1圖、第2 圖的橫方向)予以排列，將源極線往列方向予以排列，將源極線(SL)連接於控制閘極線所連接之記憶體單元的全部的源極擴散層。[註：本文中，「列」表示橫向(row)，「行」表示縱向(column)]
由於近年來之半導體技術的進步，特別是細微加工技術的進步，快閃記憶體之記憶體單元的小型化和大容量化正急速地進展。由於NOR型快閃記憶體係採用上述寫入方式，故由於短通道效應而使漏電流增大，形成無法正常地寫入資料，且難以縮小記憶體單元的閘極長度。
相對於此，在具有控制閘極和電荷蓄積層之NAND型快閃記憶體之記憶體單元中，利用FN(Fowler-Nordheim)通道電流而進行往電荷蓄積層之電荷注入之MOS電晶體構造為習知之技術(參考例如專利文獻1)。當使用浮游閘極於電荷蓄積層之N通道的記憶體單元時，要注入電荷至浮游閘極時係藉由將垂直於記憶體單元之方向的電壓施加於控制閘極，而能夠將電子注入至浮游閘極。此時，將電子注入至浮游閘極之記憶體單元的源極-汲極係予以接地。另一方面，未將電子注入至浮游閘極之記憶體單元的源極-汲極，則施加相同的正電壓，阻止對記憶體單元的寫入。該NAND型快閃記憶體並無須施加電壓於記憶體單元的源極-汲極間。因此，利用FN通道電流而進行往電荷蓄積層之電荷注入之快閃記憶體，相較於利用熱電子而進行往電荷蓄積層之電荷注入之快閃記憶體，較易縮小記憶體單元的閘極長度。此外，由於利用FN通道電流而進行往電荷 蓄積層之電荷注入之快閃記憶體能進行全面通道的雙方向寫入-消除動作，故能同時實現高速的寫入動作及高信賴性(參考例如非專利文獻2)。
因此，NOR型快閃記憶體係必須利用FN通道電流而進行往電荷蓄積層之電荷注入。
但，使用第1圖所示之習知NOR型快閃記憶體之等效電路，利用FN通道電流而對所選擇之1個記憶體單元進行往電荷蓄積層之電荷注入，則較為困難。此係因為當施加高電壓於控制閘極線時，則連接於控制閘極線之全部記憶體單元即形成導通狀態，且源極線係連接於控制閘極線所連接之記憶體單元的全部，故使全部的位元線皆短路之故。因此，使用習知之平面型記憶體單元，並將連接於記憶體單元之源極線往行方向進行配線。此時之NOR型快閃記憶體之記憶體單元陣列的等效電路和佈局係分別表示於第3圖、第4圖。如該第4圖所示，由於源極線、位元線係配置於相同的配線層，故相較於利用熱電子之情形，記憶體單元面積會形成二倍以上。
[專利文獻1]：日本特開平1-173652號公報
[非專利文獻1]：T. Tanzawa, Y. Takano, T. Taura, and S. Atsumi, IEEE J. Solid-State Circuits, Vol.35, no. 10, p.1415-1421, 2000.
[非專利文獻2]：T. Endoh, R. Shirota, S. Aritome, and F. Masuoka, IEICE Transactions on Electron, Vol.E75-C, no. 11, pp.1351-1357, Nov. 1992.
因此，本發明之目的在於提供一NOR型非揮發性半導體記憶體，其能無損記憶體單元之高積體化，而可利用FN通道電流進行往電荷蓄積層之電荷注入。
本發明之非揮發性半導體記憶體，係自基板側依序形成源極區域、通道區域、以及汲極區域，另外，具有隔著閘極絕緣膜而形成於前述通道區域的外側之電荷蓄積層以及隔著絕緣層以覆蓋該電荷蓄積層之方式形成於該電荷蓄積層的外側之控制閘極之記憶體單元，係以n列m行之行列狀而配置於前述基板上之非揮發性半導體記憶體，該非揮發性半導體記憶體係含有下列而構成：複數條源極線，係以排列於前述行列的行方向之記憶體單元的源極區域能相互連接之方式配線於行方向；複數條平行的位元線，係以排列於前述行方向之記憶體單元的汲極區域能相互連接之方式，在和前述源極線不同層中配線於行方向；複數條閘極線，係以排列於與前述行方向實質上垂直的列方向之記憶體單元的控制閘極能相互連接之方式配線於列方向；複數個電晶體，係每隔前述行列之p列(p<n)各形成1列，且自基板側依序形成源極區域、通道區域、以及汲極區域，且各個源極區域係和自己所屬的行之前述源極線相連接； 導線，係以排列於相同列之前述電晶體的閘極能相互連接之方式配線於列方向；以及共同源極線，係使排列於相同列之前述電晶體的汲極區域相互連接。
此外，本發明之非揮發性半導體記憶體中，係含有前述各電晶體之源極區域、通道區域、以及汲極區域分別和前述各記憶體單元之源極區域、通道區域、以及汲極區域同時形成者而構成者。
本發明之方法係第1發明之非揮發性半導體記憶體之寫入方法，其係施加0V或正的第一電壓於所選擇之位元線和源極線，施加正的第一電壓於非選擇之位元線和源極線，施加正的第二電壓於所選擇之閘極線，施加0V於非選擇之閘極線，施加0V於前述導線，施加正的第一電壓的一半之正的第三電壓於共同源極線，利用FN通道電流而進行電荷注入於所選擇之記憶體單元之電荷蓄積層。
此外，本發明之方法係第1發明之非揮發性半導體記憶體之讀取方法，其係施加正的第一電壓於所選擇之閘極線，施加0V於非選擇之閘極線，施加0V於源極線，施加正的第二電壓於所選擇之位元線，施加0V於非選擇之位元線、共同源極線，施加正的第三電壓於導線，自所選擇之記憶體單元讀取資料之非揮發性半導體記憶體之讀取方法。
此外，本發明之方法係第1發明之非揮發性半導體記憶體之消除方法，其係施加正的第一電壓於全部的位元線 和全部的源極線，施加0V於全部的閘極線，施加正的第一電壓於全部的共同源極線和導線，將全部的記憶體單元之資料予以整批消除之非揮發性半導體記憶體之消除方法。
此外，本發明之方法係第1發明之非揮發性半導體記憶體之消除方法，其係施加正的第一電壓於全部的位元線和源極線，施加0V於所選擇之閘極線，施加正的第二電壓於非選擇之閘極線，施加正的第一電壓於全部的共同源極線和導線，將連接於所選擇之閘極線的記憶體單元之資料予以整批消除之非揮發性半導體記憶體之消除方法。
此外，本發明之方法係第1發明之非揮發性半導體記憶體之消除方法，其係施加正的第一電壓於所選擇之位元線和源極線，施加正的第二電壓於非選擇之位元線和源極線，施加0V於全部的閘極線，施加正的第二電壓於全部的導線，施加正的第一電壓與正的第二電壓的和之一半之正的第三電壓於全部的共同源極線，將連接於所選擇之位元線的記憶體單元之資料予以整批消除之非揮發性半導體記憶體之消除方法。
此外，本發明之方法係第1發明之非揮發性半導體記憶體之消除方法，其係施加正的第一電壓於所選擇之位元線和源極線，施加正的第二電壓於非選擇之位元線和源極線，施加0V於所選擇之閘極線，施加正的第二電壓於非選擇之閘極線，施加正的第二電壓於導線，施加正的第一電壓與正的第二電壓的和之一半之正的第三電壓於共同源 極線，將所選擇之記憶體單元之資料予以消除之非揮發性半導體記憶體之消除方法。
根據本發明，由於位元線和源極線係能以自上方觀看非揮發性半導體記憶體單元時相互重疊之方式而配置，故不會增加記憶體單元的面積而能平行地形成。施加高電壓於閘極線時，連接於閘極線之全部的記憶體單元即呈現導通狀態。由於相對於位元線平行地形成源極線，故能施加相同的電壓於位元線和源極線。亦即，利用FN通道電流而能對所選擇之1個記憶體單元進行往電荷蓄積層之電荷注入。由於源極線係由擴散層所形成，故形成高電阻。因此，連接於位元線和源極線之每預定數(例如64個)之記憶體單元係配置1個電晶體，並透過該電晶體而將源極線連接於共同源極線，據此，即能形成源極擴散層之低電阻化，且能高速讀取。
 (本發明之實施最佳形態)
本發明之非揮發性半導體記憶體係含有形成於半導體基板上之多數個島狀半導體層。島狀半導體層係具備下列構成而組成非揮發性半導體記憶體單元：汲極擴散層，形成於島狀半導體層上部；源極擴散層，係形成於島狀半導體層下部；電荷蓄積層，係隔著閘極絕緣膜而形成於被夾介於汲極擴散層和源極擴散層之側壁的通道區域上；以及 控制閘極，係形成於電荷蓄積層上。
此外，整體上，該非揮發性半導體記憶體單元係以行列狀排列，並且將連接於汲極擴散層的位元線配線於行方向，將閘極線配線於列方向，將連接於源極擴散層的源極線配線於行方向之構造。
此外，在本發明之非揮發性半導體記憶體中，連接於位元線和源極線之每預定數(例如64個)之記憶體單元係配置1個電晶體，將連接於該電晶體的閘極之導線配線於列方向，且將源極線連接於該電晶體的源極，將連接於該電晶體的汲極之共同源極線配線於列方向。因此，將該非揮發性半導體記憶體考量為n列m行之行列時，前述電晶體係例如每隔64列各形成1列，該源極區域則和自己所屬之行的源極線相連接。另外，排列於該電晶體的相同列之前述電晶體之閘極係藉由導線而互相連接，排列於相同列之前述電晶體之汲極區域係藉由共同源極線而互相連接。
本發明之驅動方法係施加0V或正的第一電壓於所選擇之位元線和源極線，施加正的第一電壓於非選擇之位元線和源極線，施加正的第二電壓於所選擇之閘極線，施加0V於非選擇之閘極線，藉此即能利用FN通道電流而進行電荷注入於電荷蓄積層。此時，藉由施加0V於導線而將共同源極線和源極線作電性絕緣。此外，藉由施加正的第一電壓的一半之電壓於共同源極線，即能將連接共同源極線和源極線之電晶體的源極-汲極間之耐壓設定在正的第一電壓的一半。
本發明之驅動方法係施加正的第一電壓於所選擇之閘極線，施加0V於非選擇之閘極線，施加0V於源極線，施加正的第二電壓於所選擇之位元線，藉此即能讀取所選擇之記憶體單元。此時，藉由施加0V於非選擇之位元線、共同源極線，施加正的第三電壓於導線，透過連接於位元線和源極線之一個以上之每複數個各記憶體單元所配置之電晶體而使源極線連接於共同源極線，據此，即能形成源極擴散層之低電阻化，且能高速讀取。
本發明之驅動方法係施加正的第一電壓於位元線和源極線，施加0V於閘極線，施加正的第一電壓於共同源極線和導線，藉此即能利用FN通道電流而自全部的記憶體單元之電荷蓄積層放出電荷。
本發明之驅動方法係施加正的第一電壓於位元線和源極線，施加0V於所選擇之閘極線，施加正的第二電壓於非選擇之閘極線，施加正的第一電壓於共同源極線和導線，藉此即能利用FN通道電流而自連接於所選擇之閘極線的記憶體單元之電荷蓄積層放出電荷。
本發明之驅動方法係施加正的第一電壓於所選擇之位元線和源極線，施加正的第二電壓於非選擇之位元線和源極線，施加0V於閘極線，施加正的第二電壓於導線，施加正的第一電壓與正的第二電壓之和的一半之正的第三電壓於共同源極線，藉此即能利用FN通道電流而自連接於所選擇之位元線的記憶體單元之電荷蓄積層放出電荷。
本發明之驅動方法係施加正的第一電壓於所選擇之位 元線和源極線，施加正的第二電壓於非選擇之位元線和源極線，施加0V於所選擇之閘極線，施加正的第三電壓於非選擇之閘極線，施加正的第三電壓於導線，施加正的第一電壓與正的第二電壓的和的一半之正的第三電壓於共同源極線，藉此即能利用FN通道電流而自所選擇之記憶體單元之電荷蓄積層放出電荷。
[實施例]
以下，根據圖式所示之實施形態詳述本發明。還有，本發明並不限制於此實施形態。
將本發明之非揮發性半導體記憶體之佈局和剖面構造分別表示於第5圖、第6圖、第7圖及第8圖。本實施例係形成源極線2和源極擴散層3於氧化矽膜1上，形成島狀半導體層4於源極擴散層3上，形成汲極擴散層5於該島狀半導體層4的上部，隔著閘極絕緣膜而形成的電荷蓄積層6係形成於被汲極擴散層5和源極擴散層3夾介之側壁的通道區域上，形成控制閘極於電荷蓄積層6上，而形成記憶體單元。將以記憶體單元的控制閘極能相互連接之方式配線於列方向的線作為閘極線7。此外，每預定數的記憶體單元(此處為每64個)，形成島狀半導體層9於源極線2和源極擴散層8上，形成汲極擴散層10於該島狀半導體層上，隔著閘極絕緣膜而形成的導線11係形成於被汲極擴散層10和源極擴散層8夾介之側壁的通道區域上，形成共同源極線12於汲極擴散層10上而形成電晶體，源極線2和共同源極線12係互相連接。以記憶體單元代用每複 數個記憶體單元所配置之電晶體亦可。另外，形成位元線13於汲極擴散層5上，形成介層孔14於位元線13上，形成位元線15於介層孔14上。
以下，參閱第9圖至第59圖說明用以形成具備本發明之非揮發性半導體記憶體之記憶體單元陣列的構造之製造步驟之一例。第9圖係形成P型矽100於氧化矽膜1上之SOI(Silicon On Insulator；絕緣體上半導體)基板的X-X’剖面圖。此外，第10圖係Y1 -Y1 ’剖面圖，第11圖係Y2 -Y2 ’剖面圖。X-X’剖面係對應於第6圖，Y1 -Y1 ’剖面係對應於第7圖，Y2 -Y2 ’剖面係對應於第8圖之剖面。
將抗蝕劑作為遮罩，藉由反應性離子蝕刻法將P型矽100進行蝕刻而形成源極線2(第12圖(X-X’)、第13圖(Y1 -Y1 ’)、第14圖(Y2 -Y2 ’))。
沈積氧化膜，藉由CMP(Chemical Mechanical Planarization；化學機械平坦化)進行平坦化，使用反應性離子蝕刻法進行蝕刻(第15圖(X-X’)、第16圖(Y1 -Y1 ’)、第17圖(Y2 -Y2 ’))。
將抗蝕劑作為遮罩，藉由反應性離子蝕刻法將P型矽進行蝕刻而形成島狀半導體層101(第18圖(X-X’)、第19圖(Y1 -Y1 ’)、第20圖(Y2 -Y2 ’))。島狀半導體層101的下部係形成源極線2。
接著，進行氧化而形成通道絕緣膜102(第21圖(X-X’)、第22圖(Y1 -Y1 ’)、第23圖(Y2 -Y2 ’))。
接著，沈積多結晶矽膜103(第24圖(X-X’)、第25圖 (Y1 -Y1 ’)、第26圖(Y2 -Y2 ’))。
接著，藉由反應性離子蝕刻法將多結晶矽膜進行蝕刻，以側壁間隔物狀而殘存於島狀半導體側壁，形成電荷蓄積層6(第27圖(X-X’)、第28圖(Y1 -Y1 ’)、第29圖(Y2 -Y2 ’))。
接著，進行氧化而形成內層多晶(Inter-Poly)絕緣膜104(第30圖(X-X’)、第31圖(Y1 -Y1 ’)、第32圖(Y2 -Y2 ’))。藉由CVD(Chemical Vapor Deposition；化學氣相沈積)法而沈積絕緣膜亦可。
接著，沈積多結晶矽膜105(第33圖(X-X’)、第34圖(Y1 -Y1 ’)、第35圖(Y2 -Y2 ’))。
接著，藉由CMP法而使多結晶矽膜平坦化之後，再進行蝕刻(第36圖(X-X’)、第37圖(Y1 -Y1 ’)、第38圖(Y2 -Y2 ’))。
接著，藉由習知之光微影技術而形成圖案之抗蝕劑106(第39圖(X-X’)、第40圖(Y1 -Y1 ’)、第41圖(Y2 -Y2 ’))。
接著，將抗蝕劑106作為遮罩而使用，藉由反應性離子蝕刻法將多結晶矽膜105進行蝕刻，以側壁間隔物(side wall spacer)狀而殘存於電荷蓄積層側壁，形成閘極線7、以及導線11(第42圖(X-X’)、第43圖(Y1 -Y1 ’)、第44圖(Y2 -Y2 ’))。
接著，藉由離子注入法等而形成源極線2、源極擴散層3、以及汲極擴散層5、10(第45圖(X-X’)、第46圖(Y1 -Y1 ’)、第47圖(Y2 -Y2 ’))。
接著，沈積稱為氧化矽膜之層間絕緣膜107，並使用CMP法等而使汲極擴散層露出(第48圖(X-X’)、第49圖(Y1 -Y1 ’)、第50圖(Y2 -Y2 ’))。
接著，藉由濺鍍法等而沈積金屬，將抗蝕劑作為遮罩而使用將金屬進行蝕刻而形成位元線13和共同源極線12。接著，沈積層間絕緣膜108(第51圖(X-X’)、第52圖(Y1 -Y1 ’)、第53圖(Y2 -Y2 ’))。
接著，將抗蝕劑作為遮罩而使用，將層間絕緣膜進行蝕刻而形成介層孔14(第54圖(X-X’)、第55圖(Y1 -Y1 ’)、第56圖(Y2 -Y2 ’))。
接著，藉由濺鍍法等而沈積金屬，將抗蝕劑作為遮罩而使用將金屬進行蝕刻而形成位元線15。接著，沈積層間絕緣膜109(第57圖(X-X’)、第58圖(Y1 -Y1 ’)、第59圖(Y2 -Y2 ’))。根據上述步驟而形成本發明之非揮發性半導體記憶體單元陣列之構造，並實現將閘極線配線於列，將位元線配線於行，將源極線配線於行，將共同源極線配線於列之構造。
以下，參閱第60圖至第65圖而說明本發明之非揮發性半導體記憶體單元陣列之驅動方法。
藉由FN通道電流而將電荷注入至所選擇之記憶體單元M1之電荷蓄積層(寫入)的動作係如第60圖所示而進行。施加0V或能阻止寫入的程度之電壓(9V)於所選擇之位元線200和源極線201，施加能阻止寫入的程度之電壓(9V)於非選擇之位元線202和源極線203，施加高電壓(18V) 於所選擇之閘極線204，且施加0V於非選擇之閘極線205。藉由以上的動作，即能使用FN通道電流而將電荷注入至電荷蓄積層。此時，藉由施加0V於導線206(對應於第5圖至第7圖之導線11)，將源極線和共同源極線作電性絕緣。此外，共同源極線207係藉由施加能阻止寫入的程度之電壓(9V)的一半(4.5V)，而能使連接共同源極線和源極線之電晶體的源極-汲極間的耐壓作成能阻止寫入的程度之電壓(9V)的一半(4.5V)。
所選擇之記憶體單元M1的資料之讀取動作係如第61圖所示而進行。施加電壓(3V)於所選擇之閘極線204，施加0V於非選擇之閘極線205，施加0V於源極線201、203，施加電壓(0.5V)於所選擇之位元線200，藉此即能讀取所選擇之記憶體單元。此時，藉由施加0V於非選擇之位元線202和共同源極線207，施加電壓(3V)於導線206，透過連接於位元線和源極線之一個以上之每複數個記憶體單元所配置的電晶體而使源極線連接於共同源極線，據此即能形成源極擴散層之低電阻化，且能進行高速讀取。
自記憶體單元陣列之全部的記憶體單元之電荷蓄積層，藉由FN通道電流而將電荷放出(消除)的動作係如第62圖所示而進行。施加消除電壓(18V)於全部的位元線和全部的源極線，施加0V於全部的閘極線，施加和消除電壓相同的電壓(18V)於全部的共同源極線和導線，藉此即能利用FN通道電流而自全部的記憶體單元之電荷蓄積層放出電荷。
自連接於記憶體單元陣列之所選擇的閘極線之記憶體單元之電荷蓄積層，藉由FN通道電流而將電荷放出(消除)的動作係如第63圖所示而進行。施加消除電壓(18V)於全部的位元線和源極線，施加0V於所選擇的閘極線204，施加能阻止消除的程度之電壓(9V)於非選擇之閘極線205，施加與消除電壓相同的電壓(18V)於共同源極線207和導線206，藉此即能利用FN通道電流而自連接於所選擇之閘極線的記憶體單元之電荷蓄積層放出電荷。
自連接於記憶體單元陣列之所選擇的位元線之記憶體單元之電荷蓄積層，藉由FN通道電流而將電荷放出(消除)的動作係如第64圖所示而進行。施加消除電壓(18V)於所選擇之位元線200和源極線201，施加能阻止消除的程度之電壓(9V)於非選擇之位元線202和源極線203，施加0V於全部的閘極線，施加電壓(9V)於導線206，施加消除電壓(18V)與能阻止消除的程度之電壓(9V)之和的一半之電壓(13.5V)於共同源極線207，藉此即能利用FN通道電流而自連接於所選擇之位元線的記憶體單元之電荷蓄積層放出電荷。
自記憶體單元陣列之所選擇的記憶體單元M1之電荷蓄積層，藉由FN通道電流而將電荷放出(消除)的動作係如第65圖所示而進行。施加消除電壓(18V)於所選擇之位元線200和源極線201，施加能阻止消除的程度之電壓(9V)於非選擇之位元線202和源極線203，施加0V於所選擇之閘極線204，施加能阻止消除的程度之電壓(9V)於非選擇 之閘極線205，施加電壓(9V)於導線206，施加消除電壓(18V)與能阻止消除的程度之電壓(9V)之和的一半之電壓(13.5V)於共同源極線207，藉此即能利用FN通道電流而自所選擇之記憶體單元之電荷蓄積層放出電荷。
此外，實施例中，雖係隔著閘極絕緣膜而使用圍繞島狀半導體之單一的電荷蓄積層的構造之記憶體單元於島狀半導體層的被汲極擴散層和源極擴散層夾介之側壁的通道區域上，但，電荷蓄積層並非必須為單一的電荷蓄積層，而如第66圖所示，一個以上之複數個電荷蓄積層208包圍島狀半導體之側壁的通道區域上之一部份亦可。此外，使用在控制閘極和島狀半導體層之間具有一個以上之複數個粒子狀的電荷蓄積層209或能蓄積電荷的區域而可藉由FN通道電流進行寫入消除的構造之非揮發性半導體記憶體單元(第67圖)亦可(第68圖)。
1‧‧‧氧化矽膜
2‧‧‧源極線(SL)
3、8‧‧‧源極擴散層
4、9、100‧‧‧島狀半導體層
5、10‧‧‧汲極擴散層
6、208‧‧‧電荷蓄積層
7‧‧‧閘極線(WL)
11‧‧‧導線(R)
12‧‧‧共同源極線(CSL)
13、15‧‧‧位元線(BL)
14‧‧‧介層孔
100‧‧‧P型矽
102‧‧‧通道絕緣膜
103、105‧‧‧多結晶矽膜
104‧‧‧內層多晶絕緣膜
106‧‧‧抗蝕劑
107、108、109‧‧‧層間絕緣膜
200‧‧‧所選擇之位元線
201‧‧‧所選擇之源極線
202‧‧‧非選擇之位元線
203‧‧‧非選擇之源極線
204‧‧‧所選擇之閘極線
205‧‧‧非選擇之閘極線
206‧‧‧導線
207‧‧‧共同源極線
209‧‧‧粒子狀電荷蓄積層
第1圖係習知NOR型快閃記憶體之記憶體單元陣列之等效電路。
第2圖係習知NOR型快閃記憶體之記憶體單元陣列之佈局。
第3圖係使用習知平面型記憶體單元，形成使連接於記憶體單元的源極之源極線平行於位元線時之NOR型快閃記憶體之記憶體單元陣列之等效電路。
第4圖係使用習知平面型記憶體單元，形成使連接於記憶體單元的源極之源極線平行於位元線時之NOR型快 閃記憶體之記憶體單元陣列之佈局。
第5圖係本發明非揮發性半導體記憶體之佈局。
第6圖係本發明非揮發性半導體記憶體之剖面構造。
第7圖係本發明非揮發性半導體記憶體之剖面構造。
第8圖係本發明非揮發性半導體記憶體之剖面構造。
第9圖係表示本發明記憶體單元陣列的製造例之X-X’剖面步驟圖。
第10圖係表示本發明記憶體單元陣列的製造例之Y1 -Y1 ’剖面步驟圖。
第11圖係表示本發明記憶體單元陣列的製造例之Y2 -Y2 ’剖面步驟圖。
第12圖係表示本發明記憶體單元陣列的製造例之X-X’剖面步驟圖。
第13圖係表示本發明記憶體單元陣列的製造例之Y1 -Y1 ’剖面步驟圖。
第14圖係表示本發明記憶體單元陣列的製造例之Y2 -Y2 ’剖面步驟圖。
第15圖係表示本發明記憶體單元陣列的製造例之X-X’剖面步驟圖。
第16圖係表示本發明記憶體單元陣列的製造例之Y1 -Y1 ’剖面步驟圖。
第17圖係表示本發明記憶體單元陣列的製造例之Y2 -Y2 ’剖面步驟圖。
第18圖係表示本發明記憶體單元陣列的製造例之 X-X’剖面步驟圖。
第19圖係表示本發明記憶體單元陣列的製造例之Y1 -Y1 ’剖面步驟圖。
第20圖係表示本發明記憶體單元陣列的製造例之Y2 -Y2 ’剖面步驟圖。
第21圖係表示本發明記憶體單元陣列的製造例之X-X’剖面步驟圖。
第22圖係表示本發明記憶體單元陣列的製造例之Y1 -Y1 ’剖面步驟圖。
第23圖係表示本發明記憶體單元陣列的製造例之Y2 -Y2 ’剖面步驟圖。
第24圖係表示本發明記憶體單元陣列的製造例之X-X’剖面步驟圖。
第25圖係表示本發明記憶體單元陣列的製造例之Y1 -Y1 ’剖面步驟圖。
第26圖係表示本發明記憶體單元陣列的製造例之Y2 -Y2 ’剖面步驟圖。
第27圖係表示本發明記憶體單元陣列的製造例之X-X’剖面步驟圖。
第28圖係表示本發明記憶體單元陣列的製造例之Y1 -Y1 ’剖面步驟圖。
第29圖係表示本發明記憶體單元陣列的製造例之Y2 -Y2 ’剖面步驟圖。
第30圖係表示本發明記憶體單元陣列的製造例之 X-X’剖面步驟圖。
第31圖係表示本發明記憶體單元陣列的製造例之Y1 -Y1 ’剖面步驟圖。
第32圖係表示本發明記憶體單元陣列的製造例之Y2 -Y2 ’剖面步驟圖。
第33圖係表示本發明記憶體單元陣列的製造例之X-X’剖面步驟圖。
第34圖係表示本發明記憶體單元陣列的製造例之Y1 -Y1 ’剖面步驟圖。
第35圖係表示本發明記憶體單元陣列的製造例之Y2 -Y2 ’剖面步驟圖。
第36圖係表示本發明記憶體單元陣列的製造例之X-X’剖面步驟圖。
第37圖係表示本發明記憶體單元陣列的製造例之Y1 -Y1 ’剖面步驟圖。
第38圖係表示本發明記憶體單元陣列的製造例之Y2 -Y2 ’剖面步驟圖。
第39圖係表示本發明記憶體單元陣列的製造例之X-X’剖面步驟圖。
第40圖係表示本發明記憶體單元陣列的製造例之Y1 -Y1 ’剖面步驟圖。
第41圖係表示本發明記憶體單元陣列的製造例之Y2 -Y2 ’剖面步驟圖。
第42圖係表示本發明記憶體單元陣列的製造例之 X-X’剖面步驟圖。
第43圖係表示本發明記憶體單元陣列的製造例之Y1 -Y1 ’剖面步驟圖。
第44圖係表示本發明記憶體單元陣列的製造例之Y2 -Y2 ’剖面步驟圖。
第45圖係表示本發明記憶體單元陣列的製造例之X-X’剖面步驟圖。
第46圖係表示本發明記憶體單元陣列的製造例之Y1 -Y1 ’剖面步驟圖。
第47圖係表示本發明記憶體單元陣列的製造例之Y2 -Y2 ’剖面步驟圖。
第48圖係表示本發明記憶體單元陣列的製造例之X-X’剖面步驟圖。
第49圖係表示本發明記憶體單元陣列的製造例之Y1 -Y1 ’剖面步驟圖。
第50圖係表示本發明記憶體單元陣列的製造例之Y2 -Y2 ’剖面步驟圖。
第51圖係表示本發明記憶體單元陣列的製造例之X-X’剖面步驟圖。
第52圖係表示本發明記憶體單元陣列的製造例之Y1 -Y1 ’剖面步驟圖。
第53圖係表示本發明記憶體單元陣列的製造例之Y2 -Y2 ’剖面步驟圖。
第54圖係表示本發明記憶體單元陣列的製造例之 X-X’剖面步驟圖。
第55圖係表示本發明記憶體單元陣列的製造例之Y1 -Y1 ’剖面步驟圖。
第56圖係表示本發明記憶體單元陣列的製造例之Y2 -Y2 ’剖面步驟圖。
第57圖係表示本發明記憶體單元陣列的製造例之X-X’剖面步驟圖。
第58圖係表示本發明記憶體單元陣列的製造例之Y1 -Y1 ’剖面步驟圖。
第59圖係表示本發明記憶體單元陣列的製造例之Y2 -Y2 ’剖面步驟圖。
第60圖係表示資料寫入時的電位關係之圖示。
第61圖係表示資料讀取時的電位關係之圖示。
第62圖係表示全部記憶體單元消除時的電位關係之圖示。
第63圖係表示連接於所選擇之閘極線之記憶體單元消除時的電位關係之圖示。
第64圖係表示連接於所選擇之位元線之記憶體單元消除時的電位關係之圖示。
第65圖係表示所選擇之記憶體單元消除時的電位關係之圖示。
第66圖係表示本發明另外的實施例之概觀圖。
第67圖係表示本發明另外的實施例之概觀圖。
第68圖係表示本發明另外的實施例之剖面圖。
1‧‧‧氧化矽膜
2‧‧‧源極線(SL)
3、8‧‧‧源極擴散層
4、9‧‧‧島狀半導體層
5、10‧‧‧汲極擴散層
6‧‧‧電荷蓄積層
7‧‧‧閘極線(WL)
11‧‧‧導線(R)
12‧‧‧共同源極線(CSL)
13、15‧‧‧位元線(BL)
14‧‧‧介層孔

Claims (9)

  1. 一種非揮發性半導體記憶體，係自基板側依序形成源極區域、通道區域、以及汲極區域，另外，具有隔著閘極絕緣膜而形成於前述通道區域的外側之電荷蓄積層以及隔著絕緣層以覆蓋該電荷蓄積層之方式形成於該電荷蓄積層的外側之控制閘極之記憶體單元，係以n列m行之行列狀而配置於前述基板上，該非揮發性半導體記憶體係含有下列而構成：複數條源極線，係以排列於前述行列的行方向之記憶體單元的源極區域能相互連接之方式配線於行方向；複數條平行的位元線，係以排列於前述行方向之記憶體單元的汲極區域能相互連接之方式，在和前述源極線不同層當中配線於行方向；複數條閘極線，係以排列於與前述行方向實質上垂直的列方向之記憶體單元的控制閘極能相互連接之方式配線於列方向；複數個電晶體，係每隔前述行列之p列(p<n)各形成1列，且自基板側依序形成源極區域、通道區域、以及汲極區域，各個源極區域係和自己所屬的行之前述源極線相連接；導線，係以排列於相同列之前述電晶體的閘極能相互連接之方式配線於列方向；以及共同源極線，係使排列於相同列之前述電晶體的汲極區域相互連接。
  2. 如申請專利範圍第1項之非揮發性半導體記憶體，其中，前述各電晶體之源極區域、通道區域、以及汲極區域係分別和前述各記憶體單元之源極區域、通道區域、以及汲極區域同時形成者。
  3. 一種非揮發性半導體記憶體之寫入方法，係為前述申請專利範圍第1項或第2項之非揮發性半導體記憶體之寫入方法，包括：施加0V或正的第一電壓於所選擇之位元線和源極線，施加正的第一電壓於非選擇之位元線和源極線，施加正的第二電壓於所選擇之閘極線，施加0V於非選擇之閘極線，施加0V於前述導線，施加正的第一電壓的一半之正的第三電壓於共同源極線，利用FN通道電流而進行電荷注入於所選擇之記憶體單元之電荷蓄積層。
  4. 一種非揮發性半導體記憶體之讀取方法，係為前述申請專利範圍第1項或第2項之非揮發性半導體記憶體之讀取方法，包括：施加正的第一電壓於所選擇之閘極線，施加0V於非選擇之閘極線，施加0V於源極線，施加正的第二電壓於所選擇之位元線，施加0V於非選擇之位元線、共同源極線，施加正的第三電壓於導線，自所選擇之記憶體單元讀取資料。
  5. 一種非揮發性半導體記憶體之消除方法，係為前述申請專利範圍第1項或第2項之非揮發性半導體記憶體之消除方法，包括： 施加正的第一電壓於全部的位元線和全部的源極線，施加0V於全部的閘極線，施加正的第一電壓於全部的共同源極線和導線，將全部的記憶體單元之資料予以整批消除。
  6. 一種非揮發性半導體記憶體之消除方法，係為前述申請專利範圍第1項或第2項之非揮發性半導體記憶體之消除方法，包括：施加正的第一電壓於全部的位元線和源極線，施加0V於所選擇之閘極線，施加正的第二電壓於非選擇之閘極線，施加正的第一電壓於全部的共同源極線和導線，將連接於所選擇之閘極線的記憶體單元之資料予以整批消除。
  7. 一種非揮發性半導體記憶體之消除方法，係為前述申請專利範圍第1項或第2項之非揮發性半導體記憶體之消除方法，包括：施加正的第一電壓於所選擇之位元線和源極線，施加正的第二電壓於非選擇之位元線和源極線，施加0V於全部的閘極線，施加正的第二電壓於全部的導線，施加正的第一電壓與正的第二電壓的和之一半之正的第三電壓於全部的共同源極線，將連接於所選擇之位元線的記憶體單元之資料予以整批消除。
  8. 一種非揮發性半導體記憶體之消除方法，係為前述申請專利範圍第1項或第2項之非揮發性半導體記憶體之消除方法： 施加正的第一電壓於所選擇之位元線和源極線，施加正的第二電壓於非選擇之位元線和源極線，施加0V於所選擇之閘極線，施加正的第二電壓於非選擇之閘極線，施加正的第二電壓於導線，施加正的第一電壓與正的第二電壓的和之一半之正的第三電壓於共同源極線，將所選擇之記憶體單元之資料予以消除。
  9. 一種非揮發性半導體記憶體之製造方法，係如前述申請專利範圍第1項或第2項所述之非揮發性半導體記憶體之製造方法，其中，形成複數條共通源極線；形成前述複數條共通源極線後，形成複數條位元線；前述複數條位元線係形成為與前述複數條共通源極線交錯。
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