JP2005012137A

JP2005012137A - 二重ゲート型不揮発性メモリ素子

Info

Publication number: JP2005012137A
Application number: JP2003177426A
Authority: JP
Inventors: Meishoku Masahara; 明植昌原
Original assignee: National Institute of Advanced Industrial Science and Technology AIST
Current assignee: National Institute of Advanced Industrial Science and Technology AIST
Priority date: 2003-06-23
Filing date: 2003-06-23
Publication date: 2005-01-13

Abstract

【課題】微細化が容易な二重ゲート型不揮発性メモリ素子を提供する。
【解決手段】半導体基板１１から起立し、チャネルとして用いられる細幅な柱状体１３を形成する。このチャネル１３の両側面に対し、チャネル内電子走行方向とは直交する方向から互いに第一の絶縁膜１６ａを介して臨む一対の浮遊ゲート２１，２１を設ける。さらに、必要に応じては、浮遊ゲート２１，２１の各々に対し、これら浮遊ゲートがチャネル１３に臨んでいる面とは対向する面側に第二の絶縁膜１６ｂを介してそれぞれ臨む計一対のコントロールゲート２２，２２を設ける。柱状体１３の上端側はドレイン、ソースのどちらか一方を構成する第一チャネル端領域１２とし、下端側にはドレイン、ソースの他方を構成する第二チャネル端領域１４を設ける。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、素子の電気的状態が互いに異なる第一、第二の状態のいずれにあるかでその素子が記憶している二値論理情報を表し、かつ、電源供給が絶たれても記憶内容（第一、第二のいずれかの状態）をそのまま維持し得る不揮発性メモリ素子に関し、特に微細化に適した構造とするための改良に関する。
【０００２】
【従来の技術】
不揮発性メモリ素子としては従来からも様々なものが提案されており、それぞれの基本原理は周知となっている。例えば一般的なものに、下記非特許文献１に開示されているようなものがある。
【０００３】
【非特許文献１】
久米均著，「フラッシュメモリ技術」，応用物理，第６５巻，第１１号、ｐ１１１４〜ｐ１１２４，１９９６
【０００４】
すなわち、図３（Ａ）に示すように、基本的にはプレーナ（平面）型のＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）構造となっていて、半導体基板６１の一表面側に互いに離間して形成されているソース６４とドレイン６２間のチャネル６３上に、順に第一絶縁膜６５、浮遊ゲート７１、第二絶縁膜６６、コントロールゲート７２を積層した構造を有し、情報の記憶は浮遊ゲート７１に電子を蓄積させるか否かに応じ、素子閾値特性（ないしは電圧対電流特性）を変調することで行う。
【０００５】
一方の論理値に対応する情報の書き込み、つまり浮遊ゲート７１への電子注入はドレイン電流により生成したホットエレクトロン注入あるいはコントロールゲート７１への正電圧印加によるファウラー−ノルドハイムトンネリング注入によって行い、消去ないし他論理値への書き換えは、コントロールゲート７１への負電圧印加により、浮遊ゲート７１から蓄積電子を基板側に放出することで行う。このような素子が電気的に消去可能と言う意味で一般にＥＥＰＲＯＭと呼ばれたり、電気的に書き換え可能と言う意味でＥＡＰＲＯＭ等と呼ばれていることは周知の通りである。
【０００６】
【発明が解決しようとする課題】
基本的には、こうした不揮発性メモリ素子は、浮遊ゲート７１が絶縁膜により取り囲まれており、物理的にはもとより、電気的にも文字通り浮遊状態にあることから、素子への給電を絶っても相当長い期間に亘り、蓄積電子を保持可能、つまりは記憶内容を保持可能な筈である。しかし、情報の書き込み時（書き換え時）には、第一絶縁膜６５を介し大きなエネルギを持った電子の流通が必要なため、それが当該第一絶縁膜６５に往々にして欠陥を生じさせ、結局は書き換え回数の増大と共に絶縁性を著しく低下させることになりがちである。もちろん、絶縁性の劣化は蓄積した電子の自然放出を生み、最終的には書き換え可能回数に大きな制約を与えたり素子寿命それ自体を短くする。
【０００７】
こうした問題を避け、信頼性を確保するためには、実際上、第一絶縁膜６５の膜厚をある程度以上に厚くする必要が有り、昨今では相当に微細化が計られてきたとは言え、例えば８ｎｍ程度以上には留めねばならなかった。しかし、これが、この種の素子の更なる微細化（高集積化）に極めて大きな障壁となっていたのである。なぜなら、基本構造であるＭＯＳＦＥＴの微細化は、横方向、すなわちゲート長の縮小と、縦方向、つまりゲート絶縁膜の薄膜化によって実現するからである。
【０００８】
本発明はこうした点に鑑みてなされたもので、チャネルと浮遊ゲートとの間の絶縁膜（ゲート絶縁膜）の厚みを薄くできない何らかの制約があったにしても、従来の素子に比し、より微細化の可能な原理構造を持つ不揮発性メモリ素子を提供せんとしてなされたものである。
【０００９】
【課題を解決するための手段】
本発明はまず、ＭＯＳＦＥＴの一形態としての、いわゆる二重ゲート型ＭＯＳＦＥＴ、それもヴァーティカル型（縦型）と呼ばれる二重ゲート型ＭＯＳＦＥＴに着目した。これは例えば、下記非特許文献２に開示されている。
【００１０】
【非特許文献２】
ＶＬＳＩＳｙｍｐ．Ｔｅｃｈ．Ｄｉｇ．，２００１，ｐｐ．５５−５６
【００１１】
すなわち、図３（Ｂ）に示すように、基板１１上に細長く立ち上がる柱状体１３を例えばドライエッチングにより形成し、その高さ方向に沿う少なくとも一部をチャネル１３として、これを上下から挟むように、適当なる逆導電型の不純物を導入したドレイン１２、ソース１４（一般に柱状体の上側をドレインとする）を設ける。そして、チャネル１３の電子走行方向に直交して対向する両側面を例えばシリコン薄膜によるゲート絶縁膜１６で覆って、それに接するように第一、第二のゲート２２，２２を計一対設ける。
【００１２】
このような二重ゲート型ＭＯＳＦＥＴは、通常の単一ゲート型ＭＯＳＦＥＴに比べて良好な電気的特性を示すことが理論計算により明らかになっており、リソグラフィ限界もなく、チャネル膜厚（ここでの場合は柱状体幅）も要すれば２０ｎｍ程度と薄くできるし、チャネル長も極めて短くできる上、そうした微細化に伴う問題（短チャネル効果）に対しても強靱な特性を呈し得る。一対のゲート２２，２２からの電界がドレイン１２からソース１４に向かう電流の漏れを幅方向両側からしっかりと遮蔽できるからである。従って、例えばゲート絶縁膜１６には意図的にある程度の厚みを確保せねばならないような場合にも、プレーナ型のＭＯＳＦＥＴ構造に比せば、遥かに微細化が進めることができるようになる。
【００１３】
本発明では、こうした知見と二重ゲートＭＯＳＦＥＴの持つ本来の優位性を利用し、既述の目的を達成すべく、まず、
半導体基板から起立し、チャネルとして用いられる細幅な柱状体と；
このチャネルの両側面に対し、チャネル内電子走行方向とは直交する方向から互いに絶縁膜を介して臨む一対の浮遊ゲートと；
柱状体の上端側に設けられ、ドレイン、ソースのどちらか一方を構成する第一チャネル端領域と；
柱状体の下端側に設けられ、ドレイン、ソースの他方を構成する第二チャネル端領域と；
を有して成る二重ゲート型不揮発性メモリ素子を提案する。
【００１４】
本発明のこの構成に依る二重ゲート型不揮発性メモリ素子では、先に図３（Ａ）に即して説明した従来素子におけるコントロールゲートがなく、浮遊ゲートのみが設けられているが、これは、既存の他の不揮発性メモリ素子においても提案されているように、書き込みは例えばドレインとチャネルとのそれぞれの導電型の組み合わせ如何に依る特定極性での逆バイアス印可で雪崩降伏を発生させ、それによりキャリアを高エネルギにして浮遊ゲートに遷移させる手法を採り、消去ないし書き換えは電気的消去ないし電気的書き換えではなく、光照射（一般には紫外線照射）によるような場合にも本発明の思想が適用可能なことを示すものである。こうした雪崩降伏型の場合には特にチャネルと浮遊ゲートとの間のゲート絶縁膜には更なる厚みが要求されるため、本発明の適用に依ることの微細化効果は大きい。
【００１５】
その一方で、本発明はいわゆるスタックド・ゲート型、つまりは先に説明したように浮遊ゲートとコントロールゲートとの積層構造を有する不揮発性メモリ素子の改良として、
半導体基板から起立し、チャネルとして用いられる細幅な柱状体と；
このチャネルの両側面に対し、チャネル内電子走行方向とは直交する方向から互いに第一の絶縁膜を介して臨む一対の浮遊ゲートと；
これら浮遊ゲートの各々に対し、当該浮遊ゲートがチャネルに臨んでいる面とは対向する面側に第二の絶縁膜を介してそれぞれ臨む計一対のコントロールゲートと；
柱状体の上端側に設けられ、ドレイン、ソースのどちらか一方を構成する第一チャネル端領域と；
柱状体の下端側に設けられ、上記ドレイン、ソースの他方を構成する第二チャネル端領域と；
を有して成る二重ゲート型不揮発性メモリ素子も提案する。
【００１６】
さらに、このスタックド・ゲート型の本発明素子の場合には、ドレイン、ソース間のチャネル長方向に見てコントロールゲートの寸法よりも浮遊ゲートの寸法を短くし、この浮遊ゲートをソースまたはドレインのいずれか一方の側により近くなるよう、偏って配置することも提案する。
【００１７】
【発明の実施の形態】
図１（Ａ）〜（Ｃ）には、それぞれ本発明に従い構成された二重ゲート型不揮発性メモリ素子の各実施形態が概略構成図により示されている。まず、構造的な特徴から述べると、同図（Ａ）に示される本発明素子は、半導体基板１１から起立し、既存の二重ゲート型ＭＯＳＦＥＴの製造方法により、要すれば極めて細幅にも、また短い長さ（高さ）にも作製できる柱状体１３を有し、この柱状体１３が実質的に電子ないしキャリアの走行するチャネル１３として用いられる。
【００１８】
このチャネル１３ないし柱状体１３の両側面に対し、チャネル内電子走行方向とは直交する方向から互いに第一の絶縁膜１６ａを介し、一対の浮遊ゲート２１，２１が臨んでいる。さらに、これら浮遊ゲート２１，２１の各々に対してはまた、チャネル１３に臨んでいる面とは対向する面側に第二の絶縁膜１６ｂを介し、コントロールゲート２２，２２が臨んでいる。当然、コントロールゲート２２，２２は計一対となる。
【００１９】
柱状体１３の上端側にはドレイン、ソースのどちらか一方を構成する第一チャネル端領域１２が設けられ、下端側にはどちらか他方１４が設けられている。一般には図示構造であれば上端側がドレイン１２となるので、以下ではそうであるとして説明すると、ドレイン１２には適当なる引出電極４２が付され、第二チャネル端領域であるソース１４にもまた、適当なる引出電極４４が備えられる。図示していないが、例えば図面紙面を表裏に抜ける側の適当な位置でコントロールゲート２２，２２にも引出電極が設けられる。
【００２０】
ドレイン１２及びソース１４と半導体基板１１及び柱状体１３（チャネル）とは一般には互いに逆導電型に置かれる。また、第一、第二絶縁膜１６ａ，１６ｂを含め、要すれば全体が絶縁層１６により埋め込まれる。
【００２１】
このような素子構造において、既述のホットエレクトロン注入により、情報の選択的な書き込みと不揮発記憶が可能となる。コントロールゲート２２，２２に印加する電圧によって発生させた高電界の下、ある値以上のドレイン電流を流すことにより、この素子をＭＯＳＦＥＴとしてのピンチオフ領域で動作させれば、チャネル１３を走行する電子は高エネルギを得て浮遊ゲート２１，２１に遷移し、以後、素子電源を絶ってもそこに捕獲された状態となり、二値論理情報の一方を選択的に、且つ不揮発的に記憶したこととなる。ファウラー−ノルドハイムトンネリング注入によっての情報書き込みも、各部の膜厚や不純物濃度、印加電圧等をそれに適当にすることにより、同様の操作手順でなすことができる。
【００２２】
不揮発的に記憶した二値論理情報の消去ないし書き換えは、これも従来例に即して既に述べたように、コントロールゲート２２，２２に逆極性で、ある程度以上の大きさを持つ電圧印可により、浮遊ゲート２１，２１内からキャリアを追い出すことでなすことができるし、場合によってはドレイン１２とチャネル１３との間の逆方向バイアス電圧の大きさをある程度以上に大きくすることでこの接合部分に雪崩降伏を起こさせ、これにより逆極性のキャリアを浮遊ゲート２１，２１に注入し、中和することでなすこともできる。
【００２３】
ここで例えば、書き込みにホットエレクトロン注入を用いる場合、図１（Ｂ）に示すような素子構造も望ましい。すなわち、ドレイン、ソース間のチャネル長方向に見てコントロールゲート２１，２１の寸法よりも浮遊ゲート２２，２２の寸法は短くなっており、かつ、この浮遊ゲート２２，２２がソースまたはドレインのいずれか一方、この場合はソース１４の側により近くなるように、偏って配置され、いわゆるオフセット構成となっている。この結果、ドレイン１２側の寸法部分Ｌｓには、コントロールゲート２１，２１が浮遊ゲート２２，２２に邪魔されることなくチャネル１３に直接に臨む領域を形成でき、また、丸印Ｐｏで示すように、浮遊ゲート２１，２１のドレイン１２側に近い端部Ｐｏに意図的にピンチオフ領域を確定できる。こうしたことから、コントロールゲート２２，２２が直接にチャネル１３に臨むことでの高電界を有効利用し、浮遊ゲート２１，２１への効率的なキャリア注入を図ることができ、換言すれば、より低電圧での書き込みが可能となる。
【００２４】
なお、浮遊ゲートの数はチャネル長方向に互いに並設された複数個とすることも可能で有り、この場合、ピンチオフ領域も複数箇所になることもある。
【００２５】
図１（Ｃ）に示される本発明素子は、雪崩降伏での書き込みを想定したもので、同じ符号は同じ構成要素を示し、先の図１（Ａ），（Ｂ）に示した実施形態での説明を援用するが、異なるのはコントロールゲート２２，２２が設けられていない点である。この素子ではドレイン１２とチャネル１３間に印加する大きな逆バイアス電圧でそれらの接合部分（空乏層部分）にて雪崩降伏を起させ、高エネルギにしたキャリアをゲート絶縁膜１６を介し浮遊ゲート２１，２１に注入させる。消去は光照射、一般には紫外線照射に依ることとなる（特殊な場合にはＸ線照射もあり得る）。
【００２６】
ここで例えば、図１（Ａ）に示した本発明二重ゲート型不揮発性メモリ素子の作製例に就いてもその概略に関し、図２に即して説明しておく。まず、同図（Ａ）に示すように、半導体基板１１上でのレジストＲｐのパターニングにより、将来、第一チャネル端領域を形成すべき予定面積領域の面積領域を確定し、柱状体１３を切り出してから、同図（Ｂ）に示すようにそこに所望する導電型を形成すべきイオンＤｉを注入し、柱状体１３の上端側に第一チャネル端領域１２となる逆導電型領域１２を、また、柱状体１３の下端側にも半導体基板表面に第二チャネル端領域１４となる逆導電型領域１４を形成する。
【００２７】
次いで、同図（Ｃ）に示すように、第一絶縁膜１６ａ、浮遊ゲート電極材料３１を堆積し、同図（Ｄ）に示すように望ましくはドライエッチングプロセスにより浮遊ゲート電極材料３１を異方性エッチングし、自己整合的に柱状体であるチャネル１３の両側にそれぞれ第一絶縁膜１６ａ，１６ａを介しての浮遊ゲート２１，２１を形成する。
【００２８】
その後、同図（Ｅ）に示すように、第二絶縁膜１６ｂとコントロールゲート電極材料３２を順に堆積し、浮遊ゲート形成時と同様な技術で同図（Ｆ）に示すように自己整合的にコントロールゲート２２，２２を切り出し、最後に電気的信号取り出し用の引出電極を施すことで図１（Ａ）に示した本発明二重ゲート型不揮発性メモリ素子を構築できる。なお、柱状体１３の下端部で半導体基板１１表面上に形成される第二チャネル端領域１４は、図２各図中では一対あるように示されるが、そのままでも良い他、一般に上記の作製工程を経ることで印可される熱エネルギにより、不純物拡散を起こし、図１各図に示すように、最終的には一連の一領域となることが多い。
【００２９】
もちろん、上記の作製例これから推して、同様に既存技術の援用により、図１（Ｂ），（Ｃ）に示した本発明二重ゲート型不揮発性メモリ素子も当然に構築可能であるが、参考にすると望ましい、こうした二重ゲート型素子の微細化作製技術として、例えば本出願人が既に出願している下記特許文献１がある。ここに開示されている手法に依ると、イオン注入領域をウエットエッチング耐性の高い領域として利用することで、自己整合的に極めて微細な柱状体を精度良く、損傷少なく形成でき、かつまた、第一チャネル端領域の大きさを必要に応じ十分に取ることもできるので、そこを素子特性上望ましい、満足な低抵抗領域とすることができる。なお、柱状体は、図面紙面を表裏に向ける方向の寸法が長くなっている時には、見方により、薄い壁のようとも言えることがある。
【００３０】
【特許文献１】
特願２００２−２４８８１４
【００３１】
【発明の効果】
以上、本発明を望ましい実施形態に即して説明したが、本発明によると、従来のプレーナ型不揮発性メモリ素子に比し、下記のような多々なる利点を見込むことができる。
１）ゲート膜厚をある程度以上には薄膜化できない場合にも、従来素子に比し、素子の大幅な微細化（チャネル長の縮小）が可能となり、結果として、回路の高集積化に大いに貢献する。もちろん、書き込み電圧等も低減化し得る。
２）浮遊ゲート、及び必要に応じて設けられる場合にはコントロールゲートがそれぞれチャネルの両側から臨むので、ソース−ドレイン間の定常的な漏れ電流を抑制する効果が高く、結果としてこれもまた、回路の低消費電力化に大いに貢献する。
３）細幅な（実質的には薄膜の）チャネルを基板に対し起立させること、つまり素子構造を三次元化することで、更なる高集積化が可能となる。
４）チャネルの薄膜化によってチャネル電位を制御するために浮遊ゲート電極に蓄積しなければならない電荷量が少量で済むことなり、これも高速かつ低消費電力な書き込みに寄与する。
【図面の簡単な説明】
【図１】本発明の二重ゲート型不揮発性メモリ素子の望ましい実施形態の概略構成図である。
【図２】本発明の二重ゲート型不揮発性メモリ素子の作製工程例の説明図である。
【図３】従来から存在している不揮発性メモリ素子の代表的一構成例と二重ゲート型電界効果素子の概略構成図である。
【符号の説明】
１１半導体基板
１２第一チャネル端領域
１３柱状体（チャネル）
１４第二チャネル端領域
１６ａ第一絶縁膜
１６ｂ第二絶縁膜
２１浮遊ゲート
２２コントロールゲート

Claims

半導体基板から起立し、チャネルとして用いられる細幅な柱状体と；
該チャネルの両側面に対し、チャネル内電子走行方向とは直交する方向から互いに絶縁膜を介して臨む一対の浮遊ゲートと；
上記柱状体の上端側に設けられ、ドレイン、ソースのどちらか一方を構成する第一チャネル端領域と；
上記柱状体の下端側に設けられ、上記ドレイン、ソースの他方を構成する第二チャネル端領域と；
を有して成る二重ゲート型不揮発性メモリ素子。
半導体基板から起立し、チャネルとして用いられる細幅な柱状体と；
該チャネルの両側面に対し、チャネル内電子走行方向とは直交する方向から互いに第一の絶縁膜を介して臨む一対の浮遊ゲートと；
該浮遊ゲートの各々に対し、該浮遊ゲートが上記チャネルに臨んでいる面とは対向する面側に第二の絶縁膜を介してそれぞれ臨む計一対のコントロールゲートと；
上記柱状体の上端側に設けられ、ドレイン、ソースのどちらか一方を構成する第一チャネル端領域と；
上記柱状体の下端側に設けられ、上記ドレイン、ソースの他方を構成する第二チャネル端領域と；
を有して成る二重ゲート型不揮発性メモリ素子。
請求項２記載の素子であって；
上記ドレイン、ソース間のチャネル長方向に見て上記コントロールゲートの寸法よりも上記浮遊ゲートの寸法は短く、該浮遊ゲートは、上記ソースまたはドレインのいずれか一方の側により近くなるよう、偏って配置されていること；
を特徴とする二重ゲート型不揮発性メモリ素子。