JP4837230B2 - 半導体不揮発性メモリデバイスおよびその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 35
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 230000015654 memory Effects 0.000 claims description 55
- 239000000758 substrate Substances 0.000 claims description 21
- 239000012535 impurity Substances 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 6
- 239000002784 hot electron Substances 0.000 description 17
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- 230000005684 electric field Effects 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- 238000002347 injection Methods 0.000 description 8
- 239000007924 injection Substances 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- LPQOADBMXVRBNX-UHFFFAOYSA-N ac1ldcw0 Chemical group Cl.C1CN(C)CCN1C1=C(F)C=C2C(=O)C(C(O)=O)=CN3CCSC1=C32 LPQOADBMXVRBNX-UHFFFAOYSA-N 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910015900 BF3 Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
- H01L29/42352—Gate electrodes for transistors with charge trapping gate insulator with the gate at least partly formed in a trench
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7923—Programmable transistors with more than two possible different levels of programmation
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
技術分野
本発明は、半導体不揮発性メモリに関し、特に多値データが書き込み可能であり、且つ低電源電圧化が可能な半導体不揮発性メモリデバイスの新規な構造とその製造方法に関する。
背景技術
フローティングゲートを有するメモリセルからなる半導体不揮発性メモリは、フラッシュメモリとして或いは不揮発性メモリとして広く普及している。かかるメモリは、電源がオフになっても記録データが保持されるので、デジタルカメラ、情報携帯端末や携帯電話などに利用されている。かかる用途のため、不揮発性メモリに対しては、大容量で低電源電圧化が要求されている。
大容量の要求に対して、１つのメモリセルに１ビットのデータではなく、多ビットのデータを記録することが提案されている。一般にフローティングゲートを有するメモリセル構造における多値化は、メモリセルに複数の閾値電圧状態を保持させることで実現される。しかしながら、複数の閾値電圧状態を設定すると、低電源電圧下での動作が困難になる。
一方、多値化の手段として、例えばＭＯＮＯＳ構造の不揮発性メモリが提案されている。このＭＯＮＯＳ構造のメモリセルでは、ゲート酸化膜内に形成した窒化膜からなるトラップゲートに電荷をトラップさせて、閾値電圧を変化させ、データを記録する。トラップゲートが非導電性であるので、トラップゲートに局所的に電荷をトラップできる。従って、トラップゲートのソース側とドレイン側に電荷をトラップさせて、２値データの保存を可能にする。しかしながら、かかる構造のメモリセルにおいても、電荷の注入時の電圧を低減して、低電源電圧の要求に応えることが望まれている。
そこで、本発明の目的は、書き込み電圧を低減化し多値データの記憶ができる半導体不揮発性メモリデバイスとその製造方法を提供することにある。
発明の開示
上記の目的を達成するために、本発明の第１の側面は、多値データを記憶する半導体不揮発性メモリデバイスにおいて、メモリセルが、半導体基板の表面に形成されたソース領域及びドレイン領域と、それらに挟まれたチャネル領域上に形成されたゲート絶縁膜とコントロールゲートと、更に、ゲート絶縁膜内の非導電性のトラップゲートとを有する。そして、チャネル領域のドレイン領域近傍位置からドレイン領域にかけて、ゲート幅方向の一部の第１領域に第１の凹部が設けられ、チャネル領域のソース領域近傍位置からソース領域にかけて、第１領域と異なるゲート幅方向の一部の第２領域に第２の凹部が設けられていることを特徴とする。
第１の凹部上のトラップゲートに電荷を注入して第１ビットデータを記録し、第２の凹部上のトラップゲートに電荷を注入して第２ビットデータを記録することで、多値データの記録が可能になる。そして、第１及び第２の凹部で、チャネル電流方向にトラップゲートが設けられているので、電荷注入が効率的に行われる。
上記の第１の側面において、より好ましい実施例では、ドレイン領域近傍のチャネル領域において、第１領域以外の領域での閾値電圧が、第１領域での電荷がトラップされていない場合の閾値電圧より高く形成され、更に、ソース領域近傍のチャネル領域において、第２領域以外の領域での閾値電圧が、第２領域での電荷がトラップされていない場合の閾値電圧より高く形成されていることを特徴とする。
上記の第１の側面において、より好ましい実施例では、第１の凹部と第２の凹部とが、チャネル領域の対角線上に形成されていることを特徴とする。２つの凹部を、チャネル領域の対角線上に形成することで、それぞれの凹部上のトラップ領域に電荷をトラップした状態を、チャネル領域の２つの領域で個別に検出することができる。
更に、上記の第１の側面において、より好ましい実施例では、複数のメモリセルが隣接して設けられ、隣接するメモリセルに対して、ソース領域またはドレイン領域が共通に設けられ、更に第１及び第２の凹部も共通に設けられることを特徴とする。隣接するメモリセルに対して第１及び第２の凹部が共通に設けられるので、凹部形成用のマスクのパターンサイズを、ゲート長と同程度の大きなものにすることができ、製造コストを下げることができる。
本発明の第２の側面は、多値データを記憶する半導体不揮発性メモリデバイスの製造方法において、 第１導電型の半導体基板表面に、斜面を経て底面に到る凹部を形成する工程と、斜面を挟んで半導体基板表面から凹部の底面に到る表面上に、非導電性のトラップゲートを埋め込んだゲート絶縁膜と、コントロールゲートとを形成する工程と、コントロールゲートをマスクにして、半導体基板表面に第１導電型と反対の第２導電型のソース領域を、凹部の底面に第２導電型のドレイン領域をそれぞれ形成する工程とを有し、凹部は、ゲート幅における一部の領域に形成され、更に、コントロールゲートをマスクにして、当該コントロールゲートの両側の半導体基板内に第１導電型の不純物を注入する工程を有し、ソース領域とドレイン領域を形成する工程において、コントロールゲートの両側の側壁にサイドウオール層を形成し、凹部のサイドウオール層を除去し、コントロールゲートと残されたサイドウオール層とをマスクにして第２導電型の不純物を半導体基板内に注入して、ソース領域とドレイン領域とを形成することを特徴とする。
上記の製造方法によれば、非導電性トラップゲートを有する半導体不揮発性メモリデバイスに、ソース領域側に水平チャネルとドレイン領域側の斜面に垂直チャネルを形成することができ、垂直チャネル領域でチャネルを走行してきた高いエネルギーを持つ電荷をトラップゲートに効率的に注入できるメモリデバイスを、製造することができる。
最良の実施例
以下、図面を参照しながら本発明の好ましい実施例を説明する。図１は、本実施例の半導体メモリデバイスのセル構造を示す断面図である。このメモリセルは、ｐ型のシリコン半導体基板１の表面にｎ型のソース領域Ｓとドレイン領域Ｄとが形成され、それらに挟まれたチャネル領域ＣＨ上に、ゲート酸化膜・シリコン窒化膜・ゲート酸化膜からなる３層構造ＯＮＯが設けられ、更に、その上にポリシリコンからなるコントロールゲートＣＧが設けられる。三層構造ＯＮＯの真ん中のシリコン窒化膜は、ゲート酸化膜に囲まれて形成されるトラップゲートである。
また、本実施例の特徴的な構成は、チャネル領域ＣＨのドレイン領域Ｄ近傍からドレイン領域Ｄに渡り、基板表面に凹部４が形成されていることである。従って、チャネルは、ソース領域Ｓ近傍の水平チャネル領域と、ドレイン領域Ｄ近傍の斜面１０の領域の垂直チャネル領域とで構成され、ドレイン領域Ｄは、凹部４の底の部分に形成される。また、この凹部４に沿って、ドレイン領域Ｄからチャネル領域ＣＨに延びるように、ドレイン領域Ｄより低濃度のｎ型ドープ領域３が設けられる。
このメモリセル構造において、ソース領域Ｓをグランドにし、ドレイン領域Ｄに正電圧を印加し、また、コントロールゲートＣＧに所定の正の電圧を印加すると、コントロールゲート電圧によりチャネル領域ＣＨに電子が誘起されてチャネルが形成され、ソース領域Ｓから水平なチャネル領域ＣＨにそって、矢印方向に電子が走行する。この電子は、基板１の表面とゲート酸化膜の界面に沿って流れドレイン近傍でホットエレクトロンになる。そして、ドレイン近傍に凹部４が設けられているために、凹部４の斜面１０（垂直チャネル）の位置で、チャネル電子方向に対向するように三層構造ＯＮＯのトラップゲートが存在することになる。
つまり、水平チャネル領域を走行してきたホットエレクトロンが、ソース・ドレイン間の電界により、斜面１０の位置からトラップゲート方向に加速され、注入されてトラップされる。従来のＭＯＮＯＳ構造のセルでは、水平なチャネルを走行してきたホットエレクトロンは、ドレイン近傍でコントロールゲート電圧による垂直方向の電界により引き寄せられ、トラップされるだけである。それに対して、本実施例では、水平チャネルを走行してきたホットエレクトロンの進行方向にトラップゲートが設けられているので、トラップゲートへのホットエレクトロンの注入効率を高くすることができる。更に、ソース・ドレイン間の電界が、ホットエレクトロンの注入に寄与するので、プログラムに必要な電圧を低くすることが可能になる。或いは、より短時間で注入することが可能になる。
図１に示したセルトランジスタは、ドレイン領域Ｄのチャネル領域ＣＨ側により低濃度のｎ型領域３を有する。いわゆるＬＤＤ（Ｌｉｇｈｔ Ｄｏｐｅｄ Ｄｒａｉｎ）構造である。かかるＬＤＤ構造にすることで、凹部４の斜面１０（垂直チャネル）に沿って低濃度領域３が形成される。その為、ｎ型ドレイン領域Ｄとｐ型基板１との間に形成される空乏層を、凹部４の斜面からチャネル領域ＣＨの方向（図１の左方向）に延びるように形成することができる。その結果、垂直チャネル近傍の低濃度領域３とチャネル領域ＣＨとの間の空乏層に発生する電界が、矢印のチャネル電子の方向と同じ向きになり、コントロールゲートＣＧに印加されたゲート電圧による電界と共に、ホットエレクトロンのトラップゲートへの引き込みを助長する。従って、低濃度領域３を斜面１０に設けることで、更にホットエレクトロンの注入効率を高めることができる。上記の空乏層の広がりは、図８にて後述する。
図２は、多値データを記憶可能なメモリセルの斜視図である。図２に示されたメモリセルは、矩形形状のチャネル領域の対角線の位置に、凹部４Ａ，４Ｂが２カ所形成される。即ち、図２の手前側の凹部４Ａは、チャネル領域ＣＨのドレイン領域Ｄ近傍において、ゲート幅ＧＷの手前側の一部の領域に設けられる。また、奥側の凹部４Ｂは、チャネル領域のソース領域Ｓ近傍において、ゲート幅ＧＷの奥側の一部の領域に設けられる。そして、ドレイン領域Ｄとチャネル領域ＣＨとの間には、凹部４Ａ以外の領域に閾値電圧を高めるためのｐ型領域２Ａが、ゲート幅ＧＷ方向に延びるように形成される。同様に、ソース領域Ｓとチャネル領域ＣＨとの間にも、凹部４Ｂ以外の領域にｐ型領域２Ｂが形成される。
このｐ型領域２Ａ，２Ｂを形成することにより、ゲート幅ＧＷの手前側半分のチャネル領域は、第１の凹部４Ａ上のトラップゲートに電荷をトラップし、そのトラップの有無を検出するために利用される。同様に、ゲート幅ＧＷの奥側半分のチャネル領域は、第２の凹部４Ｂ上のトラップゲートに電荷をトラップし、そのトラップの有無を検出するために利用される。従って、ドレイン領域近傍のチャネル領域ＣＨにおいて、第１領域４Ａ以外の領域での閾値電圧が、第１領域４Ａでの電荷がトラップされていない場合の閾値電圧より高く形成され、更に、ソース領域近傍のチャネル領域において、第２領域４Ｂ以外の領域での閾値電圧が、第２領域４Ｂでの電荷がトラップされていない場合の閾値電圧より高く形成されている。
凹部４Ａには、水平チャネルを走行するホットエレクトロンＩ１が衝突して、凹部４Ａ上のトラップゲートに注入される。また、凹部４Ｂには、それとは反対方向のホットエレクトロンＩ２が衝突して、凹部４Ｂ上のトラップゲートに注入される。従って、一つのメモリセルにおいて、２カ所に電荷をトラップする領域が形成され、２値データの記録が可能になる。
凹部４Ａ，４Ｂ以外のドレイン領域Ｄとチャネル領域ＣＨとの間と、ソース領域Ｓとチャネル領域ＣＨとの間とに、ｐ型領域２Ａ、２Ｂが設けられて、そこでの閾値電圧が高くなっているので、読み出し動作時は、チャネル領域ＣＨの手前側と、奥側に分けて行われる。例えば、チャネル領域ＣＨの手前側を利用する場合は、ドレイン領域Ｄにグランド電位を、ソース領域Ｓに正電位を、コントロールゲートＣＧに所定の読み出し電圧を印加する。そして、凹部４Ａのトラップゲート内に電子がトラップされていなければ、ソース領域Ｓからドレイン領域Ｄへ電流が流れる。逆にトラップされていれば、そのトラップ電子とｐ型領域２Ａによって、ドレイン領域Ｄ近傍のチャネル領域が全て高い閾値電圧になるので、電流が流れない。
また、チャネル領域ＣＨの奥側を利用する場合は、ソース領域Ｓにグランド電位を、ドレイン領域Ｄに正電位を、コントロールゲートＣＧに所定の読み出し電圧を印加する。その結果、凹部４Ｂのトラップゲート内に電子がトラップされているか否かにより、チャネル電流が発生しない又は発生する。
以上の様に、図２のメモリセルは、チャネル領域内に２カ所凹部４Ａ，４Ｂを設けて、その凹部上に窒化膜からなるトラップゲートを形成する。かかる構成により、チャネル領域の手前側で矢印Ｉ１のホットエレクトロンを凹部４Ａ上のトラップゲートに効率的に注入することができる。また、チャネル領域の奥側で矢印Ｉ２のホットエレクトロンを凹部４Ｂ上のトラップゲートに効率的に注入することができる。従って、低電圧電源で２値データを記憶するメモリセルが実現できる。
図３、４は、図２のメモリセルの製造方法を示す工程図である。図３（Ａ）に示される通り、ｐ型のシリコン半導体基板１の表面にシリコン酸化膜２０及びシリコン窒化膜２２を形成し、凹部４Ａ，４Ｂが形成される領域を画定するマスク膜２４が形成される。このマスク膜２４を利用して、凹部が形成される領域のシリコン窒化膜２２をエッチングする。図３（Ｂ）に示される通り、パターニングされたシリコン窒化膜２２をマスクにして、リンなどのｎ型不純物をイオン注入して、基板１の表面に低濃度のｎ型領域２６を形成する。
図３（Ｃ）に示される通り、シリコン窒化膜２２をマスクにして、熱酸化雰囲気中で凹部形成領域に厚いシリコン酸化膜２８を形成する。そして、図３（Ｄ）の如く、シリコン窒化膜２２とシリコン酸化膜２０，２８を除去する。その結果、基板１の表面に凹部４が形成され、凹部４Ａの斜面から底部にｎ型領域２６が形成される。
次に、図４（Ａ）に示される通り、基板表面上にシリコン酸化膜、シリコン窒化膜、シリコン酸化膜の３層構造ＯＮＯを形成し、更に、その上にポリシリコン層３０を形成する。そして、コントロールゲートＣＧを形成する領域を画定するマスク３２を利用して、ポリシリコン層３０と３層構造ＯＮＯをエッチングにより除去する。その結果、図４（Ｂ）に示される通り、３層構造ＯＮＯとコントロールゲートＣＧとが、基板１の水平表面から凹部４Ａの斜面にかけて形成される。そして、コントロールゲートＣＧをマスクにして、フッ化ボロンＢＦ２をイオン注入して、ｐ型領域３４を形成する。これが、閾値電圧を高くするｐ型領域２Ａ，２Ｂになる。
そして、図４（Ｃ）に示されるように、コントロールゲートＣＧと３層構造ＯＮＯの両側にサイドウォール３６，３８を形成し、その後、マスク４０により凹部４の領域（図示しないが４Ａ，４Ｂの領域）のサイドウォール３６をエッチングにより除去する。そして、図４（Ｄ）に示される通り、砒素などのｎ型不純物をコントロールゲートＣＧとサイドウォール３８をマスクにして、イオン注入する。その結果、高濃度のｎ型ソース領域Ｓとドレイン領域Ｄとが形成される。サイドウォール３８により、ソース領域Ｓ側のｐ型領域２Ｂが残り、凹部４Ａ内のｐ型領域３４はなくなる。但し、図２に示されるとおり、ドレイン領域Ｄの凹部４Ａ以外の領域には、チャネル領域との間にｐ型領域２Ａが残る。
以上の様に、本実施例のメモリセルは、一般的な半導体プロセスにより形成することができる。
図５は、１つのメモリセルの平面図である。コントロールゲートＣＧの両側にソース領域Ｓとドレイン領域Ｄとが形成される。そして、凹部４Ａ，４Ｂを形成するために、２つのマスクパターンＭＡ１，ＭＡ２が使用される。そして、ホットエレクトロンがそれぞれ矢印方向に走行して、垂直チャネル領域１０のところで、コントロールゲートＣＧの下のトラップゲートに注入される。
図５の平面図から明らかな通り、凹部形成用のマスクパターンＭＡ１，２は、コントロールゲートＣＧとソース、ドレイン領域Ｓ、Ｄとからなるセル領域の４分の１のサイズになる。しかし、そのような小さいサイズのマスクを利用することは、プロセス精度等の観点から好ましくない。
図６は、４つのメモリセルの平面図である。図６には、４つのメモリセルＭＣ０〜ＭＣ３が隣接して設けられる。そして、メモリセルＭＣ０，ＭＣ１はドレイン領域Ｄを共有し、メモリセルＭＣ２，ＭＣ３もドレイン領域Ｄを共有する。また、図示しない別の４つのメモリセルとは、それぞれソース領域を共有することができる。そして、４つのメモリセルを隣接することにより、隣接するメモリセルＭＣ０とＭＣ１との間で凹部形成用のマスクパターンＭＡ１を共用することができる。同様に隣接するメモリセルＭＣ０とＭＣ２との間でマスクパターンＭＡ２を共用することができる。更に、マスクパターンＭＡ３，ＭＡ４も同様に隣接するメモリセルで共用される。
この共用されるマスクパターンＭＡ１−ＭＡ４は、図５の場合に比較すると、大きなサイズになっている。従って、製造プロセスにおける精度の問題を回避することができる。図６に示される通り、マスクパターンＭＡ１−ＭＡ４のサイズは、１つのメモリセルのサイズとほぼ同様になっている。図６に示されるようにすることで、複数のメモリセルを効率的に配置させることができ、そのメモリセルに対して、比較的大きなサイズのマスクを利用して、凹部を形成することができる。
図７は、図２に示した実施例を改良したメモリセルを示す断面図である。図７のメモリセルは、ドレイン領域の凹部の斜面（垂直チャネル領域）に形成した低濃度ｎ型領域３とチャネル領域ＣＨとの間に、比較的高濃度のｐ型領域６を設けている。このｐ型領域６を設けることにより、垂直チャネル領域での空乏層の幅が狭くなり、電界がより集中し、矢印方向のホットエレクトロンがより加速されて、垂直チャネル領域上のトラップゲートにより効率的に注入される。
図８は、図２と図７のメモリセルの空乏層の広がりを示す図である。図８（Ａ）は、図２のメモリセルの空乏層８の広がりを示す。ドレイン領域Ｄ側の凹部が形成された垂直チャネル領域にｎ型低濃度領域３が形成されているので、空乏層８は、垂直チャネル領域１０では、横方向に拡がる。その結果、垂直チャネル領域１０では、空乏層８による電界方向が、垂直チャネル領域から３層構造ＯＮＯのトラップゲート方向になっている。
図８（Ｂ）は、垂直チャネル領域１０のところに、ｐ型領域６を設けた場合の空乏層８を示す。ｐ型領域６を設けたことで、空乏層８の広がりは少なくなり、垂直チャネル領域１０での電界の集中が大きくなる。その為、垂直チャネル領域１０から３層構造ＯＮＯのトラップゲート方向の電界が大きくなり、ホットエレクトロンの注入効率がより高くなる。
以上の通り、本実施例の不揮発性メモリは、ＭＯＮＯＳ構造であって、チャネル領域のドレイン領域近傍を垂直チャネル構造にしている。従って、水平チャネル領域を走行してきたホットエレクトロンが、垂直チャネル領域上のシリコン窒化膜からなるトラップゲートにより効率的に注入され、トラップされる。従って、プログラムに必要な電圧を低くすることが可能になり、低電源電圧化された多値不揮発性メモリデバイスを提供することができる。
産業上の利用可能性
以上説明したとおり、本発明によれば、チャネル領域のドレイン領域近傍を垂直チャネル構造にして、トラップゲートへのホットエレクトロンの注入効率を高くすることができる。その結果、多値データを記録することができ、低電源電圧化された半導体不揮発性メモリデバイスを提供することができる。
【図面の簡単な説明】
【図１】実施例の半導体メモリデバイスのセル構造を示す断面図である。
【図２】実施例における多値データを記憶可能なメモリセルの斜視図である。
【図３】図２のメモリセルの製造方法を示す工程図である。
【図４】図２のメモリセルの製造方法を示す工程図である。
【図５】１つのメモリセルの平面図である。
【図６】４つのメモリセルの平面図である。
【図７】改良した実施例のメモリセルを示す断面図である。
【図８】図２と図７のメモリセルの空乏層の広がりを示す図である。
本発明は、半導体不揮発性メモリに関し、特に多値データが書き込み可能であり、且つ低電源電圧化が可能な半導体不揮発性メモリデバイスの新規な構造とその製造方法に関する。
背景技術
フローティングゲートを有するメモリセルからなる半導体不揮発性メモリは、フラッシュメモリとして或いは不揮発性メモリとして広く普及している。かかるメモリは、電源がオフになっても記録データが保持されるので、デジタルカメラ、情報携帯端末や携帯電話などに利用されている。かかる用途のため、不揮発性メモリに対しては、大容量で低電源電圧化が要求されている。
大容量の要求に対して、１つのメモリセルに１ビットのデータではなく、多ビットのデータを記録することが提案されている。一般にフローティングゲートを有するメモリセル構造における多値化は、メモリセルに複数の閾値電圧状態を保持させることで実現される。しかしながら、複数の閾値電圧状態を設定すると、低電源電圧下での動作が困難になる。
一方、多値化の手段として、例えばＭＯＮＯＳ構造の不揮発性メモリが提案されている。このＭＯＮＯＳ構造のメモリセルでは、ゲート酸化膜内に形成した窒化膜からなるトラップゲートに電荷をトラップさせて、閾値電圧を変化させ、データを記録する。トラップゲートが非導電性であるので、トラップゲートに局所的に電荷をトラップできる。従って、トラップゲートのソース側とドレイン側に電荷をトラップさせて、２値データの保存を可能にする。しかしながら、かかる構造のメモリセルにおいても、電荷の注入時の電圧を低減して、低電源電圧の要求に応えることが望まれている。
そこで、本発明の目的は、書き込み電圧を低減化し多値データの記憶ができる半導体不揮発性メモリデバイスとその製造方法を提供することにある。
発明の開示
上記の目的を達成するために、本発明の第１の側面は、多値データを記憶する半導体不揮発性メモリデバイスにおいて、メモリセルが、半導体基板の表面に形成されたソース領域及びドレイン領域と、それらに挟まれたチャネル領域上に形成されたゲート絶縁膜とコントロールゲートと、更に、ゲート絶縁膜内の非導電性のトラップゲートとを有する。そして、チャネル領域のドレイン領域近傍位置からドレイン領域にかけて、ゲート幅方向の一部の第１領域に第１の凹部が設けられ、チャネル領域のソース領域近傍位置からソース領域にかけて、第１領域と異なるゲート幅方向の一部の第２領域に第２の凹部が設けられていることを特徴とする。
第１の凹部上のトラップゲートに電荷を注入して第１ビットデータを記録し、第２の凹部上のトラップゲートに電荷を注入して第２ビットデータを記録することで、多値データの記録が可能になる。そして、第１及び第２の凹部で、チャネル電流方向にトラップゲートが設けられているので、電荷注入が効率的に行われる。
上記の第１の側面において、より好ましい実施例では、ドレイン領域近傍のチャネル領域において、第１領域以外の領域での閾値電圧が、第１領域での電荷がトラップされていない場合の閾値電圧より高く形成され、更に、ソース領域近傍のチャネル領域において、第２領域以外の領域での閾値電圧が、第２領域での電荷がトラップされていない場合の閾値電圧より高く形成されていることを特徴とする。
上記の第１の側面において、より好ましい実施例では、第１の凹部と第２の凹部とが、チャネル領域の対角線上に形成されていることを特徴とする。２つの凹部を、チャネル領域の対角線上に形成することで、それぞれの凹部上のトラップ領域に電荷をトラップした状態を、チャネル領域の２つの領域で個別に検出することができる。
更に、上記の第１の側面において、より好ましい実施例では、複数のメモリセルが隣接して設けられ、隣接するメモリセルに対して、ソース領域またはドレイン領域が共通に設けられ、更に第１及び第２の凹部も共通に設けられることを特徴とする。隣接するメモリセルに対して第１及び第２の凹部が共通に設けられるので、凹部形成用のマスクのパターンサイズを、ゲート長と同程度の大きなものにすることができ、製造コストを下げることができる。
本発明の第２の側面は、多値データを記憶する半導体不揮発性メモリデバイスの製造方法において、 第１導電型の半導体基板表面に、斜面を経て底面に到る凹部を形成する工程と、斜面を挟んで半導体基板表面から凹部の底面に到る表面上に、非導電性のトラップゲートを埋め込んだゲート絶縁膜と、コントロールゲートとを形成する工程と、コントロールゲートをマスクにして、半導体基板表面に第１導電型と反対の第２導電型のソース領域を、凹部の底面に第２導電型のドレイン領域をそれぞれ形成する工程とを有し、凹部は、ゲート幅における一部の領域に形成され、更に、コントロールゲートをマスクにして、当該コントロールゲートの両側の半導体基板内に第１導電型の不純物を注入する工程を有し、ソース領域とドレイン領域を形成する工程において、コントロールゲートの両側の側壁にサイドウオール層を形成し、凹部のサイドウオール層を除去し、コントロールゲートと残されたサイドウオール層とをマスクにして第２導電型の不純物を半導体基板内に注入して、ソース領域とドレイン領域とを形成することを特徴とする。
上記の製造方法によれば、非導電性トラップゲートを有する半導体不揮発性メモリデバイスに、ソース領域側に水平チャネルとドレイン領域側の斜面に垂直チャネルを形成することができ、垂直チャネル領域でチャネルを走行してきた高いエネルギーを持つ電荷をトラップゲートに効率的に注入できるメモリデバイスを、製造することができる。
最良の実施例
以下、図面を参照しながら本発明の好ましい実施例を説明する。図１は、本実施例の半導体メモリデバイスのセル構造を示す断面図である。このメモリセルは、ｐ型のシリコン半導体基板１の表面にｎ型のソース領域Ｓとドレイン領域Ｄとが形成され、それらに挟まれたチャネル領域ＣＨ上に、ゲート酸化膜・シリコン窒化膜・ゲート酸化膜からなる３層構造ＯＮＯが設けられ、更に、その上にポリシリコンからなるコントロールゲートＣＧが設けられる。三層構造ＯＮＯの真ん中のシリコン窒化膜は、ゲート酸化膜に囲まれて形成されるトラップゲートである。
また、本実施例の特徴的な構成は、チャネル領域ＣＨのドレイン領域Ｄ近傍からドレイン領域Ｄに渡り、基板表面に凹部４が形成されていることである。従って、チャネルは、ソース領域Ｓ近傍の水平チャネル領域と、ドレイン領域Ｄ近傍の斜面１０の領域の垂直チャネル領域とで構成され、ドレイン領域Ｄは、凹部４の底の部分に形成される。また、この凹部４に沿って、ドレイン領域Ｄからチャネル領域ＣＨに延びるように、ドレイン領域Ｄより低濃度のｎ型ドープ領域３が設けられる。
このメモリセル構造において、ソース領域Ｓをグランドにし、ドレイン領域Ｄに正電圧を印加し、また、コントロールゲートＣＧに所定の正の電圧を印加すると、コントロールゲート電圧によりチャネル領域ＣＨに電子が誘起されてチャネルが形成され、ソース領域Ｓから水平なチャネル領域ＣＨにそって、矢印方向に電子が走行する。この電子は、基板１の表面とゲート酸化膜の界面に沿って流れドレイン近傍でホットエレクトロンになる。そして、ドレイン近傍に凹部４が設けられているために、凹部４の斜面１０（垂直チャネル）の位置で、チャネル電子方向に対向するように三層構造ＯＮＯのトラップゲートが存在することになる。
つまり、水平チャネル領域を走行してきたホットエレクトロンが、ソース・ドレイン間の電界により、斜面１０の位置からトラップゲート方向に加速され、注入されてトラップされる。従来のＭＯＮＯＳ構造のセルでは、水平なチャネルを走行してきたホットエレクトロンは、ドレイン近傍でコントロールゲート電圧による垂直方向の電界により引き寄せられ、トラップされるだけである。それに対して、本実施例では、水平チャネルを走行してきたホットエレクトロンの進行方向にトラップゲートが設けられているので、トラップゲートへのホットエレクトロンの注入効率を高くすることができる。更に、ソース・ドレイン間の電界が、ホットエレクトロンの注入に寄与するので、プログラムに必要な電圧を低くすることが可能になる。或いは、より短時間で注入することが可能になる。
図１に示したセルトランジスタは、ドレイン領域Ｄのチャネル領域ＣＨ側により低濃度のｎ型領域３を有する。いわゆるＬＤＤ（Ｌｉｇｈｔ Ｄｏｐｅｄ Ｄｒａｉｎ）構造である。かかるＬＤＤ構造にすることで、凹部４の斜面１０（垂直チャネル）に沿って低濃度領域３が形成される。その為、ｎ型ドレイン領域Ｄとｐ型基板１との間に形成される空乏層を、凹部４の斜面からチャネル領域ＣＨの方向（図１の左方向）に延びるように形成することができる。その結果、垂直チャネル近傍の低濃度領域３とチャネル領域ＣＨとの間の空乏層に発生する電界が、矢印のチャネル電子の方向と同じ向きになり、コントロールゲートＣＧに印加されたゲート電圧による電界と共に、ホットエレクトロンのトラップゲートへの引き込みを助長する。従って、低濃度領域３を斜面１０に設けることで、更にホットエレクトロンの注入効率を高めることができる。上記の空乏層の広がりは、図８にて後述する。
図２は、多値データを記憶可能なメモリセルの斜視図である。図２に示されたメモリセルは、矩形形状のチャネル領域の対角線の位置に、凹部４Ａ，４Ｂが２カ所形成される。即ち、図２の手前側の凹部４Ａは、チャネル領域ＣＨのドレイン領域Ｄ近傍において、ゲート幅ＧＷの手前側の一部の領域に設けられる。また、奥側の凹部４Ｂは、チャネル領域のソース領域Ｓ近傍において、ゲート幅ＧＷの奥側の一部の領域に設けられる。そして、ドレイン領域Ｄとチャネル領域ＣＨとの間には、凹部４Ａ以外の領域に閾値電圧を高めるためのｐ型領域２Ａが、ゲート幅ＧＷ方向に延びるように形成される。同様に、ソース領域Ｓとチャネル領域ＣＨとの間にも、凹部４Ｂ以外の領域にｐ型領域２Ｂが形成される。
このｐ型領域２Ａ，２Ｂを形成することにより、ゲート幅ＧＷの手前側半分のチャネル領域は、第１の凹部４Ａ上のトラップゲートに電荷をトラップし、そのトラップの有無を検出するために利用される。同様に、ゲート幅ＧＷの奥側半分のチャネル領域は、第２の凹部４Ｂ上のトラップゲートに電荷をトラップし、そのトラップの有無を検出するために利用される。従って、ドレイン領域近傍のチャネル領域ＣＨにおいて、第１領域４Ａ以外の領域での閾値電圧が、第１領域４Ａでの電荷がトラップされていない場合の閾値電圧より高く形成され、更に、ソース領域近傍のチャネル領域において、第２領域４Ｂ以外の領域での閾値電圧が、第２領域４Ｂでの電荷がトラップされていない場合の閾値電圧より高く形成されている。
凹部４Ａには、水平チャネルを走行するホットエレクトロンＩ１が衝突して、凹部４Ａ上のトラップゲートに注入される。また、凹部４Ｂには、それとは反対方向のホットエレクトロンＩ２が衝突して、凹部４Ｂ上のトラップゲートに注入される。従って、一つのメモリセルにおいて、２カ所に電荷をトラップする領域が形成され、２値データの記録が可能になる。
凹部４Ａ，４Ｂ以外のドレイン領域Ｄとチャネル領域ＣＨとの間と、ソース領域Ｓとチャネル領域ＣＨとの間とに、ｐ型領域２Ａ、２Ｂが設けられて、そこでの閾値電圧が高くなっているので、読み出し動作時は、チャネル領域ＣＨの手前側と、奥側に分けて行われる。例えば、チャネル領域ＣＨの手前側を利用する場合は、ドレイン領域Ｄにグランド電位を、ソース領域Ｓに正電位を、コントロールゲートＣＧに所定の読み出し電圧を印加する。そして、凹部４Ａのトラップゲート内に電子がトラップされていなければ、ソース領域Ｓからドレイン領域Ｄへ電流が流れる。逆にトラップされていれば、そのトラップ電子とｐ型領域２Ａによって、ドレイン領域Ｄ近傍のチャネル領域が全て高い閾値電圧になるので、電流が流れない。
また、チャネル領域ＣＨの奥側を利用する場合は、ソース領域Ｓにグランド電位を、ドレイン領域Ｄに正電位を、コントロールゲートＣＧに所定の読み出し電圧を印加する。その結果、凹部４Ｂのトラップゲート内に電子がトラップされているか否かにより、チャネル電流が発生しない又は発生する。
以上の様に、図２のメモリセルは、チャネル領域内に２カ所凹部４Ａ，４Ｂを設けて、その凹部上に窒化膜からなるトラップゲートを形成する。かかる構成により、チャネル領域の手前側で矢印Ｉ１のホットエレクトロンを凹部４Ａ上のトラップゲートに効率的に注入することができる。また、チャネル領域の奥側で矢印Ｉ２のホットエレクトロンを凹部４Ｂ上のトラップゲートに効率的に注入することができる。従って、低電圧電源で２値データを記憶するメモリセルが実現できる。
図３、４は、図２のメモリセルの製造方法を示す工程図である。図３（Ａ）に示される通り、ｐ型のシリコン半導体基板１の表面にシリコン酸化膜２０及びシリコン窒化膜２２を形成し、凹部４Ａ，４Ｂが形成される領域を画定するマスク膜２４が形成される。このマスク膜２４を利用して、凹部が形成される領域のシリコン窒化膜２２をエッチングする。図３（Ｂ）に示される通り、パターニングされたシリコン窒化膜２２をマスクにして、リンなどのｎ型不純物をイオン注入して、基板１の表面に低濃度のｎ型領域２６を形成する。
図３（Ｃ）に示される通り、シリコン窒化膜２２をマスクにして、熱酸化雰囲気中で凹部形成領域に厚いシリコン酸化膜２８を形成する。そして、図３（Ｄ）の如く、シリコン窒化膜２２とシリコン酸化膜２０，２８を除去する。その結果、基板１の表面に凹部４が形成され、凹部４Ａの斜面から底部にｎ型領域２６が形成される。
次に、図４（Ａ）に示される通り、基板表面上にシリコン酸化膜、シリコン窒化膜、シリコン酸化膜の３層構造ＯＮＯを形成し、更に、その上にポリシリコン層３０を形成する。そして、コントロールゲートＣＧを形成する領域を画定するマスク３２を利用して、ポリシリコン層３０と３層構造ＯＮＯをエッチングにより除去する。その結果、図４（Ｂ）に示される通り、３層構造ＯＮＯとコントロールゲートＣＧとが、基板１の水平表面から凹部４Ａの斜面にかけて形成される。そして、コントロールゲートＣＧをマスクにして、フッ化ボロンＢＦ２をイオン注入して、ｐ型領域３４を形成する。これが、閾値電圧を高くするｐ型領域２Ａ，２Ｂになる。
そして、図４（Ｃ）に示されるように、コントロールゲートＣＧと３層構造ＯＮＯの両側にサイドウォール３６，３８を形成し、その後、マスク４０により凹部４の領域（図示しないが４Ａ，４Ｂの領域）のサイドウォール３６をエッチングにより除去する。そして、図４（Ｄ）に示される通り、砒素などのｎ型不純物をコントロールゲートＣＧとサイドウォール３８をマスクにして、イオン注入する。その結果、高濃度のｎ型ソース領域Ｓとドレイン領域Ｄとが形成される。サイドウォール３８により、ソース領域Ｓ側のｐ型領域２Ｂが残り、凹部４Ａ内のｐ型領域３４はなくなる。但し、図２に示されるとおり、ドレイン領域Ｄの凹部４Ａ以外の領域には、チャネル領域との間にｐ型領域２Ａが残る。
以上の様に、本実施例のメモリセルは、一般的な半導体プロセスにより形成することができる。
図５は、１つのメモリセルの平面図である。コントロールゲートＣＧの両側にソース領域Ｓとドレイン領域Ｄとが形成される。そして、凹部４Ａ，４Ｂを形成するために、２つのマスクパターンＭＡ１，ＭＡ２が使用される。そして、ホットエレクトロンがそれぞれ矢印方向に走行して、垂直チャネル領域１０のところで、コントロールゲートＣＧの下のトラップゲートに注入される。
図５の平面図から明らかな通り、凹部形成用のマスクパターンＭＡ１，２は、コントロールゲートＣＧとソース、ドレイン領域Ｓ、Ｄとからなるセル領域の４分の１のサイズになる。しかし、そのような小さいサイズのマスクを利用することは、プロセス精度等の観点から好ましくない。
図６は、４つのメモリセルの平面図である。図６には、４つのメモリセルＭＣ０〜ＭＣ３が隣接して設けられる。そして、メモリセルＭＣ０，ＭＣ１はドレイン領域Ｄを共有し、メモリセルＭＣ２，ＭＣ３もドレイン領域Ｄを共有する。また、図示しない別の４つのメモリセルとは、それぞれソース領域を共有することができる。そして、４つのメモリセルを隣接することにより、隣接するメモリセルＭＣ０とＭＣ１との間で凹部形成用のマスクパターンＭＡ１を共用することができる。同様に隣接するメモリセルＭＣ０とＭＣ２との間でマスクパターンＭＡ２を共用することができる。更に、マスクパターンＭＡ３，ＭＡ４も同様に隣接するメモリセルで共用される。
この共用されるマスクパターンＭＡ１−ＭＡ４は、図５の場合に比較すると、大きなサイズになっている。従って、製造プロセスにおける精度の問題を回避することができる。図６に示される通り、マスクパターンＭＡ１−ＭＡ４のサイズは、１つのメモリセルのサイズとほぼ同様になっている。図６に示されるようにすることで、複数のメモリセルを効率的に配置させることができ、そのメモリセルに対して、比較的大きなサイズのマスクを利用して、凹部を形成することができる。
図７は、図２に示した実施例を改良したメモリセルを示す断面図である。図７のメモリセルは、ドレイン領域の凹部の斜面（垂直チャネル領域）に形成した低濃度ｎ型領域３とチャネル領域ＣＨとの間に、比較的高濃度のｐ型領域６を設けている。このｐ型領域６を設けることにより、垂直チャネル領域での空乏層の幅が狭くなり、電界がより集中し、矢印方向のホットエレクトロンがより加速されて、垂直チャネル領域上のトラップゲートにより効率的に注入される。
図８は、図２と図７のメモリセルの空乏層の広がりを示す図である。図８（Ａ）は、図２のメモリセルの空乏層８の広がりを示す。ドレイン領域Ｄ側の凹部が形成された垂直チャネル領域にｎ型低濃度領域３が形成されているので、空乏層８は、垂直チャネル領域１０では、横方向に拡がる。その結果、垂直チャネル領域１０では、空乏層８による電界方向が、垂直チャネル領域から３層構造ＯＮＯのトラップゲート方向になっている。
図８（Ｂ）は、垂直チャネル領域１０のところに、ｐ型領域６を設けた場合の空乏層８を示す。ｐ型領域６を設けたことで、空乏層８の広がりは少なくなり、垂直チャネル領域１０での電界の集中が大きくなる。その為、垂直チャネル領域１０から３層構造ＯＮＯのトラップゲート方向の電界が大きくなり、ホットエレクトロンの注入効率がより高くなる。
以上の通り、本実施例の不揮発性メモリは、ＭＯＮＯＳ構造であって、チャネル領域のドレイン領域近傍を垂直チャネル構造にしている。従って、水平チャネル領域を走行してきたホットエレクトロンが、垂直チャネル領域上のシリコン窒化膜からなるトラップゲートにより効率的に注入され、トラップされる。従って、プログラムに必要な電圧を低くすることが可能になり、低電源電圧化された多値不揮発性メモリデバイスを提供することができる。
産業上の利用可能性
以上説明したとおり、本発明によれば、チャネル領域のドレイン領域近傍を垂直チャネル構造にして、トラップゲートへのホットエレクトロンの注入効率を高くすることができる。その結果、多値データを記録することができ、低電源電圧化された半導体不揮発性メモリデバイスを提供することができる。
【図面の簡単な説明】
【図１】実施例の半導体メモリデバイスのセル構造を示す断面図である。
【図２】実施例における多値データを記憶可能なメモリセルの斜視図である。
【図３】図２のメモリセルの製造方法を示す工程図である。
【図４】図２のメモリセルの製造方法を示す工程図である。
【図５】１つのメモリセルの平面図である。
【図６】４つのメモリセルの平面図である。
【図７】改良した実施例のメモリセルを示す断面図である。
【図８】図２と図７のメモリセルの空乏層の広がりを示す図である。
Claims (7)
- 多値データを記憶する半導体不揮発性メモリデバイスにおいて、
半導体基板の表面に形成されたソース領域及びドレイン領域と、それらに挟まれたチャネル領域上に形成されたゲート絶縁膜とコントロールゲートと、更に、ゲート絶縁膜内の非導電性のトラップゲートとを有するメモリセルを有し、
前記メモリセルにおいて、前記チャネル領域の前記ドレイン領域近傍位置からドレイン領域にかけて、ゲート幅方向の一部の第１領域に第１の凹部が設けられ、前記チャネル領域の前記ソース領域近傍位置からソース領域にかけて、前記第１領域と異なるゲート幅方向の一部の第２領域に第２の凹部が設けられ、
前記第１の凹部上のトラップゲートと前記第２の凹部上のトラップゲートにそれぞれ個別に電荷がトラップされることを特徴とする半導体不揮発性メモリデバイス。 - 請求の範囲第１項において、
前記ドレイン領域近傍のチャネル領域において、前記ゲート幅方向における前記第１領域以外の領域での閾値電圧が、第１領域での電荷がトラップされていない場合の閾値電圧より高く形成され、更に、前記ソース領域近傍のチャネル領域において、前記ゲート幅方向における前記第２領域以外の領域での閾値電圧が、第２領域での電荷がトラップされていない場合の閾値電圧より高く形成されていることを特徴とする半導体不揮発性メモリデバイス。 - 請求の範囲第１項において、
前記第１の凹部と第２の凹部とが、チャネル領域の対角線上に形成されていることを特徴とする半導体不揮発性メモリデバイス。 - 請求の範囲第３項において、
複数のメモリセルが隣接して設けられ、隣接するメモリセルに対して、ソース領域またはドレイン領域が共通に設けられ、更に前記第１及び第２の凹部も共通に設けられることを特徴とする半導体不揮発性メモリデバイス。 - 請求の範囲第１項において、
前記ドレイン領域から前記凹部のチャネル領域に延びて、前記ドレイン領域と同じ導電型であって、当該ドレイン領域よりも低濃度のライト・ドープ・ドレイン領域が設けられていることを特徴とする半導体不揮発性メモリデバイス。 - 請求の範囲第５項において、
前記ライト・ドープ・ドレイン領域とチャネル領域との間に、前記チャネル領域と同じ導電型であって当該チャネル領域よりも高濃度の領域が設けられていることを特徴とする半導体不揮発性メモリデバイス。 - 多値データを記憶する半導体不揮発性メモリデバイスの製造方法において、第１導電型の半導体基板表面に、斜面を経て底面に到る凹部を形成する工程と、
前記斜面を挟んで前記半導体基板表面から前記凹部の底面に到る表面上に、非導電性のトラップゲートを埋め込んだゲート絶縁膜と、コントロールゲートとを形成する工程と、
前記コントロールゲートをマスクにして、前記半導体基板表面に前記第１導電型と反対の第２導電型のソース領域を、前記凹部の底面に前記第２導電型のドレイン領域をそれぞれ形成する工程とを有し、
前記凹部は、ゲート幅における一部の領域に形成され、
更に、前記コントロールゲートをマスクにして、当該コントロールゲートの両側の半導体基板内に第１導電型の不純物を注入する工程を有し、
前記ソース領域とドレイン領域を形成する工程において、前記コントロールゲートの両側の側壁にサイドウオール層を形成し、前記凹部のサイドウオール層を除去し、前記コントロールゲートと残された前記サイドウオール層とをマスクにして第２導電型の不純物を半導体基板内に注入して、前記ソース領域とドレイン領域とを形成することを特徴とする半導体不揮発性メモリデバイスの製造方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2000/004801 WO2002007215A1 (fr) | 2000-07-17 | 2000-07-17 | Dispositif de memoire non volatile et procede de fabrication associe |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP4837230B2 true JP4837230B2 (ja) | 2011-12-14 |
Family
ID=11736271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002513018A Expired - Fee Related JP4837230B2 (ja) | 2000-07-17 | 2000-07-17 | 半導体不揮発性メモリデバイスおよびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US7057229B2 (ja) |
| EP (1) | EP1310994B1 (ja) |
| JP (1) | JP4837230B2 (ja) |
| KR (1) | KR100706849B1 (ja) |
| WO (1) | WO2002007215A1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100528466B1 (ko) * | 2003-02-12 | 2005-11-15 | 삼성전자주식회사 | 비휘발성 소노스 메모리 소자 및 그 제조방법 |
| US7241654B2 (en) * | 2003-12-17 | 2007-07-10 | Micron Technology, Inc. | Vertical NROM NAND flash memory array |
| KR100598106B1 (ko) * | 2004-08-27 | 2006-07-07 | 삼성전자주식회사 | 소노스 기억 셀 및 그 형성 방법 |
| US20060067122A1 (en) * | 2004-09-29 | 2006-03-30 | Martin Verhoeven | Charge-trapping memory cell |
| KR100663008B1 (ko) | 2005-07-21 | 2006-12-28 | 동부일렉트로닉스 주식회사 | 드레인 확장형 모스 트랜지스터 및 그 제조 방법 |
| KR100644070B1 (ko) * | 2005-12-09 | 2006-11-10 | 동부일렉트로닉스 주식회사 | 멀티 비트 플래시 메모리 셀 제조 방법 |
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| JPH11260942A (ja) * | 1997-12-30 | 1999-09-24 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置およびその製造方法ならびに半導体集積回路装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3159850B2 (ja) * | 1993-11-08 | 2001-04-23 | シャープ株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| US5780341A (en) * | 1996-12-06 | 1998-07-14 | Halo Lsi Design & Device Technology, Inc. | Low voltage EEPROM/NVRAM transistors and making method |
| US6051860A (en) * | 1998-01-16 | 2000-04-18 | Matsushita Electric Industrial Co., Ltd. | Nonvolatile semiconductor memory device and method for fabricating the same and semiconductor integrated circuit |
| US6215148B1 (en) * | 1998-05-20 | 2001-04-10 | Saifun Semiconductors Ltd. | NROM cell with improved programming, erasing and cycling |
| EP1172861A3 (en) * | 2000-07-12 | 2003-11-05 | Matsushita Electric Industrial Co., Ltd. | Nonvolatile semiconductor memory device and method for fabricating the same |
-
2000
- 2000-07-17 KR KR1020037000601A patent/KR100706849B1/ko not_active IP Right Cessation
- 2000-07-17 JP JP2002513018A patent/JP4837230B2/ja not_active Expired - Fee Related
- 2000-07-17 WO PCT/JP2000/004801 patent/WO2002007215A1/ja active Application Filing
- 2000-07-17 EP EP00946371A patent/EP1310994B1/en not_active Expired - Lifetime
-
2003
- 2003-01-14 US US10/341,424 patent/US7057229B2/en not_active Expired - Fee Related
-
2006
- 2006-03-23 US US11/386,686 patent/US7462529B2/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08172199A (ja) * | 1994-12-20 | 1996-07-02 | Citizen Watch Co Ltd | 半導体装置とその製造方法 |
| JPH118325A (ja) * | 1997-04-25 | 1999-01-12 | Nippon Steel Corp | 不揮発性半導体記憶装置、その製造方法、その書き込み方法、その読み出し方法、記録媒体並びに半導体記憶装置 |
| JPH11238815A (ja) * | 1997-12-09 | 1999-08-31 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置およびその製造方法 |
| JPH11260942A (ja) * | 1997-12-30 | 1999-09-24 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置およびその製造方法ならびに半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1310994A1 (en) | 2003-05-14 |
| WO2002007215A1 (fr) | 2002-01-24 |
| US7462529B2 (en) | 2008-12-09 |
| US7057229B2 (en) | 2006-06-06 |
| KR100706849B1 (ko) | 2007-04-13 |
| KR20030019576A (ko) | 2003-03-06 |
| US20030104665A1 (en) | 2003-06-05 |
| EP1310994B1 (en) | 2013-02-13 |
| EP1310994A4 (en) | 2006-01-25 |
| US20060166449A1 (en) | 2006-07-27 |
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| A131 | Notification of reasons for refusal |
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| R150 | Certificate of patent or registration of utility model |
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| R250 | Receipt of annual fees |
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| R350 | Written notification of registration of transfer |
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