CN100377335C - 制造闪存器件的方法 - Google Patents
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Abstract
一种用于制造闪存器件的方法，以通过在制造过程所允许的最小线宽内形成控制栅而减小单元尺寸，并且即使在单元尺寸减小的情况下仍有效地获得工作特性，其包括的步骤是：通过在半导体衬底的ONO层上堆叠用于栅的材料层和盖绝缘层并且首次蚀刻所述堆叠的层而形成具有最小线宽的(A)的栅图案层；在所述半导体衬底的整个衬底上形成用于平面化的绝缘层，并且去除所述盖绝缘层，以限定选择栅形成区；在所述选择栅形成区中形成侧壁形状的掩模图案层，并且通过使用所述掩模图案层来再次蚀刻所述栅图案层，以形成控制栅；以及在所述选择栅形成区中形成与控制栅隔离的选择栅，并且在所述选择栅的两侧的所述半导体衬底的表面中形成源和漏结区。
Description
本申请声明得益于2004年4月30日提交的韩国申请No.P2004-30648，其在此引入作为参考。
技术领域
本发明涉及一种半导体存储器件，并且更具体地涉及一种方法，用于制造闪存器件，以通过在制造过程所允许的最小线宽内形成控制栅来减小单元尺寸。
背景技术
近来，一种SONOS(多晶硅-氧化物-氮化物-氧化物-半导体)的非易失性存储器件具有很大的吸引力，原因在于其有可能克服其他非易失性存储器件的不利特性。在SONOS的非易失性存储器件的情况下，顶部氧化物层充当势垒(potential barrier)，以通过栅存取电荷。另外，所述顶部氧化物层产生新的大密度的存储陷阱(memory trap)到具有氮化物层的界面。因此，在维持存储窗尺寸的情况下，有可能获得薄的栅绝缘层，特别地，薄的氮化物层，从而获得高效的非易失性存储器件，其具有用于记录和擦除的低的可编程电压以及低功耗。
下文中，将参考附图描述相关技术的SONOS型闪存器件。图1是示出相关技术SONOS型闪存器件的横截面图。图2是示出相关技术的双MONOS闪存器件的TEM照片。通常使用的闪存器件大多被分类为堆叠栅闪单元器件(gate flash cell device)，其具有控制栅以及浮置栅的堆叠结构，以及SONOS闪单元器件，其中单个栅和栅电介质被堆叠为ONO(氧化物/氮化物/氧化物)结构。
图1是示出具有SONOS单元结构的闪存器件的横截面图，其中具有ONO结构的隧道氧化物层12-a俘获氮化物13-a阻挡氧化物层14被顺序地堆叠在P型半导体衬底11上。随后，n型多晶硅栅15被堆叠在ONO层12，13和14上，并且n型杂质区16和17被形成在n型多晶硅栅15的两侧的半导体衬底11的表面上，从而使n型杂质区16和17被形成为源和漏区。
上面提到的SONOS型闪存器件的编程和擦除操作将被描述如下。
在编程模式时，预定的正(+)电压被施加到漏区17和栅15，并且源区16和半导体衬底(体)11被接地。在此条件下，倘若施加偏置，沟道电子被从源区16到漏区17形成的侧向电场加速，从而使所述沟道电子成为漏区17周围的热电子。另外，所述热电子局部地越过隧道氧化物层12的势垒被俘获到漏区17周围的俘获氮化物13的俘获能级(trap level)，从而增加阈电压。此编程方法被称为CHEI(沟道热电子注入)。
在擦除模式时，预定正(+)电压被施加到漏区17，并且预定负(-)电压被施加到所述栅15。另外，源区16和半导体衬底11被接地。在此条件下，倘若施加偏置，通过形成在所述漏区17和所述栅15之间的重叠区域中的高电场，耗尽区被形成在所述n型漏区17中。在所述耗尽区中，通过带到带的隧道效应形成成对的电子和空穴。随后，电子逃逸到n型区，并且空穴被耗尽区的侧向电场加速，从而使所述空穴被改变为热空穴。所述热空穴被注入并且被俘获到形成在隧道氧化物层12和半导体衬底11之间的能垒(energy barrier)之上的俘获氮化物13的价带，从而执行降低所述阈值的擦除模式。此擦除方法被称为HHI(热空穴注入)。
HCI(热载流子注入)效应的最大化对于所述SONOS型闪存器件的特性是很重要的，特别地，随着低功耗装置的普遍化而变得更为重要。在图1的SONOS型闪存器件中，所述HHI擦除方法被用于去除在所述擦除模式时注入的电子。在此情形中，很难注入对应于在所述擦除模式时注入的电子的数量的空穴。因此，由于不正确的空穴注入使一些在所述擦除模式时注入的电子被累积，从而降低所述装置的耐久性。
为了解决这些问题，另一单元结构如图2中所示。在图2中，具有侧壁间隔物类型的控制栅CG被形成在字线WL的两侧，并且氮化物存储位置被形成在所述控制栅CG之下(Embedded Twin MONOS FlashMemories with 4ns and 15ns Fast Access Times；Tomoko Ogura，NoriOrura，......；2003Symposium on VLSI Circuits Digest of TechnicalPapers)。在此结构中，施加到所述编程模式和擦除模式的偏置的条件将如表1所示：
表1
| 操作模式 | 选择的WL(未选的) | 选择的BL(未选的) | 选择的CG(未选的) | 电特性 |
| 读取 | 1.8V(0V) | 0和1.5V(1.8V) | 1.8和＞2.8(1.8V) | Ion＞60μA/μmIoff＜3.5μA/μm |
| 编程 | 1.0V(0V) | 4.5和0V(1.8V) | 5.5和＞2.8V(1.8V) | Ipgm＜2μA/位Tpgm＝20μs |
| 擦除热空穴 | 0浮动 | 4.5V(1.8或0V) | -3v(0v) | Iers＜2nA/位Ters＝10-100ms |
在该偏置条件下的擦除模式时，有可能通过所述侧壁型的控制栅来提高空穴注入的效率，从而提高耐久性。但是，所述侧壁型的控制栅被形成在制造过程所允许的最小线宽(A)之外，从而增加了单元尺寸。因此，其不利于器件的小型化以及单元集成的提高。另外，所述控制栅通过回蚀刻(etch-back)而具有侧壁型，从而降低了产量。
发明内容
因此，本发明指向一种用于制造闪存器件的方法，其基本上消除了由于相关技术的限制和缺点所导致的一个或者多个问题。
本发明的一个目的是提供一种用于制造闪存器件的方法，以通过在制造过程所允许的最小线宽内形成控制栅而减小单元尺寸，以及即使在单元尺寸减小的情况下仍有效地获得工作特性。
本发明的另外的优点，目的和特征将一部分在下面的说明书中陈述，并且一部分基于对以下内容的检查对于本领域的普通技术人员来说将变得显而易见，或者可以通过对本发明的实践来了解。本发明的目的和其他优点可以通过所写的说明书及其权利要求以及附图中具体指出的结构而被实现和达到。
为了实现这些目标和其他优点并且根据本发明的目的，如这里所实施和广泛描述的，一种用于制造闪存器件的方法包括步骤：通过在半导体衬底的ONO层上堆叠用于栅的材料层和盖绝缘层(cap insulatinglayer)并且首次蚀刻所述堆叠的层而形成具有最小线宽的(A)的栅图案层；在所述半导体衬底的整个衬底上形成用于平面化的绝缘层，并且去除所述盖绝缘层，以限定选择栅形成区；在所述选择栅形成区中形成侧壁形状的掩模图案层，以及通过使用所述掩模图案层再次蚀刻所述栅图案层，以形成控制栅；以及在所述选择栅形成区中形成与控制栅隔离的选择栅，并且在所述选择栅的两侧的所述半导体衬底的表面中形成源和漏结区。
此时，通过堆叠氧化物层和氮化物层而形成所述盖绝缘层，在所述选择栅形成区的限定过程中所述氮化物层被去除，而所述氧化物层剩余。
另外，在形成用于平面化的绝缘层之前，所述暴露的用于栅的材料层的侧部分被氧化，并且充当蚀刻阻挡层的氮化物层被形成在所述半导体衬底的整个表面上。
另外，所述ONO层在形成所述控制栅之后被用掩模图案层首次图案化，然后在形成所述选择栅之后被再次图案化，从而使所述ONO层在所述控制栅之下剩余。
需要理解的是，本发明的前面的一般描述和下面的详细描述是示例性和说明性的，并且旨在提供如权利要求的本发明的进一步说明。
附图说明
被包括以提供对本发明的进一步理解并且被结合在本申请中并且构成本申请的一部分的附图示出本发明的实施例，并且与说明书一起用于说明本发明的原理。在图中：
图1是说明相关技术SONOS型闪存器件的横截面图；
图2是说明相关技术双MONOS闪存器件的横截面图；
图3是说明根据本发明的闪存器件的横截面图；
图4A到4M是说明根据本发明的闪存器件的制造过程的横截面图。
具体实施方式
将对本发明的优选实施例给出详细的参考，其实例在附图中说明。只要可能，在所有附图中同样的参考数字将被用于指示同样的或类似的部分。
在下文中，将参考附图对制造根据本发明优选实施例的闪存器件的方法进行描述。
图3是说明根据本发明的闪存器件的横截面图。在根据本发明的闪存器件中，控制栅被形成在制造过程所允许的最小线宽(A)内。为此，用于栅的材料层以所述最小线宽(A)处被首次图案化，然后所述首次图案化的用于栅的材料层通过回蚀刻过程使用侧壁形掩模图案层来再次蚀刻，从而形成控制栅。之后，选择栅被形成在所述控制栅之间。在根据本发明的闪存器件中，当具有用于擦除操作模式时的空穴注入有效性的控制栅时，所述控制栅被形成在制造过程的最小线宽内。
参见图3，选择栅33被形成在半导体衬底31的栅绝缘层32上。随后，ONO层被形成在所述选择栅33的两侧，其中每个ONO层以堆叠隧道氧化物层34，俘获氮化物层35和阻挡氧化物层36的方法而形成。另外，控制栅37a和37b被形成在所述ONO层上。此时，所述选择栅33以及控制栅37a和37b被形成在制造过程所允许的最小线宽(A)内。随后，源和漏结区38a和38b被形成在所述选择栅33以及控制栅37a和37b的两侧处的所述半导体衬底31的表面中。所述控制栅37a和37b通过绝缘层39a，39b和39c与所述选择栅33和其他导电层隔离，并且盖栅绝缘层40被形成在所述选择栅33上。
下面将描述根据本发明的制造上面提到的闪存器件的方法。图4A到4M是说明根据本发明的闪存器件的制造过程的横截面图。
如图4A中所示，缓冲氧化物层42被形成在半导体衬底41上，然后离子植入被进行以在所述半导体衬底41的表面中形成井区(wellregion)(没有示出)，并且控制阈电压。
参见图4B，缓冲氧化物层42被去除，并且随后ONO层被形成在其上，其中所述ONO层是通过顺序地堆叠下氧化物层，俘获氮化物层44以及上氧化物层形成的。此时，所述下氧化物层充当隧道氧化物层43，并且所述上氧化物层充当阻挡氧化物层45。所述下氧化物层43，俘获氮化物层44以及阻挡氧化物层45通过CVD(化学气相沉积)而沉积。
随后，多晶硅层46被形成在具有下氧化物层43，俘获氮化物层44以及阻挡氧化物层45的堆叠结构的ONO层上，其中所述多晶硅层46充当用于栅的材料层。随后，第一氧化物层47和第一氮化物层48被顺序地形成在多晶硅层46上，以形成盖绝缘层。
参见图4C，第一氮化物层48和第一氧化物层47通过光刻作为栅图案过程来选择性蚀刻以具有最小线宽“A”，从而形成具有多晶硅图案层46a，氧化物图案层47a以及氮化物图案层48a的堆叠结构的栅图案。在所述栅图案46a，47a和48a的蚀刻过程之后，清洁过程被执行。在此状态下，对应于图4C栅线宽的“A”与对应于图2栅线宽的“A”具有相同的尺寸。
随后，如图4D中所示，所述栅图案的暴露的多晶硅图案层46a被氧化以在多晶硅图案层46a的两侧壁形成第二氧化物层49。随后，氮化物层被沉积在所述半导体衬底的整个表面上，从而形成第二氮化物层50。此时，第二氮化物层50充当平面化过程时的阻挡层。
参见图4E，第三氧化物层51通过CVD(化学气相沉积)而沉积，其中第三氧化物层51充当用于平面化的绝缘层。之后，使用第二氮化物层50作为阻挡层通过CMP(化学机械抛光)来平面化第三氧化物层51。参见图4F，通过去除暴露的第二氮化物层50和氮化物图案层48a，来限定选择栅形成区52。
随后，如图4G中所示，氮化物层被沉积在所述半导体衬底的整个表面上，该氮化物层被用作用于图案化控制栅的过程的掩模层，并且随后对其执行回蚀刻过程，从而在选择栅形成区52中将掩模图案层53形成为侧壁形状。通过使用所述掩模图案层53，所述暴露的多晶硅图案层46a和所述氧化物图案层47a被选择性地蚀刻，从而使控制栅46b和46c被形成在初始的栅线宽A内。此时，所述氧化物图案层47a被与所述控制栅46b和46c上的掩模图案层53对准，并且同时被蚀刻，从而使一些氧化物图案层47b剩余。
随后，如图4H所示，在剩余所述掩模图案层53的状态下，暴露的ONO层43，44和45被选择性地且首次地去除，并且栅氧化物层54被形成于所述半导体衬底41的表面中以获得对所述栅的绝缘。在栅氧化过程中，尽管没有示出，对应于(ga)的俘获氮化物层44以及阻挡氧化物层45的侧部分被氧化，从而形成氧化物层。另外，所述控制栅46b和46c的内侧部分被氧化，从而在所述控制栅46b和46c的侧部分形成第四氧化物层55。
参见图4I，多晶硅层被沉积在所述半导体衬底的整个表面上，所述多晶硅层充当用于形成选择栅的材料层，并且随后对其执行回蚀刻过程，从而形成选择栅56。随后，如图4J中所示，在形成选择栅56时被用于掩模图案层53的氮化物层被去除，并且随后所述第三氧化物层51被去除，如图4K中所示。当去除第三氧化物层51时，控制栅46b和46c上的氧化物图案层47b也被去除。用于去除所述第三氧化物层51的蚀刻过程以将第二氮化物层50设置为蚀刻终点(etch end point)来进行。
如图4I中所示，在去除了暴露的第二氮化物层50后，所述下氧化物层43，俘获氮化物层44以及阻挡氧化物层45通过使用所述控制栅46b和46c以及所述选择栅56作为掩模而选择性地且再次地图案化，从而形成在所述控制栅46b和46c之下形成的ONO层43a，44a和45a。
之后，如图4M中所示，氧化过程被进行，从而使盖栅绝缘层57a，57b和57c被形成在所述控制栅46b和46c以及所述选择栅56的暴露表面上。随后，杂质离子被植入到所述栅56的两侧处的所述半导体衬底41的表面中，从而形成源和漏结区58a和58b。尽管没有示出，用于形成绝缘隔层，接触区以及上部线的过程被进行。
在根据本发明的闪存器件中，当所述控制栅被形成在所述选择栅的两侧以提高所述擦除操作模式时的空穴注入效率时，所述控制栅被形成在所述制造过程所允许的最小线宽内。另外，不是通过回蚀刻形成所述控制栅，而是通过使用掩模图案获得正确的蚀刻轮廓来形成所述侧壁型的控制栅，从而有利于所述制造过程时的实现。
如上面提到的，根据本发明的用于制造闪存器件的方法具有下列优点。
首先，有可能通过具有控制栅的单元结构来提高所述擦除操作模式时的空穴注入效率，从而提高耐久性。
另外，所述控制栅是使用掩模图案层在蚀刻过程中形成，从而有可能获得正确的图案轮廓，从而得到所述制造过程时的顺利实现。
另外，所述控制栅被形成在所述制造过程所允许的最小线宽(A)内，从而有利于器件的小型化以及单元集成的提高。
另外，不是通过回蚀刻形成所述控制栅，而是通过使用掩模图案获得正确的蚀刻轮廓来形成所述侧壁型的控制栅，从而有可能减少所述制造过程的问题。
对于本领域的技术人员来说将显而易见的是可以在本发明内进行各种修改和变化。因此，本发明的旨在覆盖在本发明所附权利要求及其等效形式的范围内的对此发明的修改和变化。
Claims (8)
1.一种用于制造闪存器件的方法，包括：
通过在半导体衬底的氧化物/氮化物/氧化物层上堆叠用于栅的材料层和盖绝缘层并且首次蚀刻所述堆叠的层而形成具有最小线宽(A)的栅图案层；
在所述半导体衬底的整个衬底上形成用于平面化的绝缘层，并且去除所述盖绝缘层，以限定选择栅形成区(52)；
在所述选择栅形成区(52)中形成侧壁形状的掩模图案层(53)，并且通过使用所述掩模图案层(53)来再次蚀刻所述栅图案层，以形成控制栅；以及
在所述选择栅形成区中形成与控制栅隔离的选择栅(56)，并且在所述选择栅的两侧的所述半导体衬底的表面中形成源和漏结区。
2.如权利要求1所述的方法，其中所述盖绝缘层是通过堆叠氧化物层和氮化物层而形成的，所述氮化物层在限定所述选择栅形成区的过程中被去除，而所述氧化物层剩余。
3.如权利要求1所述的方法，其中在形成用于平面化的绝缘层之前，暴露的用于栅的材料层的侧部分被氧化，并且充当蚀刻阻挡层的氮化物层被形成在所述半导体衬底的整个表面上。
4.如权利要求1所述的方法，其中所述氧化物/氮化物/氧化物层在形成所述控制栅之后通过使用所述掩模图案层来首次图案化，然后在形成所述选择栅之后被再次图案化，从而使所述氧化物/氮化物/氧化物层在所述控制栅之下剩余。
5.如权利要求1或权利要求4所述的方法，其中在形成所述选择栅之后，需要去除所述掩模图案层(53)，剩余的用于平面化的绝缘层，所述掩模图案层之下的剩余盖绝缘层，以及在用于形成用于平面化的绝缘层的化学机械抛光过程中用作阻挡层的所述氮化物层，然后再次图案化所述氧化物/氮化物/氧化物层。
6.如权利要求4所述的方法，其中在使用所述掩模图案层首次图案化所述氧化物/氮化物/氧化物层之后，栅氧化物层被形成在所述半导体衬底的表面中的所述选择栅形成区内。
7.如权利要求6所述的方法，其中在形成所述栅氧化物层之后，多晶硅层被形成以掩埋所述选择栅形成区，然后被各向异性地蚀刻以在所述选择栅形成区上剩余，从而形成所述选择栅(56)。
8.如权利要求1所述的方法，其中在形成所述源和漏结区的离子植入过程之前，盖栅绝缘层是以氧化所述选择栅(56)和所述控制栅的上表面的方法形成的。
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