JP2007243095A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】メモリセルは、選択ゲート6とその一方の側面に配置されたメモリゲート8とを有している。メモリゲート8は、一部が選択ゲート6の一方の側面に形成され、他部がメモリゲート8の下部に形成されたONO膜7を介して選択ゲート6およびp型ウエル2と電気的に分離されている。選択ゲート6の側面にはサイドウォール状の酸化シリコン膜12が形成されており、メモリゲートの側面にはサイドウォール状の酸化シリコン膜9と酸化シリコン膜12とが形成されている。メモリゲート8の下部に形成されたONO膜7は、酸化シリコン膜9の下部で終端し、酸化シリコン膜12の堆積時にメモリゲート8の端部近傍の酸化シリコン膜12中に低破壊耐圧領域が生じるのを防いでいる。
【選択図】図2
Description
(1)書き込み時には、メモリゲート52側の拡散層56に正電位を与え、選択ゲート51側の拡散層55に基板50と同じ接地電位を与える。メモリゲート52に基板50よりも高いゲートオーバードライブ電圧を加えることにより、メモリゲート52下のチャネルをオン状態にする。ここで、選択ゲート51の電位を閾値電圧よりも0.1V〜0.2V高い値とすることでオン状態にする。このとき、2つのゲート(51、52)の境界付近に最も強い電界が生じるため、多くのホットエレクトロンが発生し、これがメモリゲート52側に注入される。電界加速およびインパクトイオン化によるキャリアの発生の様子を符号Aで示す。また、電子を白抜きの丸印、正孔をハッチング付した丸印で示す。
(2)消去時には、メモリゲート52に負電位を与えると共に、メモリゲート52側の拡散層56に正電位を与え、メモリゲート52と拡散層56とがオーバーラップする拡散層56の端部で強反転が生じるようにすることで、バンド間トンネル現象を起こし、ホールを生成する(符号Bで示す)。このバンド間トンネル現象については、例えば1987年、アイ・イー・イー・イー、インターナショナル エレクトロン デバイス ミーティング、テクニカルダイジェスト、718頁〜721頁(IEEE International Electron Device Meeting,Technical Digest, pp 718-721, 1987)(非特許文献4)にT.Y.Chan等による記述が見られる。
(3)保持時には、電荷はONO膜54中に注入されたキャリアの電荷として保持される。ONO膜54中でのキャリアの移動は極めて少なく遅いため、メモリゲート52に電圧が印加されていなくても良好に保持される。
(4)読み出し時には、選択ゲート51側の拡散層55と選択ゲート51とに正電位を与えることにより、選択ゲート51下のチャネルをオン状態にする。ここで、書き込み、消去状態により与えられるメモリゲート52の閾値電圧差を判別できる適当なメモリゲート電位、(すなわち、書き込み状態の閾値電圧と消去状態の閾値電圧との中間電位)を与えることで、保持していた電荷情報を電流として読み出す。
(a)半導体基板の主面上にゲート絶縁膜を介して第1導電膜を形成した後、前記第1導電膜をパターニングすることによって、前記選択ゲートを形成する工程と、
(b)前記選択ゲートの上面および両側面を含む前記半導体基板上にONO膜を形成する工程と、
(c)前記ONO膜上に第2導電膜を形成した後、前記第2導電膜を異方性エッチングすることによって、前記ONO膜を介して前記選択ゲートおよび前記半導体基板と電気的に分離されたサイドウォール状のメモリゲートを前記選択ゲートの両側面に形成する工程と、
(d)前記半導体基板上に第1絶縁膜を形成した後、前記第1絶縁膜を異方性エッチングすることによって、前記選択ゲートの両側面に形成された前記メモリゲートのそれぞれの他方の側面にサイドウォール状の前記第1絶縁膜を形成する工程と、
(e)フォトレジスト膜をマスクにしたエッチングにより、前記選択ゲートの一方の側面側に前記メモリゲートと前記第1絶縁膜とを残し、前記選択ゲートの他方の側面側に形成された前記メモリゲートと前記第1絶縁膜とを除去する工程と、
(f)前記工程(e)の後、前記ONO膜をウェットエッチングすることにより、前記選択ゲートの一方の側面と前記メモリゲートの一方の側面との間、および前記メモリゲートの下部に断面L字状の前記ONO膜を残す工程と、
(g)前記工程(f)の後、前記半導体基板上に第2絶縁膜を形成し、前記第2絶縁膜を異方性エッチングすることによって、前記メモリゲートの他方の側面に前記第1絶縁膜を介してサイドウォール状の第2絶縁膜を形成し、前記選択ゲートの他方の側面にサイドウォール状の第2絶縁膜を形成する工程とを含むものである。
図1は、本実施の形態のMONOS型不揮発性メモリを示す要部平面図、図2の左側は、図1のA−A線に沿った断面図、右側は、B−B線に沿った断面図である。図1は、ビット線の延在方向に隣接する2個のメモリセル(MC1、MC2)を示している。
前記実施の形態1では、図12に示すように、基板1に不純物をイオン注入してn−型半導体領域11を形成し、次に、図13に示すように、選択ゲート6およびメモリゲート8のそれぞれの一方の側面に酸化シリコン膜12を形成した。
まず、図22に示すように、基板1上に選択ゲート6とONO膜7とを形成した後、ONO膜7上に堆積したn型多結晶シリコン膜を異方性エッチングすることにより、選択ゲート6の両側面にサイドウォール状のメモリゲート8を形成する。ここまでの工程は、前記実施の形態1の図3〜図7に示した工程と同じである。
前記実施の形態1では、図7に示すように、選択ゲート6の両側面にメモリゲート8を形成した後、図8および図9に示すように、基板1上に堆積した酸化シリコン膜9を異方性エッチングすることにより、選択ゲート6の側面にサイドウォール状の酸化シリコン膜9を残した。
前記実施の形態1〜4は、選択ゲート5とメモリゲート6とを備えたスプリットゲート型構造のMONOS型不揮発性メモリについて説明したが、本発明は、単一のメモリゲートを備えたMONOS型不揮発性メモリに適用することもできる。
2 p型ウエル
3 素子分離溝
4 n型埋込み層
5 ゲート酸化膜
6 選択ゲート
7 ONO膜
8 メモリゲート
8n n型多結晶シリコン膜
9 酸化シリコン膜
10 フォトレジスト膜
11 n−型半導体領域
12 酸化シリコン膜
13 n+型半導体領域
14 Coシリサイド層
16 窒化シリコン膜
17 酸化シリコン膜
18 コンタクトホール
19 プラグ
20〜24 フォトレジスト膜
25 多結晶シリコン膜
30 ONO膜
31 メモリゲート
32 n−型半導体領域
33 n+型半導体領域
34、35 酸化シリコン膜
50 半導体基板
51 選択ゲート
52 メモリゲート
53 ゲート絶縁膜
54 ONO膜
55、56 拡散層
57 素子分離溝
58 フォトレジスト膜
59 窪み
60 酸化シリコン膜
61 空隙
BL データ線
MC1、MC2 メモリセル
Claims (10)
- 半導体基板の主面上にゲート絶縁膜を介して形成された選択ゲートと、前記選択ゲートの一方の側面にサイドウォール状に形成されたメモリゲートと、一部が前記選択ゲートの一方の側面と前記メモリゲートの一方の側面との間に形成され、他部が前記メモリゲートの下部に形成された断面L字状のONO膜とを備えたスプリットゲート型のメモリセルを有する半導体装置であって、
前記メモリゲートの他方の側面には、サイドウォール状の第1絶縁膜を介してサイドウォール状の第2絶縁膜が形成され、
前記選択ゲートの他方の側面には、サイドウォール状の第2絶縁膜が形成され、
前記半導体基板上に形成された前記ONO膜の一端部は、前記第1絶縁膜の下部で終端していることを特徴とする半導体装置。 - 書き込み時には、前記メモリゲートの近傍の前記半導体基板に第1電圧を印加すると共に、前記メモリゲートに前記第1電圧よりも高い第2電圧を印加することにより、前記半導体基板中に発生したホットエレクトロンを前記ONO膜中に注入することを特徴とする請求項1記載の半導体装置。
- 前記ホットエレクトロンが注入された前記ONO膜中にホールを注入することによって消去を行うことを特徴とする請求項2記載の半導体装置。
- (a)半導体基板の主面上にゲート絶縁膜を介して第1導電膜を形成した後、第1導電膜をパターニングすることによって、選択ゲートを形成する工程と、
(b)前記選択ゲートの上面および両側面を含む前記半導体基板上にONO膜を形成する工程と、
(c)前記ONO膜上に第2導電膜を形成した後、前記第2導電膜を異方性エッチングすることによって、前記ONO膜を介して前記選択ゲートおよび前記半導体基板と電気的に分離されたサイドウォール状のメモリゲートを前記選択ゲートの両側面に形成する工程と、
(d)前記半導体基板上に第1絶縁膜を形成した後、前記第1絶縁膜を異方性エッチングすることによって、前記選択ゲートの両側面に形成された前記メモリゲートのそれぞれの他方の側面にサイドウォール状の前記第1絶縁膜を形成する工程と、
(e)フォトレジスト膜をマスクにしたエッチングにより、前記選択ゲートの一方の側面側に前記メモリゲートと前記第1絶縁膜とを残し、前記選択ゲートの他方の側面側に形成された前記メモリゲートと前記第1絶縁膜とを除去する工程と、
(f)前記工程(e)の後、前記ONO膜をウェットエッチングすることにより、前記選択ゲートの一方の側面と前記メモリゲートの一方の側面との間、および前記メモリゲートの下部に前記ONO膜を残す工程と、
(g)前記工程(f)の後、前記半導体基板上に第2絶縁膜を形成し、前記第2絶縁膜を異方性エッチングすることによって、前記メモリゲートの他方の側面に前記第1絶縁膜を介してサイドウォール状の第2絶縁膜を形成し、前記選択ゲートの他方の側面にサイドウォール状の第2絶縁膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記第2導電膜は、不純物が導入された多結晶シリコンからなり、前記第1絶縁膜は、不純物が導入されていない多結晶シリコンからなることを特徴とする請求項4記載の半導体装置の製造方法。
- 前記工程(c)の後、前記工程(d)に先だって、前記メモリゲートの表面に自然酸化膜を形成する工程をさらに含むことを特徴とする請求項5記載の半導体装置の製造方法。
- 前記メモリゲートの近傍の前記半導体基板に第1電圧を印加すると共に、前記メモリゲートに前記第1電圧よりも高い第2電圧を印加することにより、前記半導体基板中に発生したホットエレクトロンを前記ONO膜中に注入することを特徴とする請求項4記載の半導体装置の製造方法。
- 前記ホットエレクトロンが注入された前記ONO膜中にホールを注入することによって消去を行うことを特徴とする請求項7記載の半導体装置の製造方法。
- (a)半導体基板の主面上にゲート絶縁膜を介して第1導電膜を形成した後、前記第1導電膜をパターニングすることによって、前記選択ゲートを形成する工程と、
(b)前記選択ゲートの上面および両側面を含む前記半導体基板上にONO膜を形成する工程と、
(c)前記ONO膜上に第2導電膜を形成した後、前記第2導電膜を異方性エッチングすることによって、前記ONO膜を介して前記選択ゲートおよび前記半導体基板と電気的に分離されたサイドウォール状のメモリゲートを前記選択ゲートの両側面に形成する工程と、
(d)前記半導体基板上に第1絶縁膜を形成した後、前記第1絶縁膜を異方性エッチングすることによって、前記選択ゲートの両側面に形成された前記メモリゲートのそれぞれの他方の側面にサイドウォール状の前記第1絶縁膜を形成する工程と、
(e)フォトレジスト膜をマスクにしたエッチングにより、前記選択ゲートの一方の側面側に前記メモリゲートと前記第1絶縁膜とを残し、前記選択ゲートの他方の側面側に形成された前記メモリゲートと前記第1絶縁膜とを除去する工程と、
(f)前記工程(e)の後、前記ONO膜をウェットエッチングすることにより、前記選択ゲートの一方の側面と前記メモリゲートの一方の側面との間、および前記メモリゲートの下部に前記ONO膜を残す工程と、
(g)前記工程(f)の後、前記第1絶縁膜をエッチングして除去する工程と、
(h)前記工程(g)の後、前記半導体基板上に第2絶縁膜を形成し、前記第2絶縁膜を異方性エッチングすることによって、前記メモリゲートの他方の側面と前記選択ゲートの他方の側面とに、それぞれサイドウォール状の第2絶縁膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - (a)半導体基板の主面上にゲート絶縁膜を介して第1導電膜を形成した後、前記第1導電膜をパターニングすることによって、前記選択ゲートを形成する工程と、
(b)前記選択ゲートの上面および両側面を含む前記半導体基板上にONO膜を形成する工程と、
(c)前記ONO膜上に第2導電膜を形成した後、前記第2導電膜を異方性エッチングすることによって、前記ONO膜を介して前記選択ゲートおよび前記半導体基板と電気的に分離されたサイドウォール状のメモリゲートを前記選択ゲートの両側面に形成する工程と、
(d)第1のフォトレジスト膜をマスクにしたエッチングにより、前記選択ゲートの一方の側面側に前記メモリゲートを残し、前記選択ゲートの他方の側面側に形成された前記メモリゲートを除去する工程と、
(e)前記工程(d)の後、前記半導体基板上に第1絶縁膜を形成し、前記第1絶縁膜を異方性エッチングすることによって、前記メモリゲートの他方の側面にサイドウォール状の前記第1絶縁膜を形成し、前記選択ゲートの他方の側面に前記ONO膜を介してサイドウォール状の前記第1絶縁膜を形成する工程と、
(f)前記工程(e)の後、第2のフォトレジスト膜をマスクにしたエッチングにより、前記選択ゲートの他方の側面に形成された前記第1絶縁膜を除去し、前記メモリゲートの他方の側面に前記第1絶縁膜を残す工程と、
(g)前記工程(f)の後、前記ONO膜をウェットエッチングすることにより、前記選択ゲートの一方の側面と前記メモリゲートの一方の側面との間、および前記メモリゲートの下部に断面L字状の前記ONO膜を残す工程と、
(h)前記工程(g)の後、前記半導体基板上に第2絶縁膜を形成し、前記第2絶縁膜を異方性エッチングすることによって、前記メモリゲートの他方の側面に前記第1絶縁膜を介してサイドウォール状の第2絶縁膜を形成し、前記選択ゲートの他方の側面にサイドウォール状の第2絶縁膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
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