KR20180111590A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

ONO막을 갖는 MONOS 메모리에 있어서, ONO막 상의 제어 게이트 전극의 하면의 단부와 ONO막 아래의 반도체 기판 사이에 있어서 절연 파괴 및 단락이 발생하는 것을 방지한다.
ONO막 ON 상에 형성한 폴리실리콘막을 가공하여 제어 게이트 전극 CG를 형성할 때, ONO막 ON을 가공하지 않고, 계속해서, 제어 게이트 전극 CG의 측면을 덮는 오프셋 스페이서 OF2를 형성한 후, 오프셋 스페이서 OF2를 마스크로 하여 ONO막 ON을 가공한다. 이것에 의하여, 제어 게이트 전극 CG의 게이트 길이 방향에 있어서, ONO막 ON 단부가 제어 게이트 전극 CG의 측면보다도 외측으로 돌출된 형상으로 된다.

Description

반도체 장치 및 그 제조 방법{A SEMICONDUCTOR DEVICE AND A MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이며, 예를 들어 저내압 트랜지스터 및 고내압 트랜지스터를 갖는 반도체 장치의 제조에 이용할 수 있는 것이다.
불휘발성 기억 소자의 하나로서, 반도체 기판의 표면에 형성된 소스·드레인 영역과, 메모리 게이트 전극과, 반도체 기판 및 메모리 게이트 전극의 상호 간에 형성된 전하 축적막을 구비한 싱글 게이트형의 MONOS(Metal Oxide Nitride Oxide Semiconductor) 메모리가 알려져 있다. 불휘발성 기억 장치에서는, 이와 같은 MONOS 메모리를 어레이 형상으로 배열하여 메모리 어레이를 구성하며, 판독 동작 등에 있어서의 MONOS 메모리의 선택은, 예를 들어 각 MONOS 메모리에 직렬로 접속된 선택 트랜지스터를 사용하여 행할 수 있다.
특허문헌 1(일본 특허 공개 제2016-48710호 공보)에는, 싱글 게이트형의 MONOS 메모리, 저내압 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 및 고내압 MOSFET를 동일한 기판 상에 혼합 적재하는 것이 기재되어 있다.
특허문헌 2(일본 특허 공개 제2007-243095호 공보)에는, 서로 인접하는 제어 게이트 전극과 메모리 게이트 전극을 구비한 스플릿 게이트형의 MONOS 메모리에 있어서, 메모리 게이트 전극 아래의 ONO(Oxide Nitride Oxide)막의 단부의 후퇴를 방지하는 것이 기재되어 있다.
일본 특허 공개 제2016-48710호 공보 일본 특허 공개 제2007-243095호 공보
MONOS 메모리에 있어서 기판과 게이트 전극 사이에 개재되고, 전하 축적부를 포함하는 절연막(ONO막)의 단부는, 전계 집중에 의하여 절연 파괴가 일어나기 쉬운 개소이며, 특히 당해 절연막의 단부가 게이트 전극의 측면보다도 후퇴하면 절연 파괴가 현저히 발생한다.
그 외의 과제와 신규의 특징은 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
본원에 있어서 개시되는 실시 형태 중, 대표적인 것의 개요를 간단히 설명하면 다음과 같다.
일 실시 형태인 반도체 장치의 제조 방법은, 전하 축적부를 포함하는 절연막 상에 형성한 폴리실리콘막을 가공하여 제어 게이트 전극을 형성하고, 계속해서, 제어 게이트 전극의 측면을 덮는 오프셋 스페이서를 형성한 후, 당해 오프셋 스페이서를 마스크로 하여 당해 절연막을 가공하는 것이다.
또 다른 실시 형태인 반도체 장치는, 싱글 게이트형의 MONOS 메모리에 있어서, 제어 게이트 전극 아래의 전하 축적막을 포함하는 게이트 절연막의 단부가 제어 게이트 전극의 측면보다도 외측으로 돌출되어 있는 것이다.
일 실시 형태에 의하면 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 1은 실시 형태 1인 반도체 장치의 제조 공정 중의 단면도이다.
도 2는 도 1에서 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 3은 도 2에서 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 4는 도 3에서 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 5는 도 4에서 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 6은 도 5에서 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 7은 도 6에서 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 8은 도 7에서 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 9는 도 8에서 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 10은 도 9에서 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 11은 도 10에서 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 12는 도 11에서 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 13은 도 12에서 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 14는 도 13에서 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 15는 실시 형태 2인 반도체 장치의 제조 공정 중의 단면도이다.
도 16은 도 15에서 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 17은 도 16에서 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 18은 도 17에서 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 19는 도 18에서 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 20은 도 19에서 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 21은 도 20에서 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 22는 도 21에서 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 23은 도 22에서 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 24는 실시 형태 2의 변형예인 반도체 장치의 제조 공정 중의 단면도이다.
도 25는 도 24에서 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 26은 도 25에서 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 27은 도 26에서 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 28은 도 27에서 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 29는 도 28에서 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 30은 도 29에서 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 31은 도 30에서 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 32는 도 31에서 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 33은 도 32에서 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 34는 실시 형태 3인 반도체 장치를 도시하는 단면도이다.
도 35는 실시 형태 3인 반도체 장치를 도시하는 모식적인 평면도이다.
도 36은 도 34의 일부를 확대하여 도시하는 단면도이다.
도 37은 실시 형태 3인 반도체 장치의 제조 공정 중의 단면도이다.
도 38은 도 37에서 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 39는 도 38에서 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 40은 도 39에서 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 41은 도 40에서 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 42는 도 41에서 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 43은 도 42에서 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 44는 도 43에서 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 45는 도 44에서 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 46은 도 45에서 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 47은 도 46에서 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 48은 도 47에서 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 49는 도 48에서 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 50은 실시 형태 3의 변형예인 반도체 장치를 도시하는 단면도이다.
도 51은 비교예인 반도체 장치를 도시하는 단면도이다.
도 52는 비교예인 반도체 장치를 도시하는 단면도이다.
이하의 실시 형태에 있어서는, 편의상 그 필요가 있을 때는 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하면 그들은 서로 무관한 것이 아니며, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다. 또한 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)을 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명확히 특정한 수에 한정되는 경우 등을 제외하면 그 언급한 수에 한정되는 것은 아니며, 언급한 수 이상이어도 이하여도 된다.
또한 이하의 실시 형태에 있어서, 그 구성 요소(요소 스텝 등도 포함함)는, 특별히 명시한 경우 및 원리적으로 명확히 필수적이라고 생각되는 경우 등을 제외하면, 반드시 필수적인 것이 아닌 것은 물론이다. 마찬가지로 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등을 언급할 때는, 특별히 명시한 경우 및 원리적으로 명확히 그렇지 않다고 생각되는 경우 등을 제외하면, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이는 상기 수치 및 범위에 대해서도 마찬가지이다.
이하, 실시 형태를 도면에 기초하여 상세히 설명한다. 또한 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 기능을 갖는 부재에는 동일한 부호를 붙여 그 반복된 설명은 생략한다. 또한 이하의 실시 형태에서는, 특별히 필요한 때 이외에는 동일하거나 또는 마찬가지의 부분의 설명을 원칙적으로 반복하지 않는다.
(실시 형태 1)
본 실시 형태의 반도체 장치는, 불휘발성 메모리(불휘발성 기억 소자, 플래시 메모리, 불휘발성 반도체 기억 장치)를 구비한 반도체 장치이다. 본 실시 형태 및 이하의 실시 형태에서는, 불휘발성 메모리는, n채널형 MISFET(Metal Insulator Semiconductor Field Effect Transistor)을 기본으로 한 메모리 셀을 바탕으로 하여 설명을 행한다.
또한 본 실시 형태 및 이하의 실시 형태에서의 메모리 셀의 극성(기입·소거·판독 시의 인가 전압의 극성이나 캐리어의 극성)은, n채널형 MISFET을 기본으로 한 메모리 셀의 경우의 동작을 설명하기 위한 것이고, p채널형 MISFET을 기본으로 하는 경우에는, 인가 전위나 캐리어의 도전형 등의 모든 극성을 반전시킴으로써 원리적으로는 동일한 동작을 얻을 수 있다. 즉, p채널형 MISFET을 기본으로 하는 메모리 셀이더라도, 이하에 설명하는 실시 형태와 마찬가지의 효과를 얻을 수 있다. 또한 메모리 셀 이외의 트랜지스터가 n채널형이 아니라 p채널형의 MISFET이더라도, 이하에 설명하는 실시 형태와 마찬가지의 효과를 얻을 수 있다. 또한 MISFET는 MOSFET이라 칭해지는 경우도 있다.
<반도체 장치의 제조 방법의 설명>
이하에, 도 1 내지 도 14를 이용하여 본 실시 형태의 반도체 장치의 제조 방법을 설명한다. 도 1 내지 도 14는 본 실시 형태의 반도체 장치의 제조 공정을 설명하는 단면도이다. 도 1 내지 도 14에서는, 도면의 좌측부터 순서대로 코어 영역(로직 회로 영역, 저내압 트랜지스터 영역) CR, 메모리 셀 영역 MR 및 I/O 영역(고내압 트랜지스터 영역) HV를 도시하고 있다.
코어 영역 CR, 메모리 셀 영역 MR 및 I/O 영역 HV는 모두 동일한 반도체 기판의 상면에 존재하고 있으며, 평면에서 보아 중첩되지 않는 위치에 존재한다. 코어 영역 CR은, 제어 회로 등을 구성하는 저내압의 MISFET을 설치하는 영역이다. I/O 영역 HV는, 반도체 칩 외의 장치와의 입출력을 행하는 회로 또는 전원 회로 등을 구성하는 고내압의 MISFET을 설치하는 영역이다. 이들 영역의 칩 내에서의 배치를 도 35에 도시하고 있다.
코어 영역 CR 및 I/O 영역 HV는 주변 회로 영역을 구성하는 영역이다. 주변 회로란, 불휘발성 메모리 이외의 회로이다. 주변 회로는, 예를 들어 메모리 모듈 내에서는, 제어 회로, 감지 증폭기, 칼럼 디코더, 로우 디코더, 모듈 외와의 입출력 회로 또는 전원 회로 등이며, 메모리 모듈 외에서는, CPU 등의 프로세서, 각종 아날로그 회로, SRAM(Static Random Access Memory) 메모리 모듈 또는 외부 입출력 회로 등이다.
메모리 셀 영역 MR은, 싱글 게이트형의 MONOS(Metal Oxide Nitride Oxide Semiconductor) 메모리를 형성하는 영역이다. MONOS 메모리는, 전기적으로 기입·소거가 가능한 불휘발성 반도체 기억 장치이며, 하나의 제어 게이트 전극을 구비한 MISFET을 포함한다. MONOS 메모리는 MISFET의 게이트 전극 아래에 트랩성 절연막을 갖고 있으며, 트랩성 절연막에서의 전하 축적 상태를 기억 정보로 하고, 그것을 트랜지스터의 역치로서 판독하는 것이다. 트랩성 절연막이란, 전하를 축적 가능한 절연막(이하, 주로 전하 축적막이라 칭함)을 말하며, 일례로서 질화실리콘막 등을 들 수 있다. 이와 같은 전하 축적막(전하 축적부, 전하 유지부, 전하 유지막)으로의 전하의 주입·방출에 의하여 MISFET의 역치를 시프트시켜 기억 소자로서 동작시킨다.
코어 영역 CR에 형성하는 MISFET는, I/O 영역 HV 및 메모리 셀 영역 MR에 형성되는 MISFET보다도 낮은 전압에서 구동하는 저내압 MISFET이다. 여기서는, 코어 영역 CR 및 I/O 영역 HV에 n채널형 MISFET을 형성하는 것에 대하여 설명하지만, 이들 영역에는 p채널형의 MISFET도 형성된다.
본 실시 형태의 반도체 장치의 제조 공정에서는, 먼저, 도 1에 도시한 바와 같이, 상면 상에 매립 산화막인 BOX(Buried Oxide)막 BX 및 반도체층(SOI층) SL이 순서대로 형성된 반도체 기판 SB를 준비한다. 반도체 기판 SB, BOX막 BX 및 반도체층 SL을 포함하는 적층 기판은 SOI(Silicon On Insulator) 기판을 구성한다. 반도체 기판 SB는, 예를 들어 단결정 실리콘(Si)을 포함한다. 반도체층 SL의 막 두께는, 예를 들어 12㎚이다.
계속해서, 포토리소그래피 기술 및 에칭법을 이용하여 메모리 셀 영역 MR 및 I/O 영역 HV의 반도체층 SL 및 BOX막 BX를 제거한다. 이것에 의하여, 메모리 셀 영역 MR 및 I/O 영역 HV의 반도체 기판 SB의 상면은 반도체층 SL 및 BOX막 BX로부터 노출된다. BOX막 BX 및 반도체층 SL을 갖지 않는 영역(메모리 셀 영역 MR 및 I/O 영역 HV)의 반도체 기판 SB는 벌크 기판이라 칭해진다.
계속해서, 도시하고 있지 않은 영역에서, 코어 영역 CR, 메모리 셀 영역 MR 및 I/O 영역 HV를 서로 분리하는 소자 분리 영역을 형성한다. 반도체 기판 SB의 상면으로부터 반도체 기판 SB의 중간 깊이까지 도달하는 홈 내에 매립된 절연막(예를 들어 산화실리콘막)에 의하여 구성되어 있다. 코어 영역 CR의 소자 분리 영역은 절연막 IF1, 반도체층 SL 및 BOX막 BX를 관통하여 형성된다.
계속해서, 이온 주입법을 이용하여 p형 불순물(예를 들어 B(붕소))을 반도체 기판 SB의 상면에 타입함으로써, 반도체 기판 SB의 상면에 p형 반도체 영역인 웰 W1 내지 W3을 형성한다. 여기서는, 이온 주입 공정을 코어 영역 CR, 메모리 셀 영역 MR 및 I/O 영역 HV 각각에 대하여 제각기 행하여, 서로 상이한 불순물 농도를 갖는 웰 W1 내지 W3을 구분하여 형성하고 있다. 이것에 의하여, 코어 영역 CR의 반도체 기판 SB의 상면에 웰 W1이 형성되고, 메모리 셀 영역 MR의 반도체 기판 SB의 상면에 웰 W2가 형성되고, I/O 영역 HV의 반도체 기판 SB의 상면에 웰 W3이 형성된다.
계속해서, 예를 들어 열산화법을 이용하여, 코어 영역 CR의 반도체층 SL의 상면, 그리고 메모리 셀 영역 MR 및 I/O 영역 HV의 반도체 기판 SB의 상면을 덮는 절연막 IF1을 형성한다. 절연막 IF1은, 예를 들어 산화실리콘막을 포함한다.
다음으로, 도 2에 도시한 바와 같이, 메모리 셀 영역 MR을 노출시키고, 코어 영역 CR 및 I/O 영역 HV를 덮는 포토레지스트막(도시 생략)을 마스크(주입 저지 마스크)로서 사용하여, 메모리 셀 영역 MR의 반도체 기판 SB의 상면에 선택적으로 p형 불순물을 이온 주입법 등으로 주입함으로써, 메모리 셀 영역 MR의 반도체 기판 SB의 상면에 채널 영역(도시 생략)을 형성한다. 그 후, 당해 포토레지스트막을 마스크(보호 마스크)로서 사용하여 에칭을 행함으로써 메모리 셀 영역 MR의 절연막 IF1을 제거한다. 여기서는, 예를 들어 HF(불산)를 사용한 습식 에칭을 행함으로써 메모리 셀 영역 MR의 절연막 IF1을 제거한다. 계속해서, 당해 포토레지스트막을 제거한다.
계속해서, 반도체 기판 SB 상에 ONO막 ON을 형성한다. 즉, 예를 들어 열산화법을 이용하여 산화실리콘막 OX1을 형성한 후, 질화실리콘막 N1 및 산화실리콘막 OX2를, 예를 들어 CVD(Chemical Vapor Deposition)법을 이용하여 순서대로 형성함으로써, 산화실리콘막 OX1, 질화실리콘막 N1 및 산화실리콘막 OX2를 포함하는 ONO막 ON을 형성한다. 이것에 의하여 ONO막 ON은, 코어 영역 CR의 반도체층 SL 상, 메모리 셀 영역 MR의 반도체 기판 SB 상, 및, I/O 영역 HV의 절연막 IF1 상에 각각 형성된다. 산화실리콘막 OX1의 막 두께는, 예를 들어 2㎚이고, 질화실리콘막 N1의 막 두께는, 예를 들어 8㎚이고, 산화실리콘막 OX2의 막 두께는, 예를 들어 3㎚이다.
계속해서, 메모리 셀 영역 MR의 ONO막 ON을 덮는 포토레지스트막(도시 생략)을 형성한 후, 코어 영역 CR 및 I/O 영역 HV의 산화실리콘막 OX2를, 예를 들어 HF(불산) 등을 사용한 습식 에칭을 행함으로써 제거한다. 그 후, 당해 포토레지스트막을 제거하고, 계속해서, 예를 들어 인산을 사용한 습식 에칭을 행함으로써 코어 영역 CR 및 I/O 영역 HV의 질화실리콘막 N1을 제거한다. 계속해서, 포토리소그래피 기술 및 에칭법을 이용하여 코어 영역 CR의 산화실리콘막 OX1 및 절연막 IF1을 제거한다. 이 공정에 의하여 메모리 셀 영역 MR에만 ONO막 ON이 남는다.
다음으로, 도 3에 도시한 바와 같이, 예를 들어 열산화법을 이용하여 코어 영역 CR의 반도체층 SL의 상면 상에 절연막 IF2를 형성한다. 절연막 IF2는, 예를 들어 산화실리콘막을 포함하며, 절연막 IF1보다도 작은 막 두께를 갖고 있다. 계속해서, 반도체 기판 SB의 상면의 전체면 상에 폴리실리콘막 SL1 및 절연막 IF3을, 예를 들어 CVD법에 의하여 순서대로 형성한다. 절연막 IF3은, 예를 들어 질화실리콘막을 포함한다.
다음으로, 도 4에 도시한 바와 같이, 포토리소그래피 기술 및 건식 에칭법을 이용함으로써 절연막 IF3 및 폴리실리콘막 SL1을 가공하고, 이것에 의하여 절연막 IF2의 상면, ONO막 ON의 상면 및 절연막 IF1의 상면의 각각을 노출시킨다. 이것에 의하여, 코어 영역 CR의 반도체층 SL 상에는, 절연막 IF2를 개재하여, 폴리실리콘막 SL1을 포함하는 게이트 전극 G1이 형성된다. 또한 메모리 셀 영역 MR의 반도체 기판 SB 상에는, ONO막 ON을 개재하여, 폴리실리콘막 SL1을 포함하는 제어 게이트 전극 CG가 형성된다. 또한 I/O 영역 HV의 반도체 기판 SB 상에는, 절연막 IF1을 개재하여, 폴리실리콘막 SL1을 포함하는 게이트 전극 G3이 형성된다. 게이트 전극 G3은 게이트 전극 G1보다도 큰 폭(게이트 길이)을 갖고 있다.
이와 같이, 노광, 현상에 의하여 원하는 형상으로 가공한 포토레지스트막, 또는 하드 마스크막 등을 마스크로 하여 에칭을 행함으로써, 하층의 막을 원하는 형상으로 가공하는 것을 패터닝이라 한다. 여기서는, 건식 에칭이 산화실리콘막의 상면에서 그치도록 선택비가 높은 조건에서 에칭을 행한다. 절연막 IF2, ONO막 ON 및 절연막 IF1의 패터닝은 행하지 않는다. 따라서 실리콘층 SL은 건식 에칭으로 깎여 나가는 일은 없다. 게이트 전극 G1, G3 및 제어 게이트 전극 CG의 각각의 상면은, 하드 마스크(캡 절연막)인 절연막 IF3에 의하여 덮여 있다.
다음으로, 도 5에 도시한 바와 같이, 게이트 전극 G1, G3 및 제어 게이트 전극 CG의 각각의 측면을 보호하는 역할을 갖는 절연막 IF4를 반도체 기판 SB의 상면의 전체면 상에, 예를 들어 CVD법을 이용하여 형성(퇴적)한다. 절연막 IF4는, 반도체 기판 SB의 상면측으로부터 순서대로 적층된 질화실리콘막 N2, 산화실리콘막 OX3 및 질화실리콘막 N3을 포함하는 적층막이다. 또한 절연막 IF4는, 예를 들어 산화실리콘막 또는 질화실리콘막만을 포함하는 단층 구조여도 된다.
절연막 IF4는, 게이트 전극 G1, G3 및 제어 게이트 전극 CG의 각각의 측면 및 상면을 덮고, 절연막 IF3의 측면 및 상면을 덮고, 절연막 IF1, IF2 및 ONO막 ON의 각각의 상면을 덮고 있다. 질화실리콘막 N2, 산화실리콘막 OX3 및 질화실리콘막 N3의 각각의 막 두께는, 예를 들어 3㎚이다. 게이트 전극 G1, G3 및 제어 게이트 전극 CG의 각각의 측면은, 그들 측면 측으로부터 순서대로 형성된 질화실리콘막 N2, 산화실리콘막 OX3 및 질화실리콘막 N3에 의하여 덮여 있다.
다음으로, 도 6에 도시한 바와 같이, 이방성 에칭인 건식 에칭을 행함으로써 질화실리콘막 N3 및 산화실리콘막 OX3의 각각의 일부를 제거한다. 이것에 의하여, 반도체 기판 SB의 상면을 따라 형성된 질화실리콘막 N2의 상면은 노출된다. 즉, 절연막 IF3 상에는 질화실리콘막 N2만이 남는다. 이 때문에, 질화실리콘막 N3 및 산화실리콘막 OX3은 게이트 전극 G1, G3 및 제어 게이트 전극 CG의 각각의 측면에만 남는다. 여기서 제거되지 않은 질화실리콘막 N2는, 이후의 공정에서 반도체 기판 SB의 상면, 실리콘층의 상면, 그리고 게이트 전극 G1, G3 및 제어 게이트 전극 CG의 각각의 측면이 산화되는 것을 방지하는 역할을 갖는다.
다음으로, 도 7에 도시한 바와 같이, 코어 영역 CR 및 I/O 영역 HV를 덮고 메모리 셀 영역 MR을 노출시키는 포토레지스트막(보호막) PR1을 형성한다. 계속해서, 포토레지스트막 PR1을 마스크로 하여 건식 에칭을 행함으로써, 메모리 셀 영역 MR에 있어서, 질화실리콘막 N3 및 산화실리콘막 OX3으로부터 노출되는 질화실리콘막 N2과, 제어 게이트 전극 CG, 질화실리콘막 N3 및 산화실리콘막 OX3으로부터 노출되는 산화실리콘막 OX2 및 질화실리콘막 N1을 제거한다. 단, 제어 게이트 전극 CG, 질화실리콘막 N3 및 산화실리콘막 OX3으로부터 노출되는 질화실리콘막 N1 모두를 제거하는 것이 아니라, 질화실리콘막 N1의 상면을 후퇴시키고 질화실리콘막 N1의 막 두께의 일부를 남긴다. 이 때문에 메모리 셀 영역 MR의 산화실리콘막 OX1의 상면은 노출되지 않는다.
여기서는, 코어 영역 CR 및 I/O 영역 HV에서, 반도체 기판 SB의 상면을 따른 방향(가로 방향)으로 연장되는 질화실리콘막 N2와 마찬가지의 두께의 질화실리콘막 N1을 남긴다. 즉, 당해 건식 에칭에서는, 질화실리콘막 N1의 전체 막 두께(8㎚) 중, 예를 들어 5㎚를 에치 백하고 3㎚를 남긴다. 이와 같이 질화실리콘막 N1을 일부 남김으로써, 코어 영역 CR 상에서 게이트 전극 G1 옆에 남는 절연막과, 메모리 셀 영역 MR에서 제어 게이트 전극 CG 옆에 남는 절연막과, I/O 영역 HV에서 게이트 전극 G3 옆에 남는 절연막의 각각의 막 구조의 상태를 일치시킬 수 있다. 이것에 의하여, 이후의 공정에 의하여 SOI 기판 상의 소자와 벌크 기판 상의 소자를 고정밀도로 형성할 수 있다. 달리 말하면, 혼합 적재된 각 소자를 원하는 특성으로 형성하는 것이 용이해진다.
제어 게이트 전극 CG의 측면을 덮는 질화실리콘막 N2, 산화실리콘막 OX3 및 질화실리콘막 N3을 포함하는 절연막 IF4는 오프셋 스페이서 OF2를 구성하고 있다. 이 건식 에칭 공정에서는, 메모리 셀 영역 MR의 절연막 IF3 및 오프셋 스페이서 OF2도 마스크로서 사용된다. 제어 게이트 전극 CG의 측면을 덮는 오프셋 스페이서 OF2를 마스크로 하는 건식 에칭이 행해진 결과, 당해 건식 에칭에 의하여 가공된 산화실리콘막 OX2의 가로 방향(게이트 길이 방향)의 단부는 제어 게이트 전극 CG의 측면보다도 외측으로 돌출되어 있다.
다음으로, 도 8에 도시한 바와 같이, 포토레지스트막 PR1을 마스크로서 사용하여 n형 불순물(예를 들어 As(비소) 또는 P(인))을 반도체 기판 SB의 상면에 타입함으로써, 메모리 셀 영역 MR의 반도체 기판 SB의 상면에 1쌍의 익스텐션 영역 E2를 형성한다. 익스텐션 영역 E2는 웰 W2보다도 깊이가 얕은 n형 반도체 영역이다.
다음으로, 도 9에 도시한 바와 같이, 포토레지스트막 PR1을 제거한 후, 반도체 기판 SB의 상면의 전체면 상에, 예를 들어 CVD법을 이용하여 절연막 IF5를 형성(퇴적)한다. 절연막 IF5는, 예를 들어 질화실리콘막을 포함한다. 절연막 IF5는 나중에 코어 영역 CR에 있어서의 에피택셜 성장 공정에서, 메모리 셀 영역 MR 및 I/O 영역 HV에 있어서 에피택셜층이 형성되는 것을 방지하기 위한 보호막으로서 사용된다.
다음으로, 도 10에 도시한 바와 같이, 포토리소그래피 기술 및 건식 에칭법을 이용하여 코어 영역 CR의 절연막 IF5의 일부를 제거함으로써 절연막 IF3의 상면을 노출시킨다. 이것에 의하여, 게이트 전극 G1의 측면에는, 질화실리콘막 N2, 산화실리콘막 OX3 및 질화실리콘막 N3을 포함하는 적층막을 개재하여, 절연막 IF5를 포함하는 사이드 월이 형성된다. 여기서는, 메모리 셀 영역 MR 및 I/O 영역 HV의 절연막 IF5는 포토레지스트막에 의하여 보호되고 있기 때문에 제거되지 않는다. 계속해서, 당해 포토레지스트막을 제거한 후, 당해 사이드 월 등으로부터 노출되어 있는 절연막 IF2를 제거함으로써 반도체층 SL의 상면의 일부를 노출시킨다.
계속해서, 에피택셜 성장법을 이용하여 반도체층 SL 상에 에피택셜층(반도체층, 기립층) EP를 형성한다. 즉, 게이트 전극 G1 옆의 반도체층 SL 상에는 1쌍의 에피택셜층 EP가 형성된다. 메모리 셀 영역 MR 및 I/O 영역 HV는 절연막 IF5에 의하여 덮여 있기 때문에, 메모리 셀 영역 MR 및 I/O 영역 HV의 각각의 반도체 기판 SB 상에는 에피택셜층은 형성되지 않는다.
다음으로, 도 11에 도시한 바와 같이, 에칭법에 의하여 코어 영역 CR, 메모리 셀 영역 MR 및 I/O 영역 HV의 절연막 IF5, IF3 및 질화실리콘막 N3을 제거한다. 여기서는, 건식 에칭 혹은 습식 에칭, 또는 그들을 조합한 에칭을 행한다. 습식 에칭에서는, 약액으로서, 예를 들어 인산을 사용한다. 이것에 의하여 산화실리콘막 OX3의 측면, 게이트 전극 G1의 상면, 제어 게이트 전극 CG의 상면 및 게이트 전극 G3의 상면이 노출된다. 이 에칭 공정에서는, 메모리 셀 영역 MR에 있어서 제어 게이트 전극 CG 및 오프셋 스페이서 OF2로부터 노출되는 질화실리콘막 N1 및 산화실리콘막 OX1을 각각 제거함으로써 반도체 기판 SB의 상면을 노출시킨다.
여기서는, 제어 게이트 전극 CG의 측면을 덮는 오프셋 스페이서 OF2를 마스크(에칭 보호 마스크)로 하여 에칭이 행해진 결과, 당해 에칭에 의하여 가공된 질화실리콘막 N1 및 산화실리콘막 OX1을 포함하는 ONO막 ON의 가로 방향(게이트 길이 방향)의 양측의 단부는 제어 게이트 전극 CG의 측면보다도 외측으로 돌출되어 있다. 달리 말하면, 가로 방향에 있어서, ONO막 ON은, 제어 게이트 전극 CG와 평면에서 보아 중첩되지 않는 위치에서 종단되어 있다. 즉, 평면에서 보아, 제어 게이트 전극 CG와 ONO막 ON의 종단부는 서로 이격되어 있다. 즉, 제어 게이트 전극 CG의 게이트 길이 방향에 있어서, ONO막 ON의 폭은 제어 게이트 전극 CG의 폭보다도 크다.
코어 영역 CR에 있어서, 게이트 전극 G1의 측면을 덮는 질화실리콘막 N2 및 산화실리콘막 OX3은 오프셋 스페이서 OF1을 구성하고 있다. 또한 I/O 영역 HV에 있어서, 게이트 전극 G2의 측면을 덮는 질화실리콘막 N2 및 산화실리콘막 OX3은 오프셋 스페이서 OF3을 구성하고 있다. 각 게이트 전극의 게이트 길이 방향에 있어서의 오프셋 스페이서 OF1, OF2 및 OF3의 각각의 폭은, 예를 들어 6㎚이다.
다음으로, 도 12에 도시한 바와 같이, 예를 들어 에칭을 행함으로써 절연막 IF1, IF2의 각각의 일부를 제거한다. 즉, 코어 영역 CR의 게이트 전극 G1 및 오프셋 스페이서 OF1로부터 노출되는 절연막 IF2가 제거됨으로써 반도체층 SL의 상면이 노출된다. 이것에 의하여, 절연막 IF2를 포함하는 게이트 절연막 GI1을 형성한다. 또한 이 에칭 공정에서는, I/O 영역 HV의 게이트 전극 G3 및 오프셋 스페이서 OF3으로부터 노출되는 절연막 IF1을 제거함으로써 반도체 기판 SB의 상면을 노출시킨다. 이것에 의하여, 절연막 IF1을 포함하는 게이트 절연막 GI3을 형성한다.
여기서는, 게이트 전극 G1의 측면을 덮는 오프셋 스페이서 OF1을 마스크로 하여 에칭이 행해진 결과, 당해 에칭에 의하여 형성된 게이트 절연막 GI1의 가로 방향(게이트 길이 방향)의 양측의 단부는 게이트 전극 G1의 측면보다도 외측으로 돌출되어 있다. 달리 말하면, 가로 방향에 있어서, 게이트 절연막 GI1은 게이트 전극 G1과, 평면에서 보아 중첩되지 않는 위치에서 종단되어 있다. 즉, 평면에서 보아 게이트 전극 G1과 게이트 절연막 GI1의 종단부는 서로 이격되어 있다. 즉, 게이트 전극 G1의 게이트 길이 방향에 있어서, 게이트 절연막 GI1의 폭은 게이트 전극 G1의 폭보다도 크다.
마찬가지로, 여기서는, 게이트 전극 G3의 측면을 덮는 오프셋 스페이서 OF3을 마스크로 하여 에칭이 행해진 결과, 당해 에칭에 의하여 형성된 게이트 절연막 GI3의 가로 방향(게이트 길이 방향)의 양측의 단부는 게이트 전극 G3의 측면보다도 외측으로 돌출되어 있다. 달리 말하면, 가로 방향에 있어서, 게이트 절연막 GI3은 게이트 전극 G3과, 평면에서 보아 중첩되지 않는 위치에서 종단되어 있다. 즉, 평면에서 보아, 게이트 전극 G3과 게이트 절연막 GI3의 종단부는 서로 이격되어 있다. 즉, 게이트 전극 G3의 게이트 길이 방향에 있어서, 게이트 절연막 GI3의 폭은 게이트 전극 G3의 폭보다도 크다.
계속해서, 포토리소그래피 기술 및 이온 주입법을 이용하여 코어 영역 CR의 반도체층 SL의 상면 및 I/O 영역 HV의 반도체 기판 SB의 상면의 각각에 n형 불순물(예를 들어 As(비소) 또는 P(인))을 타입한다. 이때, 게이트 전극 G1, G2, 오프셋 스페이서 OF1 및 OF3의 각각은 주입 저지 마스크로서 사용된다. 이것에 의하여, 코어 영역 CR의 반도체층 SL 내에 1쌍의 익스텐션 영역 E1을 형성하고, I/O 영역 HV의 반도체 기판 SB의 상면에 1쌍의 익스텐션 영역 E3을 형성한다. 오프셋 스페이서 OF1은, 반도체층 SL의 상면에 형성되는 1쌍의 익스텐션 영역 E1의 상호 간의 간격을 조정하는 역할을 갖는다. 즉, 이온 주입의 마스크로서 사용할 수 있는 오프셋 스페이서 OF1이 설치되어 있음으로써 1쌍의 익스텐션 영역 E1이 서로 과도하게 접근하는 것을 방지할 수 있다. 오프셋 스페이서 OF2, OF3도 마찬가지의 역할을 갖는다.
또한 여기서는 에피택셜층 EP에도 n형 불순물이 타입되어 익스텐션 영역 E1의 일부가 형성되지만, 에피택셜층 EP 내에 형성된 반도체 영역의 도시는 생략한다. 익스텐션 영역 E1은 반도체층 SL의 상면으로부터 하면에 걸쳐 형성된다.
다음으로, 도 13에 도시한 바와 같이, 게이트 전극 G1, 제어 게이트 전극 CG 및 게이트 전극 G3의 각각의 측면을 덮는 사이드 월 SW를 형성한다. 사이드 월 SW는, 예를 들어 반도체 기판 SB 상에 CVD법 등에 의하여 질화실리콘막을 퇴적한 후, 이방성 에칭을 행하여 당해 질화실리콘막의 일부를 제거함으로써 각 게이트 전극의 측면에 남은 당해 질화실리콘막에 의하여 구성된다. 코어 영역 CR의 사이드 월 SW는 오프셋 스페이서 OF1과 에피택셜층 EP 사이에 형성한다. 즉, 게이트 전극 G1의 측면에는 오프셋 스페이서 OF1을 개재하여 사이드 월 SW가 형성되고, 제어 게이트 전극 CG의 측면에는 오프셋 스페이서 OF2를 개재하여 사이드 월 SW가 형성되고, 게이트 전극 G3의 측면에는 오프셋 스페이서 OF3을 개재하여 사이드 월 SW가 형성된다.
계속해서, 코어 영역 CR의 에피택셜층 EP 내 및 반도체층 SL 내와, 메모리 셀 영역 MR 및 I/O 영역 HV의 각각의 반도체 기판 SB의 상면에, 오프셋 스페이서 OF1 내지 OF3 및 사이드 월 SW 등을 마스크로서 사용하여 n형 불순물(예를 들어 As(비소) 또는 P(인))을 타입한다.
이것에 의하여, 코어 영역 CR의 에피택셜층 EP 내 및 당해 에피택셜층 EP 바로 아래의 반도체층 SL 내에 1쌍의 확산 영역 D1을 형성한다. 또한 메모리 셀 영역 MR의 반도체 기판 SB의 상면에 확산 영역 D2를 형성한다. 또한 I/O 영역 HV의 반도체 기판 SB의 상면에 1쌍의 확산 영역 D3을 형성한다.
확산 영역 D1은 에피택셜층 EP의 상면으로부터 반도체층 SL의 하면에 걸쳐 형성된다. 또한 확산 영역 D2, D3은 익스텐션 영역 E2, E3의 각각보다도 얕은 형성 깊이로 형성한다. 확산 영역 D1 내지 D3은, 익스텐션 영역 E1 내지 E3 중 어느 것보다도 불순물 농도가 높은 n형 반도체 영역이다. 게이트 길이 방향에 있어서, 확산 영역 D1은 익스텐션 영역 E1보다도 게이트 전극 G1로부터 이격된 위치에 형성되고, 확산 영역 D2는 익스텐션 영역 E2보다도 제어 게이트 전극 CG로부터 이격된 위치에 형성되고, 확산 영역 D3은 익스텐션 영역 E3보다도 게이트 전극 G3으로부터 이격된 위치에 형성된다.
코어 영역 CR에 있어서 서로 인접하는 익스텐션 영역 E1 및 확산 영역 D1은 소스·드레인 영역을 구성하고 있다. 또한 메모리 셀 영역 MR에 있어서 서로 인접하는 익스텐션 영역 E2 및 확산 영역 D2는 소스·드레인 영역을 구성하고 있다. 또한 I/O 영역 HV에 있어서 서로 인접하는 익스텐션 영역 E3 및 확산 영역 D3은 소스·드레인 영역을 구성하고 있다.
코어 영역 CR의 소스·드레인 영역 및 게이트 전극 G1은 저내압 트랜지스터 Q1을 구성하고 있다. 메모리 셀 영역 MR의 소스·드레인 영역 및 제어 게이트 전극 CG는 MONOS 메모리 MC를 구성하고 있다. I/O 영역 HV의 소스·드레인 영역 및 게이트 전극 G3은 고내압 트랜지스터 Q3을 구성하고 있다. MONOS 메모리 MC는, ONO막 ON 내의 질화실리콘막 N1을 전하 축적막(전하 축적부)으로서 구비한 불휘발성 메모리의 메모리 셀이다.
다음으로, 도 14에 도시한 바와 같이, 살리사이드 프로세스를 행함으로써 게이트 전극 G1의 상면, 제어 게이트 전극 CG의 상면, 게이트 전극 G3의 상면 및 확산 영역 D1 내지 D3의 각각의 표면에 실리사이드층 S1을 형성한다. 당해 살리사이드 프로세스에서는, 먼저 스퍼터링법을 이용하여 반도체 기판 SB의 상면의 전체면 상에, 예를 들어 Co(코발트) 또는 Ni(니켈) 등을 포함하는 금속막을 형성한 후, 반도체 기판 SB를 가열함으로써 당해 금속막과 반도체를 반응시킴으로써 실리사이드층 S1을 형성하고, 그 후 미반응된 당해 금속막을 제거한다.
계속해서, 반도체 기판 SB 상에 저내압 트랜지스터 Q1, MONOS 메모리 MC 및 고내압 트랜지스터 Q3을 덮도록 층간 절연막 IL을 형성한다. 층간 절연막 IL은, 반도체 기판 SB의 상면의 전체면 상에, 예를 들어 CVD법을 이용하여 산화실리콘막을 형성하고, 당해 산화실리콘막의 상면을 CMP(Chemical Mechanical Polishing)법 등을 이용하여 연마함으로써 형성한다. 층간 절연막 IL의 막 두께는 게이트 전극 G1, 제어 게이트 전극 CG 및 게이트 전극 G3의 각각의 두께보다도 크다. 또한 층간 절연막 IL을 형성하기 전에, 예를 들어 질화실리콘막을 포함하며, 저내압 트랜지스터 Q1, MONOS 메모리 MC 및 고내압 트랜지스터 Q3을 덮는 라이너 절연막을, 예를 들어 CVD법에 의하여 형성해도 되지만, 여기서는 그 도시를 생략한다.
계속해서, 포토리소그래피 기술 및 건식 에칭법을 이용하여, 층간 절연막 IL을 관통하는 복수의 콘택트 홀을 형성한 후, 그들 콘택트 홀을 매립하는 플러그(콘택트 플러그, 도전성 접속부) PG를 복수 형성한다. 여기서는, 게이트 전극 G1, 제어 게이트 전극 CG, 게이트 전극 G3 및 확산 영역 D1 내지 D3의 각각의 상면을 층간 절연막 IL로부터 노출시키도록 복수의 콘택트 홀을 형성한다. 콘택트 홀의 저면에는 실리사이드층 S1이 노출된다. 플러그 PG는 실리사이드층 S1을 통하여 게이트 전극 G1, 제어 게이트 전극 CG, 게이트 전극 G3 또는 확산 영역 D1 내지 D3의 각각에 전기적으로 접속된다.
플러그 PG의 형성 공정에서는, 복수의 콘택트 홀 내를 포함하는 층간 절연막 IL 상에, 주로 W(텅스텐)를 포함하는 금속막을 형성한 후, 층간 절연막 IL 상의 당해 금속막을, 예를 들어 CMP법에 의하여 연마함으로써 제거하여 층간 절연막 IL의 상면을 노출시킨다. 이것에 의하여, 복수의 콘택트 홀의 각각에 매립된 당해 금속막을 포함하는 플러그 PG를 복수 형성한다. 플러그 PG는, 예를 들어 콘택트 홀 내의 측면 및 저면을 덮는 질화티타늄막과, 당해 콘택트 홀 내에 당해 질화티타늄막을 개재하여 매립된 텅스텐막을 포함하는 적층막에 의하여 구성된다.
계속해서, 플러그 PG가 매립된 층간 절연막 IL 상에 제1 층째의 배선 M1을 포함하는 제1 배선층을 형성한다. 배선 M1은, 소위 싱글 다마신 기술을 이용하여 형성할 수 있다. 즉, 층간 절연막 IL 상에, CVD법 등을 이용하여, 예를 들어 산화실리콘막을 포함하는 층간 절연막 IL1을 형성한 후, 층간 절연막 IL1을 가공하여, 층간 절연막 IL1을 관통하는 복수의 배선 홈을 형성한다. 층간 절연막 IL1은, 예를 들어 산화실리콘막을 포함한다. 계속해서, 그들 배선 홈 내를, 주로 Cu(구리)를 포함하는 도체막으로 매립한 후, CMP법 등에 의하여 층간 절연막 IL1 상의 여분의 당해 도체막을 제거한다. 이것에 의하여, 배선 홈 내에 매립된 도체막을 포함하는 배선 M1을 형성한다.
배선 M1의 저면은 플러그 PG의 상면에 접속된다. 그 후의 공정의 도시는 생략하지만, 제1 배선층 상에 제2 배선층 및 제3 배선층 등을 순서대로 형성하여 적층 배선층을 형성한 후, 반도체 웨이퍼를 다이싱 공정에 의하여 개편화하여 복수의 반도체 칩을 얻는다. 이상과 같이 하여 본 실시 형태의 반도체 장치를 형성한다. 또한 완성된 반도체 장치에 있어서, 제어 게이트 전극 CG의 게이트 길이 방향에 있어서, ONO막 ON의 단부는 오프셋 스페이서 OF2의 단부보다도 제어 게이트 전극 CG측으로 후퇴해 있는 것이 생각된다.
<메모리 셀의 동작 설명>
MONOS 메모리 MC는, 기입 동작 및 소거 동작 모두 전기적으로 재기입 가능한 불휘발성 메모리의 1종이며, 전기적 소거 가능한 프로그래머블 판독 전용 메모리라고도 칭해진다. MONOS 메모리 MC의 기입 동작 및 소거 동작에는, 예를 들어 파울러-노드하임형 터널 현상이 이용된다. 또한 핫 일렉트론이나 핫 홀을 사용하여 기입 동작이나 소거 동작시키는 것도 가능하다.
MONOS 메모리 MC의 기입 동작 시 등에는, MONOS 메모리 MC에 높은 전위차(12V 정도)를 인가하기 위하여 상대적으로 고내압의 트랜지스터가 필요해진다. 이 고내압의 트랜지스터로서, 예를 들어 도 14에 도시하는 고내압 트랜지스터 Q3이 사용된다.
여기서, 1셀 1트랜지스터형의 메모리 셀의 소거, 기입 및 판독 동작을 설명한다.
먼저, 소거 동작부터 설명한다. 예를 들어 데이터를 소거하는 메모리 셀(선택 메모리 셀)로서, MONOS 메모리 MC에 축적된 데이터를 소거하는 경우를 생각한다. 선택된 웰 W2의 전위를 1.5V, 워드선, 즉, MONOS 메모리 MC의 제어 게이트 전극 CG의 전위를 -8.5V, 소스선, 즉, MONOS 메모리 MC의 소스 영역의 전위를 1.5V, 데이터선, 즉, MONOS 메모리 MC의 드레인 영역을 플로팅으로 한다. 그러면, MONOS 메모리 MC의 전하 축적막(질화실리콘막 N1)에 축적된 전하가 반도체 기판 SB측으로 인발되어 데이터가 소거된다.
다음으로, 기입 동작에 대하여 설명한다. 예를 들어 데이터를 기입하는 메모리 셀(선택 메모리 셀)로서, MONOS 메모리 MC에 데이터를 기입하는 경우를 생각한다. 선택된 MONOS 메모리 MC에 있어서, 웰 W2의 전위를 -10.5V, 제어 게이트 전극 CG의 전위를 1.5V, 소스 영역의 전위를 -10.5V, 드레인 영역을 플로팅으로 한다. 그러면, MONOS 메모리 MC의 전하 축적막(질화실리콘막 N1)에 전하가 주입되어 데이터의 기입이 행해진다.
다음으로, 판독 동작에 대하여 설명한다. 예를 들어 MONOS 메모리 MC에 데이터 "1"이 기입되어 트랜지스터의 역치 전압이 높아져 있고, 다른 MONOS 메모리 MC가 데이터 "0"으로 되어 트랜지스터의 역치 전압이 낮아져 있다고 하자. 데이터를 판독하는 경우, 선택된 MONOS 메모리 MC의 웰 W2의 전위를 -2V, 제어 게이트 전극 CG의 전위를 0V, 소스 영역의 전위를 0V, 드레인 영역의 전위를 1V로 한다. 이것에 의하여 MONOS 메모리 MC의 데이터를 판독한다. 이 경우, 데이터가 기입된 MONOS 메모리 MC의 역치 전압은 높고, 데이터가 소거된 다른 MONOS 메모리 MC의 역치 전압은 낮아져 있기 때문에, 데이터가 기입되어 있는지의 여부를 판단할 수 있다.
<본 실시 형태의 효과의 설명>
이하에, 도 51 및 도 52를 이용하여 본 실시 형태의 효과에 대하여 설명한다. 도 51 및 도 52는, 비교예인 반도체 장치를 도시하는 단면도이다. 도 51 및 도 52에서는, 싱글 게이트형의 MONOS 메모리 MC1, MC2의 각각의 단면을 도시하고 있고, 오프셋 스페이서, 사이드 월, 실리사이드층, 층간 절연막, 플러그 및 배선 등의 도시는 생략하고 있다.
먼저, 도 51에, 비교예의 메모리 셀로서, ONO막 ON1의 단부가 제어 게이트 전극 CG의 측면보다도 후퇴해 있는 구조를 도시한다. 즉, 게이트 길이 방향에 있어서의 ONO막 ON1의 단부는 제어 게이트 전극 CG 바로 아래에서 종단되어 있다. 이와 같은 구조는, 폴리실리콘막을 건식 에칭에 의하여 패터닝하고, 계속해서 ONO막 ON1을 가공할 때 ONO막 ON1의 측면이 과도하게 깎여 나가는 경우, 또는 ONO막 ON1의 가공 후의 세정 공정 혹은 산화 공정에서 ONO막 ON1의 측면이 후퇴하는 경우에 형성된다.
제어 게이트 전극 CG의 저면의 단부인 코너부는 전계가 집중되기 쉬운 개소이며, MONOS 메모리 MC1의 재기입 동작으로 가해지는 전계 스트레스에 의하여, 당해 장소에서는 절연막 열화에 기인하는 드로핑성의 단락(절연 파괴)이 일어나기 쉽다는 문제가 있다. 특히 당해 비교예와 같이 ONO막 ON1의 단부 옆에서 제어 게이트 전극 CG의 코너부가 캐노피 형상으로 돌출되어 있는 경우, 제어 게이트 전극 CG와 반도체 기판 SB 사이에서 절연 파괴가 일어나기 쉬워진다.
이에 대해서는, MONOS 메모리 MC1의 게이트 길이가 충분히 긴 경우에는, 산화법에 의하여 제어 게이트 전극 CG의 측면에 오프셋 스페이서를 형성하고 있으며, 이 산화 공정에 의하여, 제어 게이트 전극 CG의 상기 코너부와 반도체 기판 SB의 상면 사이에 막 두께가 큰 산화실리콘막을 포함하는 버즈 비크를 형성하고, 이것에 의하여 게이트 단부에서의 파괴를 방지하는 것이 생각된다.
그러나 반도체 장치의 미세화가 진행되어 게이트 길이가 축소된 소자에서는 버즈 비크의 형성에 의하여 ONO막 ON1의 막 두께가 증대되고, 이것에 의하여 재기입 동작 시의 전계가 저하되기 때문에 MONOS 메모리 MC1의 동작 속도가 저하된다는 문제가 발생한다. 따라서 미세화된 MONOS 메모리 MC1에 있어서는 버즈 비크가 형성되는 것을 방지할 필요가 있으며, 상기 절연 파괴의 문제를 버즈 비크의 형성으로 인하여 해결할 수 없다. 또한 버즈 비크의 형성을 방지하는 방법으로서, 예를 들어 제어 게이트 전극 CG의 측면을 덮는 오프셋 스페이서를 CVD법 등에 의하여 형성함으로써, 게이트 절연막인 ONO막 ON1의 근방의 반도체 기판 등이 산화되는 것을 방지하는 것이 생각된다.
이 경우, ONO막 ON1의 단부에서의 고장을 방지하기 위하여 제어 게이트 전극 CG의 단부의 산화량을 조정하는 등의 방법을 이용하면, MONOS 메모리 MC1의 특성이 저하되기 때문에, 반도체 장치의 성능과 신뢰성을 양립시키는 것이 곤란하다.
이에 대하여, 도 52에 도시한 바와 같이, 게이트 길이 방향에 있어서의 ONO막 ON2의 단부를 제어 게이트 전극 CG의 측면보다도 외측으로 돌출시킴으로써, 제어 게이트 전극 CG와 반도체 기판 SB 사이에서의 절연 파괴 및 단락을 방지하는 것이 생각된다. 도 52에 도시하는 비교예의 MONOS 메모리 MC2의 제조 공정에서는, 폴리실리콘막을 건식 에칭에 의하여 가공하여 제어 게이트 전극 CG를 형성한 후, ONO막 ON2를 가공하기 전에 제어 게이트 전극 CG의 측면을 덮는 사이드 월 SW1을 형성하고, 그 후 사이드 월 SW1을 마스크로 하여 에칭을 행하여 ONO막 ON2를 가공한다. 이것에 의하여 ONO막 ON2의 단부를 제어 게이트 전극 CG보다도 외측으로 돌출시킬 수 있다. 또한 제어 게이트 전극 CG 또는 다른 MISFET의 게이트 전극의 측면의 각각을 덮는 오프셋 스페이서는, 사이드 월 SW1과는 별도로 형성한다.
이 경우, 사이드 월 SW1을 형성하는 공정에서는, 사이드 월 SW1을 구성하는 절연막(예를 들어 산화실리콘막)을 퇴적법에 의하여 성막하고, 그 후 당해 절연막을 에치 백함으로써, 당해 절연막을 포함하는 사이드 월 SW1을 형성한다. 즉, 도 52에 도시하는 비교예에서는, 사이드 월 SW1을 형성하기 위한 성막 공정을 추가하여 행한다. 이 때문에, 성막(퇴적) 시에 발생하는 열에 의하여, 반도체 기판 SB 및 다른 소자 또는 웰 등에 가해지는 열부하가 증대된다는 문제가 발생한다.
또한 메모리 셀 영역 이외의 반도체 기판 SB 상에 게이트 전극 등의 패턴이 형성되어 있는 경우, 당해 패턴의 측면에도 사이드 월 SW1이 형성되기 때문에 다른 소자의 특성이 변동된다는 문제가 발생한다. 소자의 특성의 변동은, 이미 로직 프로세스가 확립되어 있는 경우에 MONOS 메모리를 추가 탑재하고자 할 때 다시 설계가 필요해져, 반도체 장치의 제조 비용의 증대로 이어진다. 또한 오프셋 스페이서의 형성 공정과는 별도로 사이드 월 SW1을 형성하는 공정을 추가하는 것도 제조 비용의 증대 원인으로 된다. 또한 메모리 셀 영역 MR 이외의 영역에 형성된 사이드 월 SW1을 제거함으로써 상기와 같이 소자의 특성 변동을 방지하고자 하면, 새로운 제거 공정을 추가하는 것이기 때문에 제조 비용이 증대된다.
그래서 본 실시 형태에서는, 도 4 내지 도 11을 이용하여 설명한 바와 같이, 제어 게이트 전극 CG의 형성 후에, 계속해서 ONO막 ON을 제어 게이트 전극 CG의 형상에 맞추어 가공하지 않고 오프셋 스페이서 OF2를 제어 게이트 전극 CG의 측면에 형성하고, 그 후 오프셋 스페이서 OF2를 마스크로 하여 에칭을 행하여 ONO막 ON을 가공하고 있다. 즉, 도 4에 도시하는 공정에서 제어 게이트 전극 CG를 에칭에 의하여 형성한 후, ONO막 ON을 가공하지 않고 오프셋 스페이서 OF2로 되는 질화실리콘막 N2, N3 및 산화실리콘막 OX3을 형성하고 있다. 그 후, 도 7에 도시하는 바와 같이 오프셋 스페이서 OF2를 형성한 후, 도 7 내지 도 11에 도시한 바와 같이, 오프셋 스페이서 OF2를 마스크로 하여 에칭을 행함으로써 ONO막 ON을 패터닝하고 있다.
이 때문에, ONO막 ON의 가로 방향(게이트 길이 방향)의 양측의 단부는 제어 게이트 전극 CG의 측면보다도 외측으로 돌출되어 있다. 따라서 제어 게이트 전극 CG의 저면의 코너부와 반도체 기판 SB의 상면 사이에는 ONO막 ON이 개재되어 있으며, 이것에 의하여, 전계가 집중되기 쉬운 개소인 제어 게이트 전극 CG의 당해 코너부 근방에서도 절연 파괴 및 단락이 일어나는 것을 방지할 수 있다. 즉, 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한 오프셋 스페이서 OF2는, 제어 게이트 전극 CG의 측면의 보호, 및 1쌍의 익스텐션 영역 E2의 상호 간의 거리의 조정 등을 목적으로 하여, 상기 절연 파괴의 문제의 유무에 관계없이 형성되는 보호막이다. 이 때문에, 오프셋 스페이서 OF2를 이용하여 ONO막 ON의 단부를 돌출시키는 것은 제조 공정의 증대로 이어지지 않는다. 또한 코어 영역 CR 및 I/O 영역 HV에 형성하는 오프셋 스페이서 OF1, OF3은 제거할 필요가 없는 보호막이기 때문에, 저내압 트랜지스터 Q1 및 고내압 트랜지스터 Q3의 각각의 특성 변동을 방지하기 위하여 오프셋 스페이서 OF1, OF3의 제거 공정을 새로이 추가할 필요는 없다. 따라서 반도체 장치의 제조 비용의 증대를 방지할 수 있다.
또한 오프셋 스페이서 OF2는 산화법이 아니라, 예를 들어 CVD법 등의 퇴적법에 의하여 형성되어 있기 때문에, MONOS 메모리 MC 등의 소자의 열부하의 증대를 방지하여 제어 게이트 전극 CG의 코너부 근방에 있어서의 버즈 비크의 형성을 방지할 수 있다. 따라서 MONOS 메모리 MC 등의 소자의 특성이 저하되는 것을 방지할 수 있다.
(실시 형태 2)
이하에, 본 실시 형태 2의 반도체 장치의 제조 방법에 대하여 도 15 내지 도 23을 이용하여 설명한다. 도 15 내지 도 23은, 본 실시 형태의 반도체 장치의 제조 공정을 설명하는 단면도이다. 도 15 내지 도 23에서는, 도면의 좌측부터 순서대로 메모리 셀 영역 MR, 코어 영역(로직 회로 영역, 저내압 트랜지스터 영역) CR 및 I/O 영역(고내압 트랜지스터 영역) HV를 도시하고 있다.
상기 실시 형태 1에서는, SOI 기판을 갖고, 또한 하나의 실리콘막으로부터 메모리 셀 영역의 제어 게이트 전극 및 주변 회로 영역의 게이트 전극을 형성하는 것에 대하여 설명했지만, 여기서는, SOI 기판을 갖지 않고, 또한 메모리 셀 영역의 제어 게이트 전극과 주변 회로 영역의 게이트 전극을 제각각의 실리콘막으로부터 형성하는 것에 대하여 설명한다. 또한 여기서는, 코어 영역 및 I/O 영역의 게이트 절연막과, 게이트 전극 형성용의 실리콘막을 형성한 후에, ONO막과 제어 게이트 전극 형성용의 실리콘막을 형성하는 것에 대하여 설명한다.
본 실시 형태의 반도체 장치의 제조 공정에서는, 먼저, 도 15에 도시한 바와 같이, 반도체 기판 SB를 준비하고, 반도체 기판 SB의 상면의 분리 홈에 매립된 소자 분리 영역(도시 생략)을 형성한다. 계속해서, 포토리소그래피 기술 및 이온 주입법을 이용하여 코어 영역 CR 및 I/O 영역 HV의 각각의 반도체 기판 SB의 상면에 p형 불순물(예를 들어 B(붕소))을 타입한다. 이것에 의하여, 코어 영역 CR 및 I/O 영역 HV의 각각의 반도체 기판 SB의 상면에 웰 W1, W3을 각각 형성한다. 그 후, 도시는 생략하지만, 포토리소그래피 기술 및 이온 주입법을 이용하여 코어 영역 CR 및 I/O 영역 HV의 각각의 반도체 기판 SB의 상면에 p형 불순물(예를 들어 B(붕소))을 타입함으로써 채널 영역을 형성한다.
계속해서, 반도체 기판 SB의 상면 상에 산화법 등을 이용하여 절연막 IF1을 형성한 후, 포토리소그래피 기술 및 에칭법을 이용하여 코어 영역 CR의 절연막 IF1을 제거한다. 그 후, 예를 들어 열산화법을 이용하여 코어 영역 CR의 반도체 기판 SB의 상면 상에, 절연막 IF1보다도 막 두께가 작은 절연막 IF2를 형성한다. 그 후, 반도체 기판 SB의 상면의 전체면 상에, 예를 들어 CVD법에 의하여 폴리실리콘막 SL1을 형성한다.
다음으로, 도 16에 도시한 바와 같이, 포토리소그래피 기술 및 에칭법을 이용하여 메모리 셀 영역 MR의 폴리실리콘막 SL1 및 절연막 IF1을 제거함으로써 반도체 기판 SB의 상면을 노출시킨다. 계속해서, 메모리 셀 영역 MR의 반도체 기판 SB의 상면에, 예를 들어 이온 주입법을 이용하여 p형 불순물(예를 들어 B(붕소))을 타입함으로써 웰 W2 및 채널 영역(도시 생략)을 각각 형성한다.
계속해서, 반도체 기판 SB의 상면의 전체면 상에 ONO막 ON, 폴리실리콘막 SL2 및 절연막 IF6을 순서대로 형성한다. 이들 막을 포함하는 적층막은 코어 영역 CR 및 I/O 영역 HV에서 폴리실리콘막 SL1을 덮는다. 폴리실리콘막 SL2의 두께는, 예를 들어 폴리실리콘막 SL1의 두께와 동등하다. ONO막 ON은, 산화실리콘막 OX1, 질화실리콘막 N1 및 산화실리콘막 OX3을 순서대로 적층한 적층 구조를 갖고 있으며, 산화실리콘막 OX1은, 예를 들어 열산화법에 의하여 형성되고, 질화실리콘막 N1 및 산화실리콘막 OX3은, 예를 들어 CVD법에 의하여 형성된다.
절연막 IF6은, 예를 들어 산화실리콘막을 포함하며, 예를 들어 CVD법에 의하여 형성된다. 절연막 IF6의 막 두께는, 예를 들어 5 내지 15㎚이며, 여기서의 절연막 IF6의 막 두께는 10㎚이다. 절연막 IF6은, 도 20을 이용하여 후술하는 에칭 공정에서, ONO막 ON을 구성하는 산화실리콘막 OX3 및 질화실리콘막 N1을 제거할 때 제어 게이트 전극 CG(도 20 참조)를 보호하는 역할을 갖는 막이다.
다음으로, 도 17에 도시한 바와 같이, 포토리소그래피 기술 및 에칭법을 이용하여 절연막 IF6 및 폴리실리콘막 SL2를 가공하고, 이것에 의하여, 메모리 셀 영역 MR의 ONO막 ON의 상면의 일부와, 코어 영역 CR 및 I/O 영역 HV의 각각의 ONO막 ON의 상면을 노출시킨다. 여기서는, 메모리 셀 영역 MR에 있어서 절연막 IF6 및 폴리실리콘막 SL2를 패터닝함으로써, 폴리실리콘막 SL2를 포함하는 제어 게이트 전극 CG를 형성한다. 제어 게이트 전극 CG의 상면은 절연막 IF6에 덮여 있다. 또한 제어 게이트 전극 CG의 게이트 길이 방향에 있어서 제어 게이트 전극 CG와 인접하는 영역에서는, 반도체 기판 SB의 상면이 ONO막 ON에 덮여 있다. 즉, 이 에칭 공정에서는 ONO막 ON을 가공하지 않는다.
다음으로, 도 18에 도시한 바와 같이, 예를 들어 CVD법을 이용하여 반도체 기판 SB의 상면의 전체면 상에 절연막 IF4를 형성(퇴적)한다. 절연막 IF4는, 상기 실시 형태 1에서 설명한 절연막 IF4(도 5 참조)와 같이 적층 구조를 갖고 있어도 되지만, 여기서는 절연막 IF4가 하나의 막만을 포함하는 경우에 대하여 설명한다. 즉, 예를 들어 절연막 IF4는 산화실리콘막을 포함한다. 절연막 IF4의 막 두께는, 예를 들어 9㎚이며, 제어 게이트 전극 CG의 측면과 절연막 IF6의 표면과 ONO막 ON의 상면은 절연막 IF4에 의하여 덮인다.
다음으로, 도 19에 도시한 바와 같이, 절연막 IF4를 건식 에칭법 등에 의하여 에치 백함으로써, ONO막 ON의 상면 및 절연막 IF6의 상면을 노출시킨다. 이것에 의하여, 절연막 IF4를 포함하는 오프셋 스페이서 OF2를 형성한다. 오프셋 스페이서 OF2는, 제어 게이트 전극 CG의 측면을 보호하는 막으로서, 제어 게이트 전극 CG의 측면에 사이드 월 형상으로 남는다. 즉, 오프셋 스페이서 OF2는, 제어 게이트 전극 CG의 측면과, 제어 게이트 전극 CG와 인접하는 영역의 ONO막 ON의 상면을 덮고 있다.
다음으로, 도 20에 도시한 바와 같이, 예를 들어 건식 에칭을 행함으로써 산화실리콘막 OX3 및 질화실리콘막 N1을 제거하고, 이것에 의하여 산화실리콘막 OX1의 상면을 노출시킨다. 여기서는, 오프셋 스페이서 OF2 및 절연막 IF6을 마스크로서 사용하여 건식 에칭을 행하고, 이것에 의하여, 오프셋 스페이서 OF2 및 제어 게이트 전극 CG로부터 노출되어 있는 영역의 산화실리콘막 OX3 및 질화실리콘막 N1을 제거한다. 따라서 오프셋 스페이서 OF2 바로 아래의 영역으로부터 제어 게이트 전극 CG 바로 아래의 영역에 걸쳐 연속하여 가로 방향으로 연장되는 산화실리콘막 OX3 및 질화실리콘막 N1이 남는다. 이 에칭 공정에서는, 제어 게이트 전극 CG의 상면의 보호 마스크로서 사용된 절연막 IF6이 제거되어 제어 게이트 전극 CG의 상면이 노출된다. 이때, 메모리 셀 영역 MR의 반도체 기판 SB의 상면과, 코어 영역 CR 및 I/O 영역 HV의 폴리실리콘막 SL1의 표면은, 산화실리콘막 OX1에 의하여 덮여 있다.
다음으로, 도 21에 도시한 바와 같이, 세정 공정을 행함으로써 산화실리콘막 OX1을 제거한다. 이것에 의하여, 메모리 셀 영역 MR의 반도체 기판 SB의 상면과, 코어 영역 CR 및 I/O 영역 HV의 폴리실리콘막 SL1의 표면이 노출된다. 계속해서, 포토리소그래피 기술 및 에칭법을 이용하여 코어 영역 CR 및 I/O 영역 HV의 폴리실리콘막 SL1, 절연막 IF1 및 IF2를 가공한다. 이것에 의하여, 코어 영역 CR에서는, 반도체 기판 SB의 상면 상에, 절연막 IF2를 포함하는 게이트 절연막 GI1을 개재하여, 폴리실리콘막 SL1을 포함하는 게이트 전극 G1이 형성된다. 또한 I/O 영역 HV에서는, 반도체 기판 SB의 상면 상에, 절연막 IF1을 포함하는 게이트 절연막 GI3을 개재하여, 폴리실리콘막 SL1을 포함하는 게이트 전극 G3이 형성된다.
계속해서, 게이트 전극 G1, G3의 각각의 측면을 덮는 오프셋 스페이서 OF1, OF3을 형성한다. 오프셋 스페이서 OF1, OF3은, 예를 들어 산화실리콘막을 포함한다. 오프셋 스페이서 OF1, OF3을 형성할 때는, 게이트 전극 G1, G3의 각각의 상면 및 측면을 덮는 절연막을, 예를 들어 CVD법으로 형성한 후 당해 절연막을 에치 백하고, 이것에 의하여, 게이트 전극 G1, G3의 각각의 측면에 남은 당해 절연막을 포함하는 오프셋 스페이서 OF1, OF3을 형성한다. 여기서는, 오프셋 스페이서 OF1, OF3의 형성 공정에서 메모리 셀 영역 MR의 제어 게이트 전극 CG 옆에 형성된 절연막을 제거한다.
계속해서, 메모리 셀 영역 MR, 코어 영역 CR 및 I/O 영역 HV의 각각의 반도체 기판 SB에 n형 불순물(예를 들어 As(비소) 또는 P(인))을 타입한다. 이때, 게이트 전극 G1, G2, 제어 게이트 전극 CG 및 오프셋 스페이서 OF2의 각각과, 게이트 전극 G1, G3의 각각의 측면의 오프셋 스페이서(도시 생략)는 주입 저지 마스크로서 사용된다. 이것에 의하여, 메모리 셀 영역 MR의 반도체 기판 SB의 상면에 1쌍의 익스텐션 영역 E2를 형성하고, 코어 영역 CR의 반도체 기판 SB의 상면에 1쌍의 익스텐션 영역 E1을 형성하고, I/O 영역 HV의 반도체 기판 SB의 상면에 1쌍의 익스텐션 영역 E3을 형성한다.
다음으로, 도 22에 도시한 바와 같이, 도 13을 이용하여 설명한 공정과 마찬가지의 공정을 행함으로써, 사이드 월 SW와 확산 영역 D1 내지 D3을 형성한다. 즉, 제어 게이트 전극 CG의 측면을 오프셋 스페이서 OF2를 개재하여 덮는 사이드 월 SW와, 게이트 전극 G1, G2의 각각의 측면을 오프셋 스페이서(도시 생략)를 개재하여 덮는 사이드 월 SW를 형성한다. 또한 메모리 셀 영역 MR의 반도체 기판 SB의 상면에 1쌍의 확산 영역 D2를 형성하고, 코어 영역 CR의 반도체 기판 SB의 상면에 1쌍의 확산 영역 D1을 형성하고, I/O 영역 HV의 반도체 기판 SB의 상면에 1쌍의 확산 영역 D3을 형성한다.
이것에 의하여, 메모리 셀 영역 MR에는, 익스텐션 영역 E2 및 확산 영역 D2를 포함하는 소스·드레인 영역과 제어 게이트 전극 CG를 구비한 MONOS 메모리 MC가 형성된다. 또한 코어 영역 CR에는, 익스텐션 영역 E1 및 확산 영역 D1을 포함하는 소스·드레인 영역과 게이트 전극 G1을 구비한 저내압 트랜지스터 Q1이 형성된다. 또한 I/O 영역 HV에는, 익스텐션 영역 E3 및 확산 영역 D3을 포함하는 소스·드레인 영역과 게이트 전극 G3을 구비한 고내압 트랜지스터 Q3이 형성된다.
다음으로, 도 23에 도시한 바와 같이, 도 14를 이용하여 설명한 공정과 마찬가지의 공정을 행함으로써 본 실시 형태의 반도체 장치를 형성한다. 즉, 실리사이드층 S1, 층간 절연막 IL, 플러그 PG, 층간 절연막 IL1 및 배선 M1을 형성한다.
본 실시 형태와 같이, 메모리 셀 영역 MR의 제어 게이트 전극 CG와, 코어 영역 CR 및 I/O 영역 HV의 게이트 전극 G1, G2를 제각각의 실리콘막으로부터 형성한 경우에도, ONO막 ON의 가공 공정(도 20 및 도 21 참조) 전에,, 제어 게이트 전극 CG의 측면을 덮는 오프셋 스페이서 OF2를 형성함으로써, 반도체 장치의 신뢰성을 향상시킬 수 있다.
즉, 도 17 내지 도 21을 이용하여 설명한 바와 같이, 제어 게이트 전극 CG의 형성 후, ONO막 ON을 가공하기 전에 오프셋 스페이서 OF2를 제어 게이트 전극 CG의 측면에 형성하고, 그 후 오프셋 스페이서 OF2를 마스크로 하여 에칭을 행하여 ONO막 ON을 가공하고 있다. 이 때문에, ONO막 ON의 가로 방향(게이트 길이 방향)의 양측의 단부는 제어 게이트 전극 CG의 측면보다도 외측으로 돌출되어 있다. 따라서 제어 게이트 전극 CG의 저면의 코너부와 반도체 기판 SB의 상면 사이에는 ONO막 ON이 개재되어 있으며, 이것에 의하여, 전계가 집중되기 쉬운 개소인 제어 게이트 전극 CG의 당해 코너부 근방에서도 절연 파괴 및 단락이 일어나는 것을 방지할 수 있다.
<변형예>
이하에, 본 실시 형태 2의 변형예의 반도체 장치의 제조 방법에 대하여 도 24 내지 도 33을 이용하여 설명한다. 도 24 내지 도 33은, 본 실시 형태의 반도체 장치의 제조 공정을 설명하는 단면도이다. 도 24 내지 도 33에서는, 도면의 좌측부터 순서대로 메모리 셀 영역 MR, 코어 영역(로직 회로 영역, 저내압 트랜지스터 영역) CR 및 I/O 영역(고내압 트랜지스터 영역) HV를 도시하고 있다.
여기서는, 메모리 셀 영역의 제어 게이트 전극과 주변 회로의 게이트 전극을 제각각의 실리콘막으로부터 형성하는 경우이며, 메모리 셀의 전하 축적막(전하 축적부, 전하 유지부, 전하 유지막)을 질화실리콘막이 아니라 high-k막(고유전율막)에 의하여 구성하는 것에 대하여 설명한다. 본 변형예는, 도 15 내지 도 23을 이용하여 설명한 공정과 달리, 전하 축적막과, 제어 게이트 전극을 구성하는 실리콘막을, 주변 회로 영역의 게이트 전극을 구성하는 실리콘막보다 먼저 형성하는 것이다. 본원에서 말하는 high-k막은, 예를 들어 질화실리콘보다도 유전율이 높은 재료를 포함하는 막이다.
본 변형예의 반도체 장치의 제조 공정에서는, 먼저, 도 24에 도시한 바와 같이, 반도체 기판 SB를 준비하고, 반도체 기판 SB의 상면의 분리 홈에 매립된 소자 분리 영역(도시 생략)을 형성한다. 계속해서, 메모리 셀 영역 MR의 반도체 기판 SB의 상면에, 예를 들어 이온 주입법을 이용하여 p형 불순물(예를 들어 B(붕소))을 타입함으로써 웰 W2 및 채널 영역(도시 생략)을 각각 형성한다.
계속해서, 반도체 기판 SB의 상면의 전체면 상에 절연막 OH 및 폴리실리콘막 SL1을 순서대로 형성한다. 절연막 OH는, 산화실리콘막 OX1, high-k막 HK 및 산화알루미늄막 OA를 순서대로 적층한 적층 구조를 갖고 있으며, 산화실리콘막 OX1은, 예를 들어 열산화법에 의하여 형성되고, high-k막 HK 및 산화알루미늄막 OA는, 예를 들어 CVD법 또는 스퍼터링법에 의하여 형성된다. high-k막 HK는, 예를 들어 Hf(하프늄)을 포함하는 막이다. high-k막 HK의 재료로서는, 예를 들어 HfO(산화하프늄)을 사용할 수 있다.
여기서 형성하는 폴리실리콘막 SL1의 막 두께는 적어도, 도 26을 이용하여 후술하는 공정에서 코어 영역 CR 및 I/O 영역 HV에 형성하는 폴리실리콘막 SL2와 동등한 제1 막 두께를 갖고, 최대로, 폴리실리콘막 SL2의 두께와, 고내압 트랜지스터의 게이트 절연막용으로 형성하는 절연막 IF1(도 26 참조)의 두께의 합의 두께와 동등한 제2 막 두께를 갖는다. 즉, 여기서 형성하는 폴리실리콘막 SL1의 막 두께는 제1 막 두께 이상 제2 막 두께 이하의 막 두께이면 된다.
여기서, 폴리실리콘막 SL1을 폴리실리콘막 SL2의 두께(제1 막 두께)보다 큰 제2 막 두께로 형성하는 이유는, 도 26을 이용하여 후술하는 절연막 IF1의 형성 공정에 있어서, 산화 처리에 의하여 폴리실리콘막 SL1의 상면에 절연막 IF1이 형성되는 만큼, 폴리실리콘막 SL1이 박막화되는 것에 의한 영향을 억제하는 것에 있다. 즉, 폴리실리콘막 SL1의 막 두께를 비교적 크게 함으로써, 절연막 IF1의 형성에 의하여 박막화된 폴리실리콘막 SL1과 절연막 IF1 상에 성막하는 폴리실리콘막 SL2의 막 두께를 맞출 수 있다.
다음으로, 도 25에 도시한 바와 같이, 포토리소그래피 기술 및 에칭법을 이용하여 코어 영역 CR 및 I/O 영역 HV의 폴리실리콘막 SL1 및 절연막 OH를 제거함으로써 반도체 기판 SB의 상면을 노출시킨다.
다음으로, 도 26에 도시한 바와 같이, 포토리소그래피 기술 및 이온 주입법을 이용하여 코어 영역 CR 및 I/O 영역 HV의 각각의 반도체 기판 SB의 상면에 p형 불순물(예를 들어 B(붕소))을 타입한다. 이것에 의하여, 코어 영역 CR 및 I/O 영역 HV의 각각의 반도체 기판 SB의 상면에 웰 W1, W3을 각각 형성한다. 그 후, 도시는 생략하지만, 포토리소그래피 기술 및 이온 주입법을 이용하여 코어 영역 CR 및 I/O 영역 HV의 각각의 반도체 기판 SB의 상면에 p형 불순물(예를 들어 B(붕소))을 타입함으로써 채널 영역을 형성한다.
계속해서, 반도체 기판 SB의 상면 및 폴리실리콘막 SL1의 표면에, 산화법 등을 이용하여 절연막 IF1을 형성한 후, 포토리소그래피 기술 및 에칭법을 이용하여 코어 영역 CR의 절연막 IF1을 제거한다. 그 후, 예를 들어 열산화법을 이용하여 코어 영역 CR의 반도체 기판 SB의 상면 상에, 절연막 IF1보다도 막 두께가 작은 절연막 IF2를 형성한다. 그 후, 반도체 기판 SB의 상면의 전체면 상에, 예를 들어 CVD법에 의하여 폴리실리콘막 SL2를 형성한다.
다음으로, 도 27에 도시한 바와 같이, 포토리소그래피 기술 및 에칭법을 이용하여 코어 영역 CR 및 I/O 영역 HV의 폴리실리콘막 SL2를 가공한다. 즉, 코어 영역 CR 및 I/O 영역 HV의 폴리실리콘막 SL2 상에 레지스트 패턴인 포토레지스트막 PR2를 형성한 후, 포토레지스트막 PR2를 마스크로서 사용하여 에칭을 행한다. 이것에 의하여, 코어 영역 CR에서는, 반도체 기판 SB의 상면 상에 절연막 IF2를 개재하여, 폴리실리콘막 SL2를 포함하는 게이트 전극 G1이 형성된다. 또한 I/O 영역 HV에서는, 반도체 기판 SB의 상면 상에 절연막 IF1을 개재하여, 폴리실리콘막 SL2를 포함하는 게이트 전극 G3이 형성된다. 여기서는, 절연막 IF1, IF2를 가공하지 않는다. 또한 메모리 셀 영역 MR에서는 폴리실리콘막 SL1의 상면이 노출된다.
다음으로, 도 28에 도시한 바와 같이, 포토레지스트막 PR2를 제거한 후, 포토리소그래피 기술 및 에칭법을 이용하여 폴리실리콘막 SL1을 가공하고, 이것에 의하여 메모리 셀 영역 MR의 절연막 OH의 상면의 일부를 노출시킨다. 여기서는, 메모리 셀 영역 MR에 있어서 폴리실리콘막 SL1을 패터닝함으로써, 폴리실리콘막 SL1을 포함하는 제어 게이트 전극 CG를 형성한다. 제어 게이트 전극 CG의 게이트 길이 방향에 있어서 제어 게이트 전극 CG와 인접하는 영역에서는, 반도체 기판 SB의 상면이 절연막 OH에 덮여 있다. 즉, 이 에칭 공정에서는 절연막 OH를 가공하지 않는다.
다음으로, 도 29에 도시한 바와 같이, 예를 들어 CVD법을 이용하여 반도체 기판 SB의 상면의 전체면 상에 절연막 IF4를 형성한다. 절연막 IF4는, 상기 실시 형태 1에서 설명한 절연막 IF4(도 5 참조)와 같이 적층 구조를 갖고 있어도 되지만, 여기서는 절연막 IF4가 하나의 막만을 포함하는 경우에 대하여 설명한다. 즉, 예를 들어 절연막 IF4는 산화실리콘막을 포함한다. 절연막 IF4의 막 두께는, 예를 들어 9㎚이며, 제어 게이트 전극 CG, 게이트 전극 G1 및 G2의 각각의 상면 및 측면과 절연막 IF1, IF2 및 OH의 각각의 상면은 절연막 IF4에 의하여 덮인다.
다음으로, 도 30에 도시한 바와 같이, 절연막 IF4를 건식 에칭법 등에 의하여 에치 백함으로써 제어 게이트 전극 CG, 게이트 전극 G1, G2, 절연막 IF1, IF2 및 OH의 각각의 상면을 노출시킴으로써, 절연막 IF4를 포함하는 오프셋 스페이서 OF1, OF2 및 OF3을 형성한다. 오프셋 스페이서 OF2는, 제어 게이트 전극 CG의 측면을 보호하는 막으로서 제어 게이트 전극 CG의 측면에 사이드 월 형상으로 남는다. 마찬가지로, 게이트 전극 G1, G2의 측면에는 사이드 월 형상의 오프셋 스페이서 OF1, OF3이 각각 형성된다. 오프셋 스페이서 OF2는, 제어 게이트 전극 CG의 측면과, 제어 게이트 전극 CG와 인접하는 영역의 절연막 OH의 상면을 덮고 있다.
다음으로, 도 31에 도시한 바와 같이, 코어 영역 CR 및 I/O 영역 HV를 덮고 메모리 셀 영역 MR을 노출시키는 포토레지스트막 PR3을 형성한다. 계속해서, 포토레지스트막 PR3을 마스크로서 사용하여 건식 에칭을 행함으로써 산화알루미늄막 OA 및 high-k막 HK를 제거하고, 이것에 의하여 산화실리콘막 OX1의 상면을 노출시킨다. 여기서는, 오프셋 스페이서 OF2를 마스크로서 사용하여 건식 에칭을 행하고, 이것에 의하여, 오프셋 스페이서 OF2 및 제어 게이트 전극 CG로부터 노출되어 있는 영역의 산화알루미늄막 OA 및 high-k막 HK를 제거한다. 따라서 오프셋 스페이서 OF2 바로 아래의 영역으로부터 제어 게이트 전극 CG 바로 아래의 영역에 걸쳐 연속하여 가로 방향으로 연장되는 산화알루미늄막 OA 및 high-k막 HK가 남는다. 이 에칭 공정 직후에 있어서, 메모리 셀 영역 MR의 반도체 기판 SB의 상면은 산화실리콘막 OX1에 의하여 덮여 있다.
다음으로, 도 32에 도시한 바와 같이, 포토레지스트막 PR3을 제거한 후, 세정 공정 또는 에칭을 행함으로써, 노출되어 있는 산화실리콘막 OX1, 절연막 IF1 및 IF3을 제거한다. 이것에 의하여, 메모리 셀 영역 MR, 코어 영역 CR 및 I/O 영역 HV의 반도체 기판 SB의 상면이 노출된다. 즉, 여기서는, 코어 영역 CR에 있어서, 오프셋 스페이서 OF1 및 게이트 전극 G1로부터 노출되는 절연막 IF1이 제거됨으로써, 절연막 IF1을 포함하는 게이트 절연막 GI1이 형성된다. 마찬가지로, I/O 영역 HV에 있어서, 오프셋 스페이서 OF3 및 게이트 전극 G3으로부터 노출되는 절연막 IF3이 제거됨으로써, 절연막 IF3을 포함하는 게이트 절연막 GI3이 형성된다.
계속해서, 메모리 셀 영역 MR, 코어 영역 CR 및 I/O 영역 HV의 각각의 반도체 기판 SB에 n형 불순물(예를 들어 As(비소) 또는 P(인))을 타입한다. 이때, 오프셋 스페이서 OF1 내지 OF3은 주입 저지 마스크로서 사용된다. 이것에 의하여, 메모리 셀 영역 MR의 반도체 기판 SB의 상면에 1쌍의 익스텐션 영역 E2를 형성하고, 코어 영역 CR의 반도체 기판 SB의 상면에 1쌍의 익스텐션 영역 E1을 형성하고, I/O 영역 HV의 반도체 기판 SB의 상면에 1쌍의 익스텐션 영역 E3을 형성한다.
계속해서, 도 22를 이용하여 설명한 공정과 마찬가지의 공정을 행함으로써 사이드 월 SW와 확산 영역 D1 내지 D3을 형성한다. 이것에 의하여 사이드 월 SW와 확산 영역 D1 내지 D3을 형성한다. 이것에 의하여 메모리 셀 영역 MR에는, 익스텐션 영역 E2 및 확산 영역 D2를 포함하는 소스·드레인 영역과 제어 게이트 전극 CG를 구비한 메모리 셀 MCA가 형성된다. 또한 코어 영역 CR에는, 익스텐션 영역 E1 및 확산 영역 D1을 포함하는 소스·드레인 영역과 게이트 전극 G1을 구비한 저내압 트랜지스터 Q1이 형성된다. 또한 I/O 영역 HV에는, 익스텐션 영역 E3 및 확산 영역 D3을 포함하는 소스·드레인 영역과 게이트 전극 G3을 구비한 고내압 트랜지스터 Q3이 형성된다.
다음으로, 도 33에 도시한 바와 같이, 도 14를 이용하여 설명한 공정과 마찬가지의 공정을 행함으로써 본 실시 형태의 반도체 장치를 형성한다. 즉, 실리사이드층 S1, 층간 절연막 IL, 플러그 PG, 층간 절연막 IL1 및 배선 M1을 형성한다.
이와 같이, 전하 축적막으로서 high-k막 HK를 갖는 메모리 셀을 형성해도 된다.
본 실시 형태에서는, 메모리 셀 영역 MR의 제어 게이트 전극 CG와, 코어 영역 CR 및 I/O 영역 HV의 게이트 전극 G1, G2를 제각각의 실리콘막으로부터 형성하고 있고, 또한 메모리 셀 MCA의 전하 축적막(전하 축적부, 전하 유지부, 전하 유지막)을 high-k막 HK에 의하여 형성하고 있다. high-k막 HK는 ONO막 중의 질화실리콘막과 달리 성막 시에 높은 열이 발생하는 막이다. 이 열에 의하여 코어 영역 CR 및 I/O 영역 HV의 채널 영역 및 웰 등의 주변 회로 영역에 도입된 불순물이 움직이는 것을 방지하기 위하여, 본 변형예에서는, 주변 회로 영역의 게이트 전극용의 폴리실리콘막 SL2, 웰 W1, W3 및 채널 영역 등을 형성하기 전에, 도 25에 도시하는 high-k막 HK 및 폴리실리콘막 SL1을 형성하고 있다.
이와 같은 경우에도, 절연막 OH의 가공 공정(도 31 및 도 32 참조) 전에 제어 게이트 전극 CG의 측면을 덮는 오프셋 스페이서 OF2를 형성함으로써, 반도체 장치의 신뢰성을 향상시킬 수 있다.
즉, 도 28 내지 도 32를 이용하여 설명한 바와 같이, 제어 게이트 전극 CG의 형성 후, 절연막 OH를 가공하기 전에 오프셋 스페이서 OF2를 제어 게이트 전극 CG의 측면에 형성하고, 그 후, 오프셋 스페이서 OF2를 마스크로 하여 에칭을 행하여 절연막 OH를 가공하고 있다. 이 때문에, 절연막 OH의 가로 방향(게이트 길이 방향)의 양측의 단부는 제어 게이트 전극 CG의 측면보다도 외측으로 돌출되어 있다. 따라서 제어 게이트 전극 CG의 저면의 코너부와 반도체 기판 SB의 상면 사이에는 절연막 OH가 개재되어 있으며, 이것에 의하여, 전계가 집중되기 쉬운 개소인 제어 게이트 전극 CG의 당해 코너부 근방에서도 절연 파괴 및 단락이 일어나는 것을 방지할 수 있다.
(실시 형태 3)
<반도체 장치의 구조 설명>
이하에, 본 실시 형태 3의 반도체 장치의 제조 방법에 대하여 도 34 내지 도 36을 이용하여 설명한다. 도 34는, 본 실시 형태의 반도체 장치를 도시하는 단면도이다. 도 34에서는, 도면의 좌측부터 순서대로 코어 영역(로직 회로 영역, 저내압 트랜지스터 영역) CR, 선택 트랜지스터 영역 SWR, MONOS 메모리 영역 MOR 및 I/O 영역(고내압 트랜지스터 영역) HV를 도시하고 있다. 선택 트랜지스터 영역 SWR 및 MONOS 메모리 영역 MOR은 메모리 셀 영역 MR을 구성하고 있다. 도 35는, 본 실시 형태의 반도체 장치가 탑재된 반도체 칩을 모식적으로 도시하는 평면도이다. 도 36은, 본 실시 형태의 반도체 장치를 도시하는 확대 단면도이다.
본 실시 형태의 반도체 장치는, 상기 실시 형태 1과 달리, MONOS 메모리와 소스·드레인 영역의 일부를 공유하는 선택 트랜지스터가 형성되어 있는 것이다. 또한 상기 실시 형태 1과 마찬가지로 반도체 기판 상의 일부에는, BOX막을 개재하여 반도체층(SOI층)이 형성되어 있다.
도 35에, 본 실시 형태의 저내압 트랜지스터 Q1, 선택 트랜지스터 SQ, MONOS 메모리 MC 및 고내압 트랜지스터 Q3을 도시한다. MONOS 메모리 MC, 저내압 트랜지스터 Q1 및 고내압 트랜지스터 Q3의 구조는 상기 실시 형태 1의 MONOS 메모리 MC, 저내압 트랜지스터 Q1 및 고내압 트랜지스터 Q3의 구조와 마찬가지이다.
MONOS 메모리 MC 및 선택 트랜지스터 SQ는 각각의 소스 영역 또는 드레인 영역 중 어느 한쪽을 공유하고 있다. 즉, MONOS 메모리 MC의 소스 영역 또는 드레인 영역 중 어느 한쪽은 선택 트랜지스터 SQ의 소스 영역 또는 드레인 영역 중 어느 한쪽에 전기적으로 접속되어 있다. 달리 말하면, MONOS 메모리 MC 및 선택 트랜지스터 SQ는 서로 직렬로 접속되어 있다. 예를 들어 MONOS 메모리 MC의 소스 영역은 선택 트랜지스터 SQ의 드레인 영역으로서 기능한다. 또한 여기서는, 선택 트랜지스터 SQ 및 MONOS 메모리 MC의 각각의 소스·드레인 영역은 익스텐션 영역 EX와 확산 영역 DR에 의하여 구성되어 있다.
코어 영역 CR에서는, 반도체 기판 SB의 상면 상에 BOX막 BX를 개재하여 반도체층 SL이 형성되어 있고, 반도체층 SL 상에는, 게이트 절연막 GI1을 개재하여 게이트 전극 G1이 형성되어 있다. 게이트 전극 G1의 측면 및 게이트 절연막 GI1의 상면의 일부는 오프셋 스페이서 OF1에 의하여 덮여 있고, 게이트 전극 G1의 측면에는, 오프셋 스페이서 OF1을 개재하여 사이드 월 SW가 형성되어 있다. 또한 게이트 전극 G1의 게이트 길이 방향에 있어서, 게이트 절연막 GI1, 게이트 전극 G1, 오프셋 스페이서 OF1 및 사이드 월 SW를 포함하는 패턴 옆의 반도체층 SL 상에는, 반도체층 SL의 상면으로부터 상방으로 기립한 에피택셜층(반도체층) EP가 형성되어 있다.
에피택셜층 EP 내 및 에피택셜층 EP 바로 아래의 반도체층 SL 내에는, 에피택셜층 EP의 상면으로부터 반도체층 SL의 하면에 걸쳐 n형 반도체 영역인 확산 영역 D1이 형성되어 있다. 또한 반도체층 SL 내에 있어서, 확산 영역 D1과, 게이트 전극 G1 바로 아래의 반도체층 SL(채널 영역) 사이에는, n형 반도체 영역인 익스텐션 영역 E1이 형성되어 있다. 즉, 게이트 전극 G1 옆의 영역의 반도체층 SL 내 및 에피택셜층 EP 내에는 1쌍의 익스텐션 영역 E1과 1쌍의 확산 영역 D1이 형성되어 있으며, 익스텐션 영역 E1과 확산 영역 D1은 서로 접해 있다.
익스텐션 영역 E1 및 확산 영역 D1은 소스·드레인 영역을 구성하고 있으며, 익스텐션 영역 E1의 불순물 농도는 확산 영역 D1의 불순물 농도보다 낮다. 즉, 당해 소스·드레인 영역은 LDD(Lightly Doped Drain) 구조를 갖고 있다. 저내압 트랜지스터 Q1은 당해 소스·드레인 영역과 게이트 전극 G1에 의하여 구성되어 있다. 이와 같이 저내압 트랜지스터 Q1은 채널 영역을 BOX막 BX 상의 반도체층 SL 내에 갖고 있다. 즉, 저내압 트랜지스터 Q1은 SOI 기판 상에 형성되어 있다.
선택 트랜지스터 영역 SWR에서는, 반도체 기판 SB 상에 게이트 절연막 GI4를 개재하여 게이트 전극 G4가 형성되어 있다. 게이트 전극 G4의 측면 및 게이트 절연막 GI4의 상면의 일부는 오프셋 스페이서 OF4에 의하여 덮여 있으며, 게이트 전극 G4의 측면에는, 오프셋 스페이서 OF4를 개재하여 사이드 월 SW가 형성되어 있다.
게이트 전극 G4 옆의 반도체 기판 SB의 상면에는, n형 반도체 영역인 1쌍의 확산 영역 DR이 형성되어 있다. 또한 확산 영역 DR과 게이트 전극 G4 바로 아래의 반도체 기판 SB의 상면(채널 영역) 사이에는 n형 반도체 영역인 익스텐션 영역 EX가 형성되어 있다. 즉, 게이트 전극 G4 옆의 영역의 반도체 기판 SB의 상면에는 1쌍의 익스텐션 영역 EX와 1쌍의 확산 영역 DR이 형성되어 있으며, 익스텐션 영역 EX와 확산 영역 DR은 서로 접해 있다.
익스텐션 영역 EX 및 확산 영역 DR은 소스·드레인 영역을 구성하고 있으며, 익스텐션 영역 EX의 불순물 농도는 확산 영역 DR의 불순물 농도보다 낮다. 선택 트랜지스터 SQ는 당해 소스·드레인 영역과 게이트 전극 G4에 의하여 구성되어 있다. 이와 같이 선택 트랜지스터 SQ는, SOI 구조를 갖지 않는 벌크 기판 상에 형성되어 있다.
MONOS 메모리 영역 MOR에서는, 반도체 기판 SB 상에 ONO막 ON을 개재하여 제어 게이트 전극 CG가 형성되어 있다. 제어 게이트 전극 CG의 측면 및 ONO막 ON의 상면의 일부는 오프셋 스페이서 OF2에 의하여 덮여 있으며, 제어 게이트 전극 CG의 측면에는, 오프셋 스페이서 OF2를 개재하여 사이드 월 SW가 형성되어 있다. ONO막 ON은, 반도체 기판 SB의 상면 상에 산화실리콘막 OX1, 질화실리콘막 N1 및 산화실리콘막 OX3을 순서대로 적층한 적층 구조를 갖고 있다. ONO막 ON의 측면은 오프셋 스페이서 OF2로부터 노출되어 있다. 또한 제어 게이트 전극 CG의 게이트 길이 방향에 있어서, ONO막 ON의 단부는 오프셋 스페이서 OF2의 단부보다도 제어 게이트 전극 CG측으로 후퇴해 있는 것이 생각된다.
제어 게이트 전극 CG 옆의 반도체 기판 SB의 상면에는 n형 반도체 영역인 1쌍의 확산 영역 DR이 형성되어 있다. 또한 확산 영역 DR과 제어 게이트 전극 CG 바로 아래의 반도체 기판 SB의 상면(채널 영역) 사이에는 n형 반도체 영역인 익스텐션 영역 EX가 형성되어 있다. 즉, 제어 게이트 전극 CG 옆의 영역의 반도체 기판 SB의 상면에는 1쌍의 익스텐션 영역 EX와 1쌍의 확산 영역 DR이 형성되어 있으며, 익스텐션 영역 EX와 확산 영역 DR은 서로 접해 있다.
익스텐션 영역 EX 및 확산 영역 DR은 소스·드레인 영역을 구성하고 있으며, 익스텐션 영역 EX의 불순물 농도는 확산 영역 DR의 불순물 농도보다 낮다. MONOS 메모리 MC는 당해 소스·드레인 영역과 제어 게이트 전극 CG에 의하여 구성되어 있다. 이와 같이, MONOS 메모리 MC는 SOI 구조를 갖지 않는 벌크 기판 상에 형성되어 있다. MONOS 메모리 MC는, 당해 소스·드레인 영역과 제어 게이트 전극 CG을 포함하는 MISFET를 포함하며, ONO막 ON은 당해 MISFET의 게이트 절연막으로서 기능한다.
선택 트랜지스터 SQ 및 MONOS 메모리 MC는 하나의 메모리 셀을 구성하고 있으며, 메모리 셀 영역 MR에는, 이와 같은 선택 트랜지스터 SQ 및 MONOS 메모리 MC를 갖는 메모리 셀이 어레이 형상으로 배치되어 있다. 선택 트랜지스터 SQ는, 예를 들어 MONOS 메모리 MC의 정보를 판독할 때 당해 MONOS 메모리 MC를 선택하기 위하여 사용된다.
I/O 영역 HV에서는, 반도체 기판 SB 상에 게이트 절연막 GI3을 개재하여 게이트 전극 G3이 형성되어 있다. 게이트 전극 G3의 측면 및 게이트 절연막 GI3의 상면의 일부는 오프셋 스페이서 OF3에 의하여 덮여 있으며, 게이트 전극 G3의 측면에는, 오프셋 스페이서 OF3을 개재하여 사이드 월 SW가 형성되어 있다. 게이트 절연막 GI3의 막 두께는 게이트 절연막 GI1의 막 두께보다도 크다. 또한 게이트 길이 방향에 있어서의 게이트 전극 G3의 폭은 게이트 길이 방향에 있어서의 게이트 전극 G1의 폭보다도 크다.
게이트 전극 G3 옆의 반도체 기판 SB의 상면에는 n형 반도체 영역인 1쌍의 확산 영역 D3이 형성되어 있다. 또한 확산 영역 D3과 게이트 전극 G3 바로 아래의 반도체 기판 SB의 상면(채널 영역) 사이에는 n형 반도체 영역인 익스텐션 영역 E3이 형성되어 있다. 즉, 게이트 전극 G3 옆의 영역의 반도체 기판 SB의 상면에는 1쌍의 익스텐션 영역 E3과 1쌍의 확산 영역 D3이 형성되어 있으며, 익스텐션 영역 E3과 확산 영역 D3은 서로 접해 있다.
익스텐션 영역 E3 및 확산 영역 D3은 소스·드레인 영역을 구성하고 있으며, 익스텐션 영역 E3의 불순물 농도는 확산 영역 D3의 불순물 농도보다 낮다. 고내압 트랜지스터 Q3은 당해 소스·드레인 영역과 게이트 전극 G3에 의하여 구성되어 있다. 이와 같이, 고내압 트랜지스터 Q3은, SOI 구조를 갖지 않는 벌크 기판 상에 형성되어 있다.
게이트 절연막 GI1, GI3 및 GI4는, 예를 들어 산화실리콘막을 포함한다. 게이트 전극 G1, G3, G4 및 제어 게이트 전극 CG는, 예를 들어 폴리실리콘막을 포함한다. 사이드 월 SW는 질화실리콘막 혹은 산화실리콘막, 또는 그들을 순서대로 적층한 적층막을 포함한다. 오프셋 스페이서 OF1 내지 OF4는, 예를 들어 질화실리콘막 및 산화실리콘막을 순서대로 적층한 적층막을 포함하고, 또는 산화실리콘막 혹은 질화실리콘막만을 포함한다. BOX막 BX는 산화실리콘막을 포함하고, 반도체층 SL은 Si(실리콘)을 포함한다. 반도체층 SL의 막 두께는, 예를 들어 12㎚이다.
게이트 전극 G1, G3, G4, 제어 게이트 전극 CG의 상면 및 확산 영역 D1, DR 또는 D3의 각각의 표면에 실리사이드층 S1이 형성되어 있다. 실리사이드층 S1은, 예를 들어 CoSi(코발트실리사이드) 또는 NiSi(니켈실리사이드) 등을 포함한다. 반도체 기판 SB 상 및 반도체층 SL 상에는, 저내압 트랜지스터 Q1, 선택 트랜지스터 SQ, MONOS 메모리 MC 및 고내압 트랜지스터 Q3을 덮도록, 예를 들어 주로 산화실리콘막을 포함하는 층간 절연막 IL이 형성되어 있다.
층간 절연막 IL을 관통하는 복수의 콘택트 홀 내의 각각에는, 예를 들어 주로 W(텅스텐)를 포함하는 플러그 PG가 매립되어 있다. 각 플러그 PG의 상면과 층간 절연막 IL의 상면은, 대략 동일한 면에 있어서 평탄화되어 있다. 층간 절연막 IL 상 및 플러그 PG 상에는, 예를 들어 주로 Cu(구리)를 포함하는 배선 M1이 형성되어 있으며, 배선 M1은, 플러그 PG 및 실리사이드층 S1을 개재하여, 게이트 전극 G1, G3, G4, 제어 게이트 전극 CG의 상면 및 확산 영역 D1, DR 또는 D3에 전기적으로 접속되어 있다. 단, 제어 게이트 전극 CG와 게이트 전극 G4 사이의 확산 영역 DR 바로 위에는 플러그 PG는 형성되어 있지 않다. 배선 M1은, 층간 절연막 IL 상의 층간 절연막 IL1을 관통하는 배선 홈 내에 매립되어 있다.
도 35에, 반도체 칩 CHP의 모식적인 평면도를 도시한다. 도 35에 도시한 바와 같이, 반도체 칩 CHP의 상면에는 코어 영역 CR, 메모리 셀 영역 MR 및 I/O 영역 HV가, 평면에서 보아 서로 중첩되지 않는 위치에 존재하고 있다.
도 36에, 도 34에 도시하는 선택 트랜지스터 SQ와 MONOS 메모리 MC 사이의 영역의 근방의 단면을 확대하여 도시한다. 여기서는 일부의 실리사이드층, 층간 절연막 및 플러그 등의 도시를 생략하고 있다. 또한 도면을 이해하기 쉽게 하기 위하여 일부의 해칭을 생략하고 있다.
도 36에 도시한 바와 같이, 제어 게이트 전극 CG의 게이트 길이 방향에 있어서, ONO막 ON의 폭은 제어 게이트 전극 CG의 폭보다도 크기 때문에, 당해 게이트 길이 방향에 있어서의 ONO막 ON의 단부는 제어 게이트 전극 CG의 측면으로부터 돌출되어 있다. 달리 말하면, 가로 방향에 있어서, ONO막 ON은 제어 게이트 전극 CG와, 평면에서 보아 중첩되지 않는 위치에서 종단되어 있다. 즉, 평면에서 보아 제어 게이트 전극 CG와 ONO막 ON의 종단부는 서로 이격되어 있다.
마찬가지로, 게이트 전극 G4의 게이트 길이 방향에 있어서, 게이트 절연막 GI4의 폭은 게이트 전극 G4의 폭보다도 크기 때문에, 당해 게이트 길이 방향에 있어서의 게이트 절연막 GI4의 단부는 게이트 전극 G4의 측면으로부터 돌출되어 있다. 달리 말하면, 가로 방향에 있어서, 게이트 절연막 GI4는 게이트 전극 G4와, 평면에서 보아 중첩되지 않는 위치에서 종단되어 있다. 즉, 평면에서 보아 게이트 전극 G4와 게이트 절연막 GI4의 종단부는 서로 이격되어 있다. 마찬가지로, 도 34에 도시하는 게이트 절연막 GI1, GI3의 각각은 게이트 전극 G1, G3의 각각의 측면으로부터 가로 방향으로 돌출되어 있다.
도 36에 도시한 바와 같이, 게이트 길이 방향 있어서의 오프셋 스페이서 OF4의 폭과 오프셋 스페이서 OF2의 폭은 대략 동일하다. 이에 비하여, 게이트 길이 방향에 있어서의 제어 게이트 전극 CG의 종단부로부터 ONO막 ON의 종단부까지의 거리 X1은, 게이트 길이 방향에 있어서의 게이트 전극 G4의 종단부로부터 게이트 절연막 GI4의 종단부까지의 거리 X2 이하의 크기이다. 이는, 반도체 장치의 제조 공정에 있어서, ONO막 ON의 가공 후의 공정에서 질화실리콘막 N1이 산화되고, 이것에 의하여 ONO막 ON 전체의 종단부가 후퇴하기 때문이다.
도 36에 도시하는 구조에서는, 게이트 절연막 GI4의 막 두께는, 예를 들어 8.5㎚이며, ONO막 ON의 막 두께는, 예를 들어 13㎚이다. 즉, 게이트 절연막 GI4의 막 두께는 ONO막 ON의 막 두께보다 작다. 단, 도 34 및 후술하는 제조 공정의 설명에서 이용하는 도면에서는, 게이트 절연막 GI4의 막 두께와 ONO막 ON의 막 두께가 동등한 경우에 대하여 도시한다. 게이트 절연막 GI4의 막 두께가 ONO막 ON의 막 두께보다 작은 경우에는, 도 36에 도시한 바와 같은 구조로 된다. 즉, 선택 트랜지스터 영역 SWR에 있어서, 오프셋 스페이서 OF4와 인접하는 사이드 월 SW 바로 아래의 반도체 기판 SB의 상면이, MONOS 메모리 영역 MOR에 있어서 오프셋 스페이서 OF2와 인접하는 사이드 월 SW 바로 아래의 반도체 기판 SB의 상면, 즉, 제어 게이트 전극 CG 옆의 반도체 기판 SB의 상면에 비하여 하방으로 패어 있다.
달리 말하면, 게이트 절연막 GI4 바로 아래의 반도체 기판 SB의 상면과, 게이트 절연막 GI4와 게이트 길이 방향으로 인접하는 영역의 반도체 기판 SB의 상면과의 고저 차는, ONO막 ON의 바로 아래의 반도체 기판 SB의 상면과, ONO막 ON과 게이트 길이 방향으로 인접하는 영역의 반도체 기판 SB의 상면과의 고저 차보다도 크다. 여기서 말하는 고저 차란, 반도체 기판 SB의 상면에 대하여 수직인 방향(수직 방향, 세로 방향, 높이 방향)에 있어서의 거리이며, 여기서는, 당해 방향에 있어서의, 2개소의 반도체 기판의 상면 위치 사이의 거리를 가리킨다. 즉, 게이트 절연막 GI4 바로 아래의 반도체 기판 SB의 상면과, 게이트 절연막 GI4와 게이트 길이 방향으로 인접하는 영역의 반도체 기판 SB의 상면 사이의 높이 방향의 거리는, ONO막 ON 바로 아래의 반도체 기판 SB의 상면과, ONO막 ON과 게이트 길이 방향으로 인접하는 영역의 반도체 기판 SB의 상면 사이의 높이 방향의 거리보다도 크다.
선택 트랜지스터 영역 SWR에 있어서 오프셋 스페이서 OF4와 인접하는 영역의 반도체 기판 SB의 상면에는, 게이트 절연막 GI4의 막 두께가 ONO막 ON의 막 두께보다 작은 것에 기인하여 오목부가 형성되어 있다. 게이트 절연막 GI4의 막 두께가 ONO막 ON의 막 두께보다 작은 경우에 당해 오목부가 형성되는 이유는, 도 43, 도 44 및 도 46을 이용하여 후술하는 바와 같이, ONO막 ON의 막 두께와 게이트 절연막 GI4를 구성하는 절연막이 동일한 공정에서 가공되는 것에 있다. 여기서 말하는 오목부의 깊이란, 오목부의 저면과, 오목부 옆의 반도체 기판 SB의 상면의 높이 방향에 있어서의 거리를 가리킨다. 당해 오목부의 깊이 Y3은, 예를 들어 4.5㎚이다. 높이 방향에 있어서, 산화실리콘막 OX2의 상면으로부터 질화실리콘막 N1의 하면까지의 거리 Y1은, 게이트 절연막 GI4의 상면 및 오목부의 저면 사이의 거리 Y2와 대략 동일하다. 이와 같은 오목부는, 후술하는 본 실시 형태의 변형예에서도, 메모리 셀 영역의 반도체층의 상면에 형성될 수 있다.
본 실시 형태의 반도체 장치에서는, ONO막 ON의 가로 방향(게이트 길이 방향)의 양측의 단부는 제어 게이트 전극 CG의 측면보다도 외측으로 돌출되어 있다. 이것에 의하여, 제어 게이트 전극 CG의 저면의 코너부와 반도체 기판 SB의 상면 사이에는 ONO막 ON이 개재되어 있으며, 이것에 의하여, 전계가 집중되기 쉬운 개소인 제어 게이트 전극 CG의 당해 코너부 근방에서도, 도 51을 이용하여 설명한 비교예의 반도체 장치에 비하여 절연 파괴 및 단락이 일어나는 것을 방지할 수 있다. 즉, 반도체 장치의 신뢰성을 향상시킬 수 있다.
<반도체 장치의 제조 방법의 설명>
이하에, 본 실시 형태 3의 반도체 장치의 제조 방법에 대하여 도 37 내지 도 49를 이용하여 설명한다. 도 37 내지 도 49는, 본 실시 형태의 반도체 장치의 제조 공정을 설명하는 단면도이다. 도 37 내지 도 49에서는, 도면의 좌측부터 순서대로 코어 영역(로직 회로 영역, 저내압 트랜지스터 영역) CR, 선택 트랜지스터 영역 SWR, MONOS 메모리 영역 MOR 및 I/O 영역(고내압 트랜지스터 영역) HV를 도시하고 있다. 선택 트랜지스터 영역 SWR 및 MONOS 메모리 영역 MOR은 메모리 셀 영역 MR을 구성하고 있다. 여기서는, 저내압 트랜지스터를 SOI 기판 상에 형성하고, 메모리 셀을 구성하는 선택 트랜지스터 및 MONOS 메모리를 벌크 기판 상에 형성하는 경우에 대하여 설명한다.
먼저, 도 37에 도시한 바와 같이, 도 1을 이용하여 설명한 공정과 마찬가지의 공정을 행함으로써, 코어 영역 CR에 BOX막 BX 및 반도체층 SL을 갖는 반도체 기판 SB를 형성하고, 웰 W1 내지 W3 및 절연막 IF1을 형성한다. 여기서는, 선택 트랜지스터 영역 SWR 및 MONOS 메모리 영역 MOR에 있어서, 도 1을 이용하여 설명한 메모리 셀 영역 MR에 대한 공정을 행한다. 즉, 본 실시 형태의 메모리 셀 영역 MR(선택 트랜지스터 영역 SWR 및 MONOS 메모리 영역 MOR)에서는, 반도체 기판 SB의 상면에 웰 W2가 형성되고, 당해 반도체 기판 SB의 상면 상에 절연막 IF1이 형성된다. 계속해서, 선택 트랜지스터 영역 SWR의 반도체 기판 SB의 상면에, 예를 들어 이온 주입법을 이용하여 p형 불순물(예를 들어 B(붕소))을 타입함으로써 채널 영역(도시 생략)을 형성한다. 반도체층 SL의 막 두께는, 예를 들어 12㎚이다.
다음으로, 도 38에 도시한 바와 같이, 포토리소그래피 기술 및 습식 에칭법을 이용하여 MONOS 메모리 영역 MOR의 절연막 IF1을 제거하고, 이것에 의하여 반도체 기판 SB의 상면을 노출시킨다.
다음으로, 도 39에 도시한 바와 같이, 도 2를 이용하여 설명한 ONO막의 형성 공정과 마찬가지의 공정을 행함으로써 반도체 기판 SB의 상면 상에 ONO막 ON을 형성한 후, ONO막 ON을 가공하여 MONOS 메모리 영역 MOR에만 ONO막 ON을 남긴다.
다음으로, 도 40에 도시한 바와 같이, 도 3 및 도 4를 이용하여 설명한 공정과 마찬가지의 공정을 행한다. 이것에 의하여, 코어 영역 CR에, 절연막 IF2, 게이트 전극 G1 및 절연막 IF3을 포함하는 적층 패턴을 형성하고, 선택 트랜지스터 영역 SWR에, 절연막 IF1, 게이트 전극 G4 및 절연막 IF3을 포함하는 적층 패턴을 형성한다. 또한 MONOS 메모리 영역 MOR에, ONO막 ON, 제어 게이트 전극 CG 및 절연막 IF3을 포함하는 적층 패턴을 형성하고, I/O 영역 HV에, 절연막 IF1, 게이트 전극 G3 및 절연막 IF3을 포함하는 적층 패턴을 형성한다. 즉, 선택 트랜지스터 영역 SWR에서는, 반도체 기판 SB 상에 절연막 IF1을 개재하여 게이트 전극 G4 및 절연막 IF3이 형성된다.
이때, 절연막 IF1, IF2 및 ONO막 ON은 가공하지 않는다. 즉, 게이트 전극 G1, G3, G4 및 제어 게이트 전극 CG를 형성하는 공정에서는, 폴리실리콘막을 가공하기 위하여 행하는 에칭에 의하여 당해 폴리실리콘막의 하지 절연막 상면이 노출된 시점에서 에칭을 종료한다.
다음으로, 도 41에 도시한 바와 같이, 도 5를 이용하여 설명한 공정과 마찬가지의 공정을 행함으로써, 질화실리콘막 N2, 산화실리콘막 OX3 및 질화실리콘막 N3을 포함하는 절연막 IF4에 의하여 게이트 전극 G1, G3, G4 및 제어 게이트 전극 CG의 각각의 표면을 덮는다.
다음으로, 도 42에 도시한 바와 같이, 도 6을 이용하여 설명한 공정과 마찬가지의 공정을 행함으로써 질화실리콘막 N3의 일부 및 산화실리콘막 OX3의 일부를 제거함으로써, 질화실리콘막 N2의 상면을 노출시킨다. 이때, 게이트 전극 G1, G3, G4 및 제어 게이트 전극 CG에 덮여 있지 않은 개소의 절연막 IF1, IF2 및 ONO막 ON의 각각의 상면은 질화실리콘막 N2에 덮여 있다. 질화실리콘막 N2는, 이후의 공정에 있어서, 게이트 전극 G1, G3, G4, 제어 게이트 전극 CG, 반도체 기판 SB 및 반도체층 SL이 산화되는 것을 방지하는 역할을 갖는다.
다음으로, 도 43에 도시한 바와 같이, 도 7을 이용하여 설명한 공정과 마찬가지의 공정을 행한다. 즉, 가로 방향으로 연장되는 질화실리콘막 N3을 제거하고, 메모리 셀 영역 MR인 선택 트랜지스터 영역 SWR의 절연막 IF1의 상면을 후퇴시키고, 메모리 셀 영역 MR인 MONOS 메모리 영역 MOR의 ONO막 ON의 상면을 후퇴시킨다. 여기서는, 포토레지스트막 PR4를 마스크로서 사용하여 건식 에칭법에 의하여 에치 백을 행한다.
즉, 에치 백을 행함으로써 선택 트랜지스터 영역 SWR의 절연막 IF1의 상면을 절연막 IF1의 중간 깊이까지 후퇴시키고, ONO막 ON의 상면을 질화실리콘막 N1의 중간 깊이까지 후퇴시킨다. 여기서, 선택 트랜지스터 영역 SWR에 있어서는 반도체 기판 SB의 상면을 덮는 질화실리콘막이 제거되기 때문에, 이후의 공정에 있어서, 다른 영역에 비하여 반도체 기판 SB의 상면이 산화되기 쉬워진다.
이 에치 백 공정에서는, 상면이 후퇴한 부분의 절연막 IF1의 막 두께와, 상면이 후퇴한 부분의 ONO막 ON의 막 두께가, 질화실리콘막 N2의 막 두께와 동등해지도록 조정을 행한다. 이것에 의하여, 코어 영역 CR 상에서 게이트 전극 G1 옆에 남는 절연막과, 메모리 셀 영역 MR에서 게이트 전극 G4 및 제어 게이트 전극 CG의 각각의 옆에 남는 절연막과, I/O 영역 HV에서 게이트 전극 G3 옆에 남는 절연막의 막 구조의 상태를 일치시킬 수 있다. 따라서 이후의 공정에 의하여, SOI 기판 상의 소자와 벌크 기판 상의 소자를 고정밀도로 형성할 수 있다. 달리 말하면, 혼합 적재된 각 소자를 원하는 특성으로 형성하는 것이 용이해진다.
제어 게이트 전극 CG의 측면을 덮는 질화실리콘막 N2, 산화실리콘막 OX3 및 질화실리콘막 N3을 포함하는 절연막 IF4는 오프셋 스페이서 OF2를 구성하고 있다. 이 건식 에칭 공정에서는, MONOS 메모리 영역 MOR의 절연막 IF3 및 오프셋 스페이서 OF2도 마스크로서 사용된다. 제어 게이트 전극 CG의 측면을 덮는 오프셋 스페이서 OF2를 마스크로 하는 건식 에칭이 행해진 결과, 당해 건식 에칭에 의하여 가공된 산화실리콘막 OX2의 가로 방향(게이트 길이 방향)의 단부는 제어 게이트 전극 CG의 측면보다도 외측으로 돌출되어 있다.
또한 게이트 전극 G4의 측면을 덮는 질화실리콘막 N2, 산화실리콘막 OX3 및 질화실리콘막 N3을 포함하는 절연막 IF4는 오프셋 스페이서 OF4를 구성하고 있다. 이 건식 에칭 공정에서는, 선택 트랜지스터 영역 SWR의 절연막 IF3 및 오프셋 스페이서 OF4도 마스크로서 사용된다. 게이트 전극 G4의 측면을 덮는 오프셋 스페이서 OF4를 마스크로 하는 건식 에칭이 행해진 결과, 당해 건식 에칭에 의하여 가공된 절연막 IF1의 가로 방향(게이트 길이 방향)의 단부는 게이트 전극 G4의 측면보다도 외측으로 돌출되어 있다.
다음으로, 도 44에 도시한 바와 같이, 도 8을 이용하여 설명한 공정과 마찬가지의 공정을 행함으로써, 메모리 셀 영역 MR인 선택 트랜지스터 영역 SWR의 반도체 기판 SB의 상면 및 MONOS 메모리 영역 MOR의 반도체 기판의 상면의 각각에 복수의 익스텐션 영역 EX를 형성한다. 즉, 선택 트랜지스터 영역 SWR에 1쌍의 익스텐션 영역 EX를 형성하고, MONOS 메모리 영역 MOR에 1쌍의 익스텐션 영역 EX를 형성한다. 서로 인접하는 게이트 전극 G4 및 제어 게이트 전극 CG의 상호 간의 반도체 기판 SB의 상면에는 하나의 익스텐션 영역 EX가 형성되어 있다. 여기서는, 포토레지스트막 PR4를 마스크로서 사용하여 이온 주입을 행한다.
다음으로, 도 45에 도시한 바와 같이, 포토레지스트막 PR4를 제거하고, 도 9 및 도 10을 이용하여 설명한 공정과 마찬가지의 공정을 행함으로써, 절연막 IF5 및 에피택셜층 EP를 형성한다. 코어 영역 CR에서는, 절연막 IF5는 사이드 월 형상으로 형성되고, 다른 영역의 절연막 IF5는, 반도체 기판 SB의 상면 및 게이트 전극 G3, G4 및 제어 게이트 전극 CG를 덮도록 형성된다.
다음으로, 도 46에 도시한 바와 같이, 도 11을 이용하여 설명한 공정과 마찬가지의 공정을 행함으로써 코어 영역 CR의 오프셋 스페이서 OF1, I/O 영역 HV의 오프셋 스페이서 OF3을 형성한다. 선택 트랜지스터 영역 SWR에서는, 절연막 IF1을 가공함으로써 반도체 기판 SB의 상면이 노출되고, 절연막 IF1을 포함하는 게이트 절연막 GI4를 형성한다. MONOS 메모리 영역 MOR에서는, ONO막 ON을 가공함으로써 반도체 기판 SB의 상면이 노출된다.
다음으로, 도 47에 도시한 바와 같이, 도 12를 이용하여 설명한 공정과 마찬가지의 공정을 행함으로써 익스텐션 영역 E1, E3, 게이트 절연막 GI1 및 GI3을 형성한다.
다음으로, 도 48에 도시한 바와 같이, 도 13을 이용하여 설명한 공정과 마찬가지의 공정을 행함으로써, 게이트 전극 G1, G3, G4 및 제어 게이트 전극 CG의 각각의 측면을 덮는 사이드 월 SW와 확산 영역 D1, D3 및 DR을 형성한다. 여기서는, 메모리 셀 영역 MR인 선택 트랜지스터 영역 SWR의 반도체 기판 SB의 상면 및 MONOS 메모리 영역 MOR의 반도체 기판의 상면의 각각에 복수의 확산 영역 DR을 형성한다. 즉, 선택 트랜지스터 영역 SWR에 1쌍의 확산 영역 DR을 형성하고, MONOS 메모리 영역 MOR에 1쌍의 확산 영역 DR을 형성한다. 서로 인접하는 게이트 전극 G4 및 제어 게이트 전극 CG의 상호 간의 반도체 기판 SB의 상면에는 하나의 확산 영역 DR이 형성되어 있다.
코어 영역 CR에 있어서 서로 인접하는 익스텐션 영역 E1 및 확산 영역 D1은 소스·드레인 영역을 구성하고 있다. 또한 선택 트랜지스터 영역 SWR 및 MONOS 메모리 영역 MOR에 있어서 서로 인접하는 익스텐션 영역 EX 및 확산 영역 DR은 소스·드레인 영역을 구성하고 있다. 또한 I/O 영역 HV에 있어서 서로 인접하는 익스텐션 영역 E3 및 확산 영역 D3은 소스·드레인 영역을 구성하고 있다.
이것에 의하여, 코어 영역 CR의 저내압 트랜지스터 Q1과, MONOS 메모리 영역 MOR의 MONOS 메모리 MC와, I/O 영역 HV의 고내압 트랜지스터 Q3이 형성된다. 또한 선택 트랜지스터 영역 SWR에 있어서, 소스·드레인 영역 및 게이트 전극 G4는 선택 트랜지스터 SQ를 구성하고 있다. 저내압 트랜지스터 Q1, 선택 트랜지스터 SQ, MONOS 메모리 MC 및 고내압 트랜지스터 Q3은 모두 n채널형의 MISFET(MIS형의 전계 효과 트랜지스터)이다.
다음으로, 도 49에 도시한 바와 같이, 도 14를 이용하여 설명한 공정과 마찬가지의 공정을 행함으로써 본 실시 형태의 반도체 장치를 형성한다. 즉, 실리사이드층 S1, 층간 절연막 IL, 플러그 PG, 층간 절연막 IL1 및 배선 M1을 형성한다. 단, 제어 게이트 전극 CG와 게이트 전극 G4 사이의 확산 영역 DR 바로 위에는 플러그 PG를 형성하지 않는다.
이하에, 본 실시 형태의 반도체 장치의 제조 방법의 효과에 대하여 설명한다.
미세화된 반도체 장치의 제조 공정에서 형성하는 게이트 전극의 치수는 작으며, 산화에 의하여 그 치수가 작아져 MISFET의 특성에 영향이 나타날 것이 우려된다. 이 때문에, 게이트 전극을 에칭 가공에 의하여 형성한 후의 게이트 전극의 측면의 보호를 산화법에 의하지 않고, 퇴적법으로 형성한 절연막, 즉, 질화실리콘막 혹은 산화실리콘막, 또는 그들의 적층막으로 덮는 일이 있다.
저내압 트랜지스터의 게이트 절연막은 고내압 트랜지스터의 게이트 절연막에 비하여 얇으며, 특히 저내압 트랜지스터를 SOI 기판 상에 형성하는 경우에는, SOI층이 얇기 때문에 저내압 트랜지스터의 게이트 절연막의 막 두께는 특히 작게 할 필요가 있다. 따라서 SOI층이 깎여 나가는 것을 방지하기 위하여, SOI층 상의 저내압 트랜지스터와 고내압 트랜지스터를 혼합 적재하는 경우의 제조 공정에서는, 각 게이트 전극을 형성하기 위하여 행하는 에칭은 그들 게이트 전극의 하지 절연막(산화막)의 표면에서 그치게 하는 것이 생각된다. 이 때문에, 당해 에칭을 행하더라도, 고내압 트랜지스터의 게이트 절연막을 구성하는 절연막은 게이트 전극 옆에 있어서도 박막화되지 않고 남는다. 마찬가지로, MONOS 메모리의 형성 영역에서는, 제어 게이트 전극을 형성하는 에칭의 완료 시점에서 ONO막 ON은 박막화되지 않고 남는다. 여기서, 본 실시 형태와 같이 게이트 전극의 측면을 보호하는 막인 오프셋 스페이서 OF2, OF4를 형성하고, 그 후 오프셋 스페이서 OF2를 마스크로 하여 ONO막 ON을 가공하는 에칭을 행하면, ONO막 ON의 단부가 제어 게이트 전극 CG의 측면보다도 외측으로 오프셋된 구조를 얻을 수 있다.
즉, ONO막 ON의 가로 방향(게이트 길이 방향)의 양측의 단부는 제어 게이트 전극 CG의 측면보다도 외측으로 돌출되어 있다. 따라서 제어 게이트 전극 CG의 저면의 코너부와 반도체 기판 SB의 상면 사이에는 ONO막 ON이 개재되어 있으며, 이것에 의하여, 전계가 집중되기 쉬운 개소인 제어 게이트 전극 CG의 당해 코너부 근방에서도 절연 파괴 및 단락이 일어나는 것을 방지할 수 있다.
이와 같은 구성은, 본 실시 형태와 같이 MONOS 메모리 MC의 소스 영역측 또는 드레인 영역측에 선택 트랜지스터 SQ가 배치된 구조에도 적용할 수 있다. 이때, ONO막 ON과 선택 트랜지스터 영역 SWR의 절연막 IF1(도 40 참조)이 동등한 두께이면, 도 43을 이용하여 설명한 건식 에칭 공정 후의 각 잔막의 막 두께, 즉, 절연막 IF1과 ONO막 ON의 각각의 막 두께를 동등하게 일치시킬 수 있으므로, ONO막 ON의 하지의 실리콘층이 깎여 나가는 것을 방지하는 관점에서 바람직하다. 특히 후술하는 본 실시 형태의 변형예와 같이, 얇은 반도체층 SL 상에 MONOS 메모리 MC를 형성하는 경우에 적합하다.
또한 절연막 IF1보다도 ONO막 ON이 얇으면, ONO막 ON을 건식 에칭하더라도 선택 트랜지스터 영역 SWR에는 절연막 IF1이 남으므로, 절연막 IF1의 하지 실리콘층의 상면이 깎여 나가는 것을 방지하는 관점에서 바람직하다. 특히 후술하는 본 실시 형태의 변형예와 같이, 얇은 반도체층 SL 상에 선택 트랜지스터 SQ를 형성하는 경우에 적합하다. 본 실시 형태와 같이, 벌크 기판 상에 선택 트랜지스터 SQ 또는 MONOS 메모리 MC를 형성하는 경우에도 반도체 기판 SB의 상면이 깎여 나가는 것을 방지할 수 있어, 웨이퍼 전체면에 걸쳐 균질한 불휘발성 메모리를 형성할 수 있다.
이때, 선택 트랜지스터 영역 SWR의 절연막 IF1보다도 ONO막 ON의 막 두께가 큰 경우에는, ONO막 ON을 가공했을 때 선택 트랜지스터 영역 SWR에서는 반도체 기판 SB의 상면까지 건식 에칭이 도달한다. 이 경우, 후속 공정에 있는 에피택셜 성장 공정의 보호막으로 되는 절연막 IF5(도 45 참조)의 제거 공정(도 46 참조)의 인산을 사용한 에칭에 의한, 선택 트랜지스터 영역 SWR의 반도체 기판 SB의 상면이 깎여 나갈 것이 우려된다.
그러나 이 문제에 대해서는, ONO막 ON을 가공할 때의 건식 에칭 공정(도 46 참조) 후에 포토레지스트막을 제거하기 위하여 애싱을 행하며, 이것에 의하여 선택 트랜지스터 영역 SWR의 반도체 기판 SB의 상면에 산화막을 형성할 수 있으므로 대응할 수 있다. 이 방법은, 본 실시 형태와 같이 벌크 기판 상에 MONOS 메모리 MC를 형성하는 경우와 같이, 실리콘층이 깎여 나가는 것을 허용할 수 있는 경우에 적합하다. 단, 절연막 IF1과 ONO막 ON의 막 두께 차가 반도체층 SL의 막 두께보다도 작으면, 후술하는 본 실시 형태의 변형예와 같이, SOI 기판 상에 MONOS 메모리 MC를 형성하더라도 문제는 발생하지 않는다.
또한 도 43에 도시한 바와 같이, 절연막 IF1 및 ONO막 ON을 에치 백할 때 마스크로서 사용한 포토레지스트막 PR4를, 다음에 행하는 익스텐션 영역 EX의 형성 공정에 있어서의 이온 주입의 마스크로서 사용하면, 레지스트 패턴의 형성 공정이 증대되는 것을 방지할 수 있다. 또한 오프셋 스페이서 OF1 내지 OF4가 있기 때문에, 쇼트 채널의 확산 영역을 형성하는 것이 용이하다.
또한 오프셋 스페이서 OF2는, 제어 게이트 전극 CG의 측면의 보호, 및 1쌍의 익스텐션 영역 EX의 상호 간의 거리의 조정 등을 목적으로 하여, 상기 절연 파괴의 문제의 유무에 관계없이 형성되는 보호막이다. 이 때문에, 오프셋 스페이서 OF2를 이용하여 ONO막 ON의 단부를 돌출시키는 것은 제조 공정의 증대로 이어지지 않는다.
MONOS 메모리에 추가하여 선택 트랜지스터를 갖는 구조는, MONOS 메모리를 메모리 어레이에 형성하는 장면에 있어서, 선택 비트와 비선택 비트의 사용 구분 등의 동작 방법을 간단하게 하고, 비선택 비트의 오프 누설 전류의 발생을 삭감하는 효과가 얻어지는 등, 특성 면 및 신뢰성 면에서 유리한 방법이다. 또한 이와 같은 구조는, 메모리 제품, 메모리를 혼합 적재한 MCU(Micro Controller Unit) 제품 등에 이용하기 용이한 메모리 구조이므로, 본 실시 형태의 반도체 장치에 의하여 많은 메모리 혼합 적재 제품의 신뢰성을 향상시킬 수 있다.
<변형예>
도 50에, 본 실시 형태 3의 변형예인 반도체 장치의 단면도를 도시한다. 도 50에 도시하는 구조는, 도 34를 이용하여 설명한 구조에 비하여 선택 트랜지스터 SQ 및 MONOS 메모리 MC가 SOI 기판 상에 형성되어 있는 점에서 차이가 있다. 즉, 선택 트랜지스터 영역 SWR 및 MONOS 메모리 영역 MOR에서는, 반도체 기판 SB의 상면 상에 BOX막 BX 및 반도체층 SL이 순서대로 형성되어 있으며, 선택 트랜지스터 SQ 및 MONOS 메모리 MC는 반도체층 SL 상에 형성되고, 확산 영역 DR은 확산 영역 D1과 마찬가지로 에피택셜층 EP 내 및 반도체층 SL 내에 걸쳐 형성되어 있다.
이와 같은 구성이더라도, 도 34 내지 도 49를 이용하여 설명한 구성과 마찬가지의 효과를 얻을 수 있다. 상술한 바와 같이, 얇은 반도체층 SL을 채널 영역으로서 사용하는 선택 트랜지스터 SQ 및 MONOS 메모리 MC를 형성하는 경우에는, 게이트 절연막 GI1 및 ONO막 ON의 하지의 실리콘층이 깎여 나가는 것을 방지할 수 있는 본 실시 형태의 효과가 현저히 얻어진다.
즉, 절연막 IF1의 막 두께 a, ONO막 ON의 막 두께 b 및 반도체층 SL의 막 두께 c가, 하기 식 1에 나타내는 조건을 만족시키는 경우, 절연막 IF1 및 ONO막 ON을 가공할 때 반도체층 SL의 막 두께 전체가 깎여 나가는 것을 방지할 수 있다.
|a-b|<c (1)
이상, 본 발명자들에 의하여 이루어진 발명을 그 실시 형태에 기초하여 구체적으로 설명했지만 본 발명은 상기 실시 형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
CG: 제어 게이트 전극
ON: ONO막
OF1 내지 OF4: 오프셋 스페이서

Claims (15)

  1. (a) 반도체 기판을 준비하는 공정,
    (b) 제1 영역의 상기 반도체 기판 상에, 전하 축적부를 포함하는 제1 절연막을 형성하는 공정,
    (c) 상기 제1 영역의 상기 제1 절연막 상에 제1 게이트 전극을 형성하는 공정,
    (d) 상기 제1 게이트 전극의 게이트 길이 방향에 있어서의 상기 제1 게이트 전극의 양측의 측면의 각각을 덮는 제2 절연막을 형성하는 공정,
    (e) 상기 제2 절연막을 마스크로서 사용하여 에칭을 행함으로써 상기 제1 절연막을 가공하는 공정,
    (f) 상기 제2 절연막을 마스크로서 사용하여 이온 주입을 행함으로써 상기 제1 영역의 상기 반도체 기판의 상면에 제1 소스·드레인 영역을 형성하는 공정
    을 갖고,
    상기 제1 게이트 전극 및 상기 제1 소스·드레인 영역을 포함하는 제1 트랜지스터는 불휘발성 기억 소자를 구성하는, 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    (b1) 제2 영역의 상기 반도체 기판 상에 제3 절연막을 형성하는 공정,
    (c1) 상기 제2 영역의 상기 제3 절연막 상에 제2 게이트 전극을 형성하는 공정
    을 더 갖고,
    상기 (d) 공정에서는, 상기 제1 게이트 전극의 게이트 길이 방향에 있어서의 상기 제1 게이트 전극의 양측의 상기 측면과, 상기 제2 게이트 전극의 게이트 길이 방향에 있어서의 상기 제2 게이트 전극의 양측의 측면의 각각을 덮는 상기 제2 절연막을 형성하고,
    (e1) 상기 제2 절연막을 마스크로서 사용하여 에칭을 행함으로써 상기 제3 절연막을 가공하는 공정,
    (f1) 상기 제2 절연막을 마스크로서 사용하여 이온 주입을 행함으로써 상기 제2 영역의 상기 반도체 기판의 상기 상면에 제2 소스·드레인 영역을 형성하는 공정
    을 더 갖고,
    상기 제2 게이트 전극 및 상기 제2 소스·드레인 영역은 제2 트랜지스터를 구성하고 있는, 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 (d) 공정은,
    (d1) 상기 반도체 기판의 상기 상면 상에, 상기 제1 게이트 전극 및 상기 제2 게이트 전극의 각각을 덮는 상기 제2 절연막을 퇴적하는 공정,
    (d2) 상기 제2 절연막에 대하여 이방성 에칭을 행함으로써 상기 반도체 기판의 상기 상면을 상기 제2 절연막으로부터 노출시키는 공정
    을 갖는, 반도체 장치의 제조 방법.
  4. 제2항에 있어서,
    상기 제2 트랜지스터는 선택 트랜지스터이고,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 하나의 메모리 셀을 구성하고 있고, 서로 직렬로 접속되어 있는, 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 제1 게이트 전극의 게이트 길이 방향에 있어서, 상기 제1 절연막의 단부는 상기 제1 게이트 전극의 상기 측면보다도 외측으로 돌출되어 있는, 반도체 장치의 제조 방법.
  6. 제2항에 있어서,
    상기 제1 게이트 전극의 게이트 길이 방향에 있어서, 상기 제1 절연막의 단부는 상기 제1 게이트 전극의 상기 측면보다도 외측으로 돌출되어 있고,
    상기 제2 게이트 전극의 게이트 길이 방향에 있어서, 상기 제3 절연막의 단부는 상기 제2 게이트 전극의 상기 측면보다도 외측으로 돌출되어 있고,
    상기 제1 게이트 전극의 게이트 길이 방향에 있어서의 상기 제1 게이트 전극의 상기 측면으로부터 상기 제1 절연막의 종단부까지의 거리는, 상기 제2 게이트 전극의 게이트 길이 방향에 있어서의 상기 제2 게이트 전극의 상기 측면으로부터 상기 제3 절연막의 종단부까지의 거리보다도 작은, 반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    (a2) 제3 영역의 상기 반도체 기판 상에 매립 절연막을 개재하여 반도체층을 형성하는 공정,
    (b2) 상기 반도체층 상에 제4 절연막을 형성하는 공정,
    (c2) 상기 제3 영역의 상기 제4 절연막 상에 제3 게이트 전극을 형성하는 공정
    을 더 갖고,
    상기 (d) 공정에서는, 상기 제1 게이트 전극의 게이트 길이 방향에 있어서의 상기 제1 게이트 전극의 양측의 상기 측면과, 상기 제3 게이트 전극의 게이트 길이 방향에 있어서의 상기 제3 게이트 전극의 양측의 측면의 각각을 덮는 상기 제2 절연막을 형성하고,
    (e2) 상기 제2 절연막을 마스크로서 사용하여 에칭을 행함으로써 상기 제4 절연막을 가공하는 공정,
    (f2) 상기 제2 절연막을 마스크로서 사용하여 이온 주입을 행함으로써 상기 제3 영역의 상기 반도체층의 상면에 제3 소스·드레인 영역을 형성하는 공정
    을 더 갖고,
    상기 제3 게이트 전극 및 상기 제3 소스·드레인 영역은 제2 트랜지스터를 구성하고 있는, 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 (d) 공정은,
    (d3) 상기 제1 영역 및 상기 제3 영역의 상기 반도체 기판의 상기 상면 상에, 상기 제1 게이트 전극 및 상기 제3 게이트 전극의 각각을 덮도록 제5 절연막 및 제6 절연막을 순서대로 적층함으로써, 상기 제5 절연막 및 상기 제6 절연막을 포함하는 상기 제2 절연막을 형성하는 공정,
    (d4) 상기 제6 절연막에 대하여 이방성 에칭을 행함으로써 상기 제5 절연막의 상면을 노출시키는 공정
    을 갖고,
    상기 (f) 공정은,
    (f4) 상기 (e) 공정 후, 상기 제3 영역을 보호막에 의하여 덮은 상태에서 상기 제1 영역의 상기 반도체 기판의 상기 상면에 제1 도전형을 갖는 1쌍의 제1 반도체 영역을 형성하고, 그 후 상기 보호막을 제거하는 공정,
    (f5) 상기 제1 영역의 상기 반도체 기판의 상기 상면에, 상기 제1 도전형을 갖고 상기 제1 반도체 영역보다도 높은 농도를 갖는 1쌍의 제2 반도체 영역을 형성함으로써, 상기 제1 반도체 영역 및 상기 제2 반도체 영역을 포함하는 상기 제1 소스·드레인 영역을 형성하는 공정
    을 갖고,
    (g) 상기 (f4) 공정 후, 상기 제3 게이트 전극의 상기 측면을 상기 제2 절연막을 개재하여 덮는 제7 절연막을 형성하는 공정,
    (h) 상기 제7 절연막으로부터 노출되는 상기 제5 절연막 및 상기 제4 절연막을 제거한 후, 상기 반도체층의 상기 상면 상에 에피택셜층을 형성하는 공정,
    (i) 상기 (f5) 공정 전에, 상기 제7 절연막과, 상기 제5 절연막의 일부를 제거함으로써, 상기 반도체층의 상기 상면 및 상기 제1 영역의 상기 반도체 기판의 상기 상면의 각각을 상기 제5 절연막으로부터 노출시키는 공정
    을 더 갖는, 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 (f4) 공정은,
    (f6) 상기 (e) 공정 후, 상기 제3 영역을 상기 보호막에 의하여 덮은 상태에서 상기 제1 영역의 상기 제1 절연막의 상면을 상기 제1 절연막의 중간 깊이까지 후퇴시키는 공정,
    (f7) 상기 (f6) 공정 후, 상기 제3 영역을 상기 보호막에 의하여 덮은 상태에서 상기 제1 영역의 상기 반도체 기판의 상기 상면에, 제1 도전형을 갖는 1쌍의 제1 반도체 영역을 형성하고, 그 후 상기 보호막을 제거하는 공정
    을 갖는, 반도체 장치의 제조 방법.
  10. 제2항에 있어서,
    상기 전하 축적부는, 질화실리콘보다 높은 유전율을 갖는 제8 절연막을 포함하고,
    순서대로 상기 (b) 공정, 상기 (b1) 공정, 상기 (c1) 공정 및 상기 (c) 공정을 행하는, 반도체 장치의 제조 방법.
  11. 반도체 기판과,
    제1 영역의 상기 반도체 기판 상에, 전하 축적막을 포함하는 제1 절연막을 개재하여 형성된 제1 게이트 전극과,
    상기 제1 게이트 전극의 측면을 덮는 제2 절연막을 포함하는 제1 오프셋 스페이서와,
    상기 제1 영역의 상기 반도체 기판의 상면에 형성된 제1 소스·드레인 영역과,
    제2 영역의 상기 반도체 기판 상에 제3 절연막을 개재하여 형성된 제2 게이트 전극과,
    상기 제2 게이트 전극의 측면을 덮는 제4 절연막을 포함하는 제2 오프셋 스페이서와,
    상기 제2 영역의 상기 반도체 기판의 상면에 형성된 제2 소스·드레인 영역
    을 갖고,
    상기 제1 게이트 전극 및 상기 제1 소스·드레인 영역을 구비한 제1 트랜지스터는 불휘발성 기억 소자를 구성하고 있고,
    상기 제2 게이트 전극 및 상기 제2 소스·드레인 영역을 구비한 제2 트랜지스터는 선택 트랜지스터를 구성하고 있고,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 하나의 메모리 셀을 구성하고 있고, 서로 직렬로 접속되어 있고,
    상기 제1 게이트 전극의 게이트 길이 방향에 있어서, 상기 제1 절연막의 단부는 상기 제1 게이트 전극의 상기 측면보다도 외측으로 돌출되어 있고,
    상기 제2 게이트 전극의 게이트 길이 방향에 있어서, 상기 제3 절연막의 단부는 상기 제2 게이트 전극의 상기 측면보다도 외측으로 돌출되어 있는, 반도체 장치.
  12. 제11항에 있어서,
    상기 제1 게이트 전극의 상기 측면을 상기 제1 오프셋 스페이서를 개재하여 덮는 제1 사이드 월과,
    상기 제2 게이트 전극의 상기 측면을 상기 제2 오프셋 스페이서를 개재하여 덮는 제2 사이드 월과,
    상기 제2 사이드 월 바로 아래의 상기 반도체 기판의 상기 상면에 형성된 오목부
    를 더 갖고,
    상기 오목부의 저면의 위치는, 상기 제1 사이드 월 바로 아래의 상기 반도체 기판의 상기 상면의 위치보다도 낮고,
    상기 제3 절연막의 막 두께는 상기 제1 절연막의 막 두께보다도 작은, 반도체 장치.
  13. 반도체 기판과,
    제1 영역 및 제2 영역의 각각의 상기 반도체 기판 상에 매립 산화막을 개재하여 형성된 반도체층과,
    상기 제1 영역의 상기 반도체층 상에, 전하 축적막을 포함하는 제1 절연막을 개재하여 형성된 제1 게이트 전극과,
    상기 제1 게이트 전극의 측면을 덮는 제2 절연막을 포함하는 제1 오프셋 스페이서와,
    상기 제1 영역의 상기 반도체층의 상면에 형성된 제1 소스·드레인 영역과,
    상기 제2 영역의 상기 반도체층 상에 제3 절연막을 개재하여 형성된 제2 게이트 전극과,
    상기 제2 게이트 전극의 측면을 덮는 제4 절연막을 포함하는 제2 오프셋 스페이서와,
    상기 제2 영역의 상기 반도체층의 상면에 형성된 제2 소스·드레인 영역
    을 갖고,
    상기 제1 게이트 전극 및 상기 제1 소스·드레인 영역을 구비한 제1 트랜지스터는 불휘발성 기억 소자를 구성하고 있고,
    상기 제2 게이트 전극 및 상기 제2 소스·드레인 영역을 구비한 제2 트랜지스터는 선택 트랜지스터를 구성하고 있고,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 하나의 메모리 셀을 구성하고 있고, 서로 직렬로 접속되어 있고,
    상기 제1 게이트 전극의 게이트 길이 방향에 있어서, 상기 제1 절연막의 단부는 상기 제1 게이트 전극의 상기 측면보다도 외측으로 돌출되어 있고,
    상기 제2 게이트 전극의 게이트 길이 방향에 있어서, 상기 제3 절연막의 단부는 상기 제2 게이트 전극의 상기 측면보다도 외측으로 돌출되어 있는, 반도체 장치.
  14. 제13항에 있어서,
    상기 제1 게이트 전극의 상기 측면을 상기 제1 오프셋 스페이서를 개재하여 덮는 제1 사이드 월과,
    상기 제2 게이트 전극의 상기 측면을 상기 제2 오프셋 스페이서를 개재하여 덮는 제2 사이드 월과,
    상기 제2 사이드 월 바로 아래의 상기 반도체층의 상기 상면에 형성된 오목부
    를 더 갖고,
    상기 오목부의 저면의 위치는, 상기 제1 사이드 월 바로 아래의 상기 반도체층의 상기 상면의 위치보다도 낮고,
    상기 제3 절연막의 막 두께는 상기 제1 절연막의 막 두께보다도 작은, 반도체 장치.
  15. 제14항에 있어서,
    상기 제3 절연막의 막 두께와 상기 제1 절연막의 막 두께의 차는 상기 반도체층의 막 두께보다도 작은, 반도체 장치.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6518485B2 (ja) * 2015-03-30 2019-05-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP7163175B2 (ja) * 2018-12-26 2022-10-31 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
TWI685948B (zh) * 2019-02-01 2020-02-21 力晶積成電子製造股份有限公司 記憶體結構及其製造方法
CN110098125A (zh) * 2019-04-18 2019-08-06 上海华力微电子有限公司 Sonos器件的形成方法
US11942475B2 (en) * 2019-10-18 2024-03-26 Taiwan Semiconductor Manufacturing Co., Ltd. High voltage transistor structure
CN110767658A (zh) * 2019-10-30 2020-02-07 上海华力微电子有限公司 闪存器件的形成方法
JP7555801B2 (ja) 2020-11-20 2024-09-25 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2022118607A (ja) * 2021-02-02 2022-08-15 キオクシア株式会社 メモリデバイス
CN113013175B (zh) * 2021-04-28 2024-05-31 上海华力微电子有限公司 一种sonos器件的制作方法
US20230090702A1 (en) * 2021-09-17 2023-03-23 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method of semiconductor device
CN117677192B (zh) * 2024-01-31 2024-04-26 合肥晶合集成电路股份有限公司 半导体器件的制作方法以及半导体器件

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020065387A (ko) * 2001-02-06 2002-08-13 가부시끼가이샤 도시바 반도체 장치 및 그 제조 방법
JP2007243095A (ja) 2006-03-13 2007-09-20 Renesas Technology Corp 半導体装置およびその製造方法
JP2010050285A (ja) * 2008-08-21 2010-03-04 Toshiba Corp 半導体記憶装置
US20120168847A1 (en) * 2010-12-30 2012-07-05 Shenqing Fang Memory with extended charge trapping layer
JP2013004791A (ja) * 2011-06-17 2013-01-07 Renesas Electronics Corp 半導体装置およびその製造方法
JP2016048710A (ja) 2014-08-27 2016-04-07 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR20160108308A (ko) * 2014-01-21 2016-09-19 사이프레스 세미컨덕터 코포레이션 Sonos를 cmos 흐름에 통합시키기 위한 방법들

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6835987B2 (en) * 2001-01-31 2004-12-28 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device in which selection gate transistors and memory cells have different structures
JP2004014875A (ja) 2002-06-07 2004-01-15 Fujitsu Ltd 半導体装置及びその製造方法
US8041719B2 (en) * 2003-05-06 2011-10-18 Symantec Corporation Personal computing device-based mechanism to detect preselected data
KR100855557B1 (ko) * 2006-10-12 2008-09-01 삼성전자주식회사 비휘발성 메모리 소자 및 이의 제조 방법
JP2009277847A (ja) * 2008-05-14 2009-11-26 Toshiba Corp 不揮発性半導体記憶装置
TWI382422B (zh) * 2008-07-11 2013-01-11 Genesys Logic Inc 根據錯誤更正碼更新快閃記憶體之資料頁面之儲存裝置與方法
KR101486745B1 (ko) * 2008-11-05 2015-02-06 삼성전자주식회사 스페이서가 없는 비휘발성 메모리 장치 및 그 제조방법
JP2010183003A (ja) * 2009-02-09 2010-08-19 Renesas Electronics Corp 半導体装置の製造方法および半導体装置
WO2010140244A1 (ja) 2009-06-05 2010-12-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
DE102012210532A1 (de) * 2012-01-24 2013-07-25 Magna Electronics Europe Gmbh & Co. Kg Verfahren zur Ansteuerung (Kontrolle) eines BLDC Motor
JP5989538B2 (ja) * 2012-12-25 2016-09-07 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2015118975A (ja) * 2013-12-17 2015-06-25 シナプティクス・ディスプレイ・デバイス合同会社 半導体装置の製造方法
JP2016051745A (ja) * 2014-08-29 2016-04-11 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6220416B2 (ja) 2016-04-28 2017-10-25 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020065387A (ko) * 2001-02-06 2002-08-13 가부시끼가이샤 도시바 반도체 장치 및 그 제조 방법
JP2007243095A (ja) 2006-03-13 2007-09-20 Renesas Technology Corp 半導体装置およびその製造方法
JP2010050285A (ja) * 2008-08-21 2010-03-04 Toshiba Corp 半導体記憶装置
US20120168847A1 (en) * 2010-12-30 2012-07-05 Shenqing Fang Memory with extended charge trapping layer
JP2013004791A (ja) * 2011-06-17 2013-01-07 Renesas Electronics Corp 半導体装置およびその製造方法
KR20160108308A (ko) * 2014-01-21 2016-09-19 사이프레스 세미컨덕터 코포레이션 Sonos를 cmos 흐름에 통합시키기 위한 방법들
JP2016048710A (ja) 2014-08-27 2016-04-07 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

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