JP2005260202A - 半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【解決手段】 セルトランジスタ11は、シリコン基板12、コントロールゲートCG、及び電気的に孤立した一対のフローティングゲートFG1,FG2からなり2次元マトリクス状に複数配列されている。p型のシリコン基板12には、凸部13が形成されており、凸部13を挟むようにソース又はドレインとして機能する一対のn型の拡散領域14a,14bが形成されている。コントロールゲートCGは、絶縁膜19を介して凸部13に対向している。フローティングゲートFG1,FG2は、凸部13の側面13a,13bに絶縁膜16a,16bを介して対向し、コントロールゲートCGに絶縁膜18a,18bを介して対向する平面状の側面と、拡散領域14a,14bに絶縁膜16a,16bを介して対向する平面状の底面とを備える。
【選択図】 図2
Description
11,50,61 セルトランジスタ
12 シリコン基板(半導体基板)
12a 高濃度領域
13 凸部
13a,13b 側面
13c 頂面
14a,14b 拡散領域(反対導電型領域)
15a,15b n型領域
16a,16b 第1の絶縁膜
17a,17b 第2の絶縁膜
18a,18b 第3の絶縁膜
19 第4の絶縁膜
20a,20b 絶縁体
CG コントロールゲート
FG1,FG2 フローティングゲート
Claims (19)
- 凸部が形成され、前記凸部を挟むようにソース又はドレインとして機能する一対の反対導電型領域が形成された一導電型半導体基板と、
前記凸部に絶縁膜を介して対向するコントロールゲートと、
前記凸部の側面と前記コントロールゲートとに絶縁膜を介して対向する平面、及び前記反対導電型領域に絶縁膜を介して対向する平面を有し、電気的に孤立した一対のフローティングゲートと、
を備えたセルトランジスタが、コラム方向と、このコラム方向に垂直なロウ方向とに沿って2次元マトリクス状に複数配列されていることを特徴とする半導体記憶装置。 - 前記コントロールゲートは、前記半導体基板の凸部の突出方向と反対方向に突出した凸部を備えており、両凸部の頂面は絶縁膜を介して対向していることを特徴とする請求項1記載の半導体記憶装置。
- 前記フローティングゲートと前記半導体基板との間で生じる静電容量が、前記フローティングゲートと前記コントロールゲートとの間で生じる静電容量より大きいことを特徴とする請求項1又は2記載の半導体記憶装置。
- 前記フローティングゲートは、CMP法によって平坦化され、絶縁膜を介して前記コントロールゲートと対向する平面を有し、前記ロウ方向に沿った断面がほぼ四角形であることを特徴とする請求項1ないし3いずれか記載の半導体記憶装置。
- 前記フローティングゲートは、いずれの面もCMP法によって平坦化されておらず、前記ロウ方向に沿った断面がほぼ扇形であることを特徴とする請求項1ないし3いずれか記載の半導体記憶装置。
- 前記ロウ方向に隣接する2つの前記セルトランジスタは、1つの前記反対導電型領域を共有していることを特徴とする請求項1ないし5いずれか記載の半導体記憶装置。
- 前記コラム方向に配列された複数の前記セルトランジスタは、前記一対の反対導電型領域を共有していることを特徴とする請求項1ないし6いずれか記載の半導体記憶装置。
- 前記ロウ方向に配列された複数の前記セルトランジスタの前記コントロールゲートが電気的に一体に形成されていることを特徴とする請求項1ないし7いずれか記載の半導体記憶装置。
- 前記絶縁膜は、シリコン酸化物からなることを特徴とする請求項1ないし8いずれか記載の半導体記憶装置。
- 前記コントロールゲートは、アモルファスシリコン又はポリシリコンからなることを特徴とする請求項1ないし9いずれか記載の半導体記憶装置。
- 前記フローティングゲートは、アモルファスシリコン又はポリシリコンからなることを特徴とする請求項1ないし10いずれか記載の半導体記憶装置。
- 前記半導体基板の凸部の各側面の表層には、反対導電型不純物が注入されていることを特徴とする請求項1ないし11いずれか記載の半導体記憶装置。
- 前記半導体基板中の前記一対の反対導電型領域の間には、一導電型不純物の濃度が高められた高濃度領域が形成されていることを特徴とする請求項1ないし12いずれか記載の半導体記憶装置。
- 前記セルトランジスタの前記コントロールゲートと前記一対の反対導電型領域とに対して書き込み用又は読み出し用の電圧を印加したとき、前記半導体基板の凸部の各側面及び頂面の表層にチャネルが生成されることを特徴とする請求項1ないし13いずれか記載の半導体記憶装置。
- 前記セルトランジスタの前記コントロールゲートと前記一対の反対導電型領域とに対して書き込み用の電圧を印加したとき、前記チャネルに流れる電荷粒子の一部がドレイン側の前記フローティングゲートに注入されることを特徴とする請求項1ないし14いずれか記載の半導体記憶装置。
- 前記セルトランジスタの前記コントロールゲートと前記一対の反対導電型領域とに対して読み出し用の電圧を印加したとき、前記チャネルに流れる電流がソース側の前記フローティングゲートの電荷量に応じて変調されることを特徴とする請求項1ないし15いずれか記載の半導体記憶装置。
- 前記セルトランジスタの前記コントロールゲートと前記一対の反対導電型領域とに対して消去用の電圧を印加したとき、前記一対のフローティングゲートに蓄積された電荷粒子が前記コントロールゲートに放出されることを特徴とする請求項1ないし16いずれか記載の半導体記憶装置。
- 前記コラム方向に延在する前記半導体基板の凸部の側面に沿うように形成された第1の導電性材料を所定の分離領域で分断して前記フローティングを形成する工程において、
前記分離領域の前記半導体基板の凸部上に形成された絶縁膜の上に、前記コントロールゲートを形成するために全面に積層された第2の導電性材料の一部を残存させた状態で、前記第1の導電性材料の表面を覆う絶縁膜の一部をエッチング除去して表面を露呈させた後、前記分離領域から前記第1及び第2の導電性材料を完全にエッチング除去することを特徴とする請求項1記載の半導体記憶装置の製造方法。 - 前記コラム方向に延在する前記半導体基板の凸部の側面に沿うように形成された第1の導電性材料を所定の分離領域で分断して前記フローティングを形成する工程において、
前記コントロールゲートを形成するために全面に積層された第2の導電性材料を、前記分離領域から完全にエッチング除去した後、前記分離領域の前記半導体基板の凸部上に形成された絶縁膜の上を覆うようにフォトレジストを形成した状態で、前記第1の導電性材料の表面を覆う絶縁膜の一部をエッチング除去して表面を露呈させ、前記フォトレジストを除去した後、前記分離領域から前記第1の導電性材料を完全にエッチング除去することを特徴とする請求項1記載の半導体記憶装置の製造方法。
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