JP2013004778A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】実施形態によれば、半導体記憶装置は、半導体基板と、半導体基板に対して垂直方向に延び複数のメモリセルを直列接続してなる柱状に形成された複数のメモリユニットを、半導体基板に沿って二次元配列してなるメモリセルアレイと、メモリセルアレイの各メモリユニットの端部に接続される複数のビット線とを備える。複数のメモリユニットは、カラム方向に隣接する前記メモリユニット同士がメモリユニットのロウ方向の配列ピッチ内でロウ方向に変位することにより千鳥状に配列される。
【選択図】図5
Description
[全体構成]
先ず、図1を参照して、第1の実施形態に係る半導体記憶装置の全体構成について説明する。図1は、第1の実施形態に係る半導体記憶装置の構成を示すブロック図である。
次に、図2〜図5を参照して、メモリセルアレイ11の構成について説明する。図2はメモリセルアレイ11の一つのメモリセルブロックMBの一部を示す回路図である。
メモリユニットMUの一端は、これらに沿って配置された2本のビット線BLj,BLj+1に交互に接続される。具体的に、ビット線BL1、BL2に接続されたメモリユニットMU(MU1〜MU4)を例として説明する。メモリユニットMU1〜MU4は、カラム方向に千鳥配列される。
メモリユニットMU1の一端は、ビット線BL1に接続される。メモリユニットMU1に対してロウ方向にずれたメモリユニットMU2の一端は、ビット線BL2に接続される。同様に、メモリユニットMU1とロウ方向が同じメモリユニットMU3の一端は、ビット線BL1に接続される。メモリユニットMU3に対してロウ方向にずれたメモリユニットMU4の一端は、ビット線BL2に接続される。
各メモリユニットMUの他端はソース線SLに共通に接続されている。
一方の柱状の半導体層30Aの周囲には、半導体基板20側から垂直方向上方にかけて、ワード線WL4,WL3,WL2,WL1及びソース側選択ゲート線SGSを形成する導電層が絶縁層を介してこの順に積層される。これら導電層が半導体層30の側面に接続される。また、他方の柱状の半導体層30Bの周囲には、半導体基板20側から垂直方向上方にかけて、ワード線WL5,WL6,WL7,WL8及びドレイン側選択ゲート線SGDを形成する導電層が絶縁層を介してこの順に積層されており、これら導電層が半導体層30の側面に接続される。これにより、メモリセルMTr1〜8は、ワード線WL1〜8を制御ゲート、U字型の半導体ボディ31をチャネルボディーとして形成される。又、ソース側選択ゲート線SGS、ドレイン側選択ゲート線SGD及びバックゲートBGをゲートとして、U字型半導体層30をボディーとして、それぞれソース側選択ゲートトランジスタSSTr、ドレイン側選択ゲートトランジスタSDTr及びバックゲートトランジスタBTrを構成している。
次に、図8〜図10を参照して、第2の実施形態に係る半導体記憶装置の構成について説明する。図8は第2の実施形態に係るメモリセルアレイ11の一部の構成を示す斜視図、図9は同メモリセルアレイ11の平面図、図10は同メモリセルアレイ11の回路図である。尚、第1の実施形態と同一の構成については同一の符号を付し、説明を省略する。
図11は、第3の実施形態に係る半導体記憶装置の一部を示す平面図である。
第1及び第2の実施形態においては、カラム方向に隣接するメモリユニットMUを、ロウ方向に半ピッチずつずらして配置していたが、第3の実施形態では、カラム方向に隣接するメモリユニットMUを、これよりも細かいピッチ、例えばメモリユニットMUのロウ方向のピッチP1の1/3のピッチP4ずつずらして配置する。この様な方法によれば、ページ長が更に増えて、更なる読み出し速度の向上が可能になる。
次に、本発明の第4の実施の形態に係る半導体記憶装置について説明する。図12は本実施形態に係る半導体記憶装置の一部の構成を示す斜視図である。第1〜第3の実施形態では、メモリユニットMUのチャネルボディとしてU字型の半導体層30を用いたが、本実施形態では、メモリユニットMUのチャネルボディとしてピラー型(I型)半導体層40を用いる。この様な構成においては、バックゲートトランジスタBTrは設けず、ソース線SLはメモリストリングMSの下部に配置される。
次に、図13を参照して第4の実施形態について説明する。図13は、本実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
図14は、第6の実施形態に係る半導体記憶装置の概略構成を示すブロック図である。本実施形態の基本的な構成は第1の実施形態と同様であるが、センスアンプ14として差動式のセンスアンプを使用する点において異なる。本実施形態において、カラム方向に隣接するメモリユニットMUの対応するメモリトランジスタMTrのペアによりペアセルを構成し、このペアセルに互いに論理が異なるデータを記憶する。この場合、隣接するビット線BLからペアのデータを読み出し、センスアンプ14で差動検出する。
図15は、第7の実施形態に係る半導体記憶装置の概略構成を示すブロック図である。本実施形態では、2本のビット線BLのうち、一方のビット線BLをセンスアンプ14に接続し、他方のビット線BLを接地して、シールド線として使用する。
Claims (5)
- 半導体基板と、
前記半導体基板に対して垂直方向に延び複数のメモリセルを直列接続してなる柱状に形成された複数のメモリユニットを、前記半導体基板に沿って二次元配列してなるメモリセルアレイと、
前記メモリセルアレイの各メモリユニットの端部に接続される複数のビット線と
を備え、
前記複数のメモリユニットは、カラム方向に隣接する前記メモリユニット同士が前記メモリユニットのロウ方向の配列ピッチ内でロウ方向に変位することにより千鳥状に配列され、前記カラム方向に隣接するメモリユニット同士は、それらのロウ方向の変位量に相当するピッチで配列されたカラム方向に延びる異なる前記ビット線にそれぞれ接続されている
ことを特徴とする半導体記憶装置。 - 前記複数のメモリユニットはロウ方向に所定ピッチで配列され、
前記ビット線はロウ方向に前記所定ピッチのn分の1(nは2以上の整数)のピッチで配列されている
ことを特徴とする請求項1記載の半導体記憶装置。 - 前記メモリユニットは、
前記半導体基板に対して垂直方向に延びる柱状に形成された半導体ボディと、
前記半導体ボディの側面を取り囲むように形成された電荷蓄積層と、
前記電荷蓄積層を介して前記半導体ボディの側面に接続され垂直方向に多層に配置された複数のワード線と、
前記複数のワード線に対して前記半導体ボディの端部側に配置された選択ゲート線と、
を備える
ことを特徴とする請求項1又は2記載の半導体記憶装置。 - 前記複数のメモリユニットは、2本のピラー半導体を基端部において接続したU字型の半導体ボディを有し、
前記メモリセルアレイの下側に前記各ビット線につながるセンスアンプ回路が形成されている
ことを特徴とする請求項1〜3のいずれか1項記載の半導体記憶装置。 - 前記ビット線のロウ方向の幅は、前記半導体ボディの直径よりも小さい
ことを特徴とする請求項1〜4のいずれか1項記載の半導体記憶装置。
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