JP2013004778A - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP2013004778A
JP2013004778A JP2011135093A JP2011135093A JP2013004778A JP 2013004778 A JP2013004778 A JP 2013004778A JP 2011135093 A JP2011135093 A JP 2011135093A JP 2011135093 A JP2011135093 A JP 2011135093A JP 2013004778 A JP2013004778 A JP 2013004778A
Authority
JP
Japan
Prior art keywords
memory
semiconductor
memory units
row direction
cell array
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2011135093A
Other languages
English (en)
Inventor
Yoshihiro Kono
良洋 河野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2011135093A priority Critical patent/JP2013004778A/ja
Priority to US13/524,750 priority patent/US8787061B2/en
Publication of JP2013004778A publication Critical patent/JP2013004778A/ja
Priority to US14/307,196 priority patent/US9281016B2/en
Priority to US15/007,880 priority patent/US9508740B2/en
Priority to US15/331,026 priority patent/US9929173B2/en
Priority to US15/897,811 priority patent/US10332907B2/en
Priority to US16/413,027 priority patent/US10672794B2/en
Priority to US16/852,990 priority patent/US11430805B2/en
Priority to US17/868,315 priority patent/US11917826B2/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】積層型の半導体記憶装置のパフォーマンスを向上させる。
【解決手段】実施形態によれば、半導体記憶装置は、半導体基板と、半導体基板に対して垂直方向に延び複数のメモリセルを直列接続してなる柱状に形成された複数のメモリユニットを、半導体基板に沿って二次元配列してなるメモリセルアレイと、メモリセルアレイの各メモリユニットの端部に接続される複数のビット線とを備える。複数のメモリユニットは、カラム方向に隣接する前記メモリユニット同士がメモリユニットのロウ方向の配列ピッチ内でロウ方向に変位することにより千鳥状に配列される。
【選択図】図５

Description

本実施形態は、例えば積層型の半導体記憶装置に関する。
近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置（積層型の半導体記憶装置）が多数提案されている。
例えば、半導体基板に対して垂直方向に延びる半導体ピラーを形成し、その側面に電荷蓄積層を介して垂直方向に多層に配置されたワード線を接続させることにより、メモリセルを垂直方向に直列に接続したメモリセルユニットを構成するものも、その一つとして知られている。半導体ピラーは、半導体基板上でカラム方向及びロウ方向にマトリクス状に配置され、カラム方向に配列された半導体ピラーの列に沿ってビット線が配置される。電荷蓄積層は、半導体ピラーの側面に沿って連続的に形成されているので、製造が容易で集積化に適している。製造技術の向上により、この種の積層型の半導体装置の更なる微細化によるパフォーマンスの向上が望まれている。
特開２００７−２６６１４３号
本実施形態は、パフォーマンスの向上可能な半導体記憶装置を提供する。
実施形態に係る半導体記憶装置は、半導体基板と、半導体基板に対して垂直方向に延び複数のメモリセルを直列接続してなる柱状に形成された複数のメモリユニットを、前記半導体基板に沿って二次元配列してなるメモリセルアレイと、前記メモリセルアレイの各メモリユニットの端部に接続される複数のビット線とを備える。前記複数のメモリユニットは、カラム方向に隣接する前記メモリユニット同士が前記メモリユニットのロウ方向の配列ピッチ内でロウ方向に変位することにより千鳥状に配列される。前記カラム方向に隣接するメモリユニット同士は、それらのロウ方向の変位量に相当するピッチで配列されたカラム方向に延びる異なる前記ビット線にそれぞれ接続されている。
第１の実施形態に係る半導体記憶装置の構成を示すブロック図である。 同実施形態に係る半導体記憶装置のメモリセルアレイの一部の回路図である。 同実施形態に係る半導体記憶装置のメモリセルアレイの一部の斜視図である。 同実施形態に係る半導体記憶装置のメモリセルアレイの一部の断面図である。 同実施形態に係る半導体記憶装置のメモリセルアレイの一部の平面図である。 比較例に係る半導体記憶装置のメモリセルアレイの一部の平面図である。 同実施形態に係る半導体記憶装置の一部を示す模式的斜視図である。 第２の実施形態に係る半導体記憶装置のメモリセルアレイの一部の斜視図である。 同実施形態に係る半導体記憶装置のメモリセルアレイの一部の平面図である。 同実施形態に係る半導体記憶装置のメモリセルアレイの一部の回路図である。 第３の実施形態に係る半導体記憶装置のメモリセルアレイの一部の平面図である。 第４の実施形態に係る半導体記憶装置のメモリセルアレイの一部の斜視図である。 第５の実施形態に係る半導体記憶装置の概略構成を示すブロック図である。 第６の実施形態に係る半導体記憶装置の概略構成を示すブロック図である。 第７の実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
以下、図面を参照して、半導体記憶装置の実施形態について説明する。
［第１の実施形態］
［全体構成］
先ず、図１を参照して、第１の実施形態に係る半導体記憶装置の全体構成について説明する。図１は、第１の実施形態に係る半導体記憶装置の構成を示すブロック図である。
第１の実施形態に係る半導体記憶装置は、図１に示すように、複数のメモリブロックＭＢを備えたメモリセルアレイ１１を有する。複数のメモリセルブロックＭＢ＃０〜＃ｊは、カラム方向（ビット線ＢＬの延びる方向）に配列される。メモリブロックＭＢ＃０〜＃ｊは、ビット線ＢＬ１〜ＢＬｎ及びソース線ＳＬに接続される。全メモリブロックＭＢ＃０〜＃ｊは、ビットＢＬ１〜ＢＬｎ及びソース線ＳＬを共有する。複数のメモリセルブロックＭＢ＃０〜＃ｊは、カラム方向に延びた複数のワード線ＷＬ及び複数の選択ゲート線ＳＧＤ，ＳＧＳに接続される。ワード線ＷＬは、ロウデコーダ１２に接続され、選択ゲート線ＳＧＤ，ＳＧＳは、ロウデコーダ１３に接続される。また、ビット線ＢＬは、センスアンプ１４を介してカラムデコーダ１５に接続される。
ロウデコーダ１２は、アドレスプリデコーダ１６から出力されたロウアドレスに基づいてワード線ＷＬを選択する。ロウデコーダ１２は、選択されたワード線ＷＬ及び非選択のワード線ＷＬに対して、それぞれワード線ドライバ１７で生成された電圧を転送する。
ロウデコーダ１３は、アドレスプリデコーダ１６から出力されたロウアドレスに基づいて活性化する図２に示すメモリユニットＭＵに対応したソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲートソース線ＳＧＤを選択する。ロウデコーダ１３は、選択されたソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲートソース線ＳＧＤに対して、選択ゲート線ドライバ１８で生成されたゲート電圧を転送する。
カラムデコーダ１５は、アドレスプリデコーダ１６から出力されたカラムアドレス信号をデコードし、データの入出力制御を行う。センスアンプ１４は、カラムデコーダ１５によって選択されたビット線ＢＬのデータをセンスし、ラッチする。コントローラ１９は、図示しないアドレス・コマンドレジスタから読み出し・書き込み・消去動作等を実行する信号を受けて、所定のシーケンスに従って、コア動作に必要な種々の電圧を発生する図示しない内部電圧発生回路を制御する。尚、ロウデコーダ１２、１３、センスアンプ１４、カラムデコーダ１５等の周辺回路はメモリセルアレイ１１の直下に形成することが可能である。
［メモリセルアレイ］
次に、図２〜図５を参照して、メモリセルアレイ１１の構成について説明する。図２はメモリセルアレイ１１の一つのメモリセルブロックＭＢの一部を示す回路図である。
メモリセルブロックＭＢは、図２に示すように、複数のメモリユニットＭＵを有する。このメモリユニットＭＵは、マトリクス状に配列されており、カラム方向に千鳥配列される。
メモリユニットＭＵの一端は、これらに沿って配置された２本のビット線ＢＬｊ，ＢＬｊ＋１に交互に接続される。具体的に、ビット線ＢＬ１、ＢＬ２に接続されたメモリユニットＭＵ（ＭＵ１〜ＭＵ４）を例として説明する。メモリユニットＭＵ１〜ＭＵ４は、カラム方向に千鳥配列される。
メモリユニットＭＵ１の一端は、ビット線ＢＬ１に接続される。メモリユニットＭＵ１に対してロウ方向にずれたメモリユニットＭＵ２の一端は、ビット線ＢＬ２に接続される。同様に、メモリユニットＭＵ１とロウ方向が同じメモリユニットＭＵ３の一端は、ビット線ＢＬ１に接続される。メモリユニットＭＵ３に対してロウ方向にずれたメモリユニットＭＵ４の一端は、ビット線ＢＬ２に接続される。
各メモリユニットＭＵの他端はソース線ＳＬに共通に接続されている。
メモリユニットＭＵは、直列接続された複数のメモリトランジスタＭＴｒ１〜ＭＴｒ８、及びメモリトランジスタＭＴｒ４，ＭＴｒ５の間に接続されたバックゲートトランジスタＢＴｒ、メモリストリングＭＳの両端にソース側選択トランジスタＳＳＴｒ及びドレイン側選択トランジスタＳＤＴｒを有する。メモリトランジスタＭＴｒ１〜ＭＴｒ８は、例えば半導体ボディ側面にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層の側面に形成された絶縁膜（電荷蓄積層より誘電率の高い絶縁膜）と、この絶縁膜側面に形成された制御ゲートとを有するＭＯＮＯＳ構造である。メモリトランジスタＭＴｒ１〜ＭＴｒ８は、この電荷蓄積層に電荷を蓄積させることで、そのしきい値電圧を変化させる。その結果、メモリトランジスタＭＴｒ１〜ＭＴｒ８は、それぞれこのしきい値電圧に対応した情報を記憶する。
メモリブロックＭＢにおいて、ロウ方向に配列されたメモリトランジスタＭＴｒｊのゲートは、ロウ方向に延びるワード線ＷＬｊに共通に接続される。また、１つのメモリブロックＭＢにおいて、各メモリユニットＭＵの対応するメモリトランジスタＭＴｒｊに接続されたワード線ＷＬｊは共通接続される。また、メモリユニットＭＵのバックゲートトランジスタＢＴｒのゲートは、バックゲート線ＢＧに共通接続される。
メモリブロックＭＢにおいて、ロウ方向に配列された各ドレイン側選択トランジスタＳＤＴｒのゲートは、ロウ方向に延びるドレイン側選択ゲート線ＳＧＤに共通接続されている。また、メモリブロックＭＢにおいて、ロウ方向に一列に配列された各ソース側選択トランジスタＳＳＴｒのゲートは、ロウ方向に延びるソース側選択ゲート線ＳＧＳに共通接続される。
次に、図３〜図５を参照して、第1実施形態に係るメモリセルアレイ１１の構造について説明する。
図３はメモリセルアレイ１１の一部の構成を示す斜視図である。
メモリセルアレイ１１は、図３に示すように、半導体基板２０の上にバックゲートトランジスタＢＴｒを折り返し部として両端（ソース端、ドレイン端）が垂直方向の上方に延びるＵ字型の柱状の半導体層３０を備えて構成される。半導体層３０は、その両端（上端）がカラム方向に沿うように配置され、カラム方向及びロウ方向に複数マトリクス状に配列されている。半導体層３０は、図４にその断面の一部を拡大して示すように、柱状の半導体ボディ３１と、その側面を覆うトンネル絶縁層３２、電荷蓄積層３３及びブロック絶縁層３４とにより構成されている。トンネル絶縁層３２及びブロック絶縁層３４としては、例えば酸化シリコン（ＳｉＯ２）等を用いることができる。電荷蓄積層３３としては、例えば窒化シリコン（ＳｉＮ）等を用いることができる。
半導体基板２０の上にはバックゲートＢＧが配置される。バックゲートトランジスタＢＴｒは、このバックゲートＢＧと半導体層３０の折り返し部とで形成される。ここで、折り返し部について図３を用いて説明する。半導体層３０は、第１の柱状部分３０Ａ、第２柱状部分３０Ｂ、折り返し部分３０Ｃを有する。折り返し部は、この図３の３０Ｃを指す。
一方の柱状の半導体層３０Ａの周囲には、半導体基板２０側から垂直方向上方にかけて、ワード線ＷＬ４，ＷＬ３，ＷＬ２，ＷＬ１及びソース側選択ゲート線ＳＧＳを形成する導電層が絶縁層を介してこの順に積層される。これら導電層が半導体層３０の側面に接続される。また、他方の柱状の半導体層３０Ｂの周囲には、半導体基板２０側から垂直方向上方にかけて、ワード線ＷＬ５，ＷＬ６，ＷＬ７，ＷＬ８及びドレイン側選択ゲート線ＳＧＤを形成する導電層が絶縁層を介してこの順に積層されており、これら導電層が半導体層３０の側面に接続される。これにより、メモリセルＭＴｒ１〜８は、ワード線ＷＬ１〜８を制御ゲート、Ｕ字型の半導体ボディ３１をチャネルボディーとして形成される。又、ソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤ及びバックゲートＢＧをゲートとして、Ｕ字型半導体層３０をボディーとして、それぞれソース側選択ゲートトランジスタＳＳＴｒ、ドレイン側選択ゲートトランジスタＳＤＴｒ及びバックゲートトランジスタＢＴｒを構成している。
即ち、メモリセルＭＴｒ１〜８及びバックゲートトランジスタＢＴｒは積層方向を長手方向としてメモリストリングＭＳを構成する。又、メモリストリングＭＳ、ドレイン側選択ゲートトランジスタＳＤＴｒ及びソース側選択ゲートトランジスタＳＳＴｒは、メモリユニットＭＵを構成する。メモリユニットＭＵのソース側、即ち半導体層３０の一方の端部はソース線ＳＬに接続される。メモリユニットＭＵのドレイン側、即ち半導体層３０の他方の端部はビット線コンタクトＢＣを介してビット線ＢＬに接続される。ビット線ＢＬ及びビット線コンタクトＢＣは半導体層３０よりも細く形成される。
図５はメモリセルアレイの一部の構成を示す平面図である。
図５に示す通り、本実施形態に係る半導体記憶装置において、メモリユニットＭＵは千鳥状に配置される。即ち、ロウ方向に隣接するメモリユニットＭＵは、ピッチＰ１の間隔で配置されており、カラム方向に隣接するメモリユニットＭＵは、互いにロウ方向に半ピッチＰ２（ピッチＰ１の半分）ずつシフトした位置に配置される。又、ビット線ＢＬはロウ方向にピッチＰ２で配列される。従って、カラム方向に隣接するメモリユニットＭＵは、異なるビット線ＢＬにそれぞれ接続される。
比較例として、図６に一般的な半導体記憶装置の平面図を示す。比較例では、ビット線ＢＬとメモリユニットＭＵのロウ方向のピッチが等しくなっている。
メモリユニットＭＵは、積層方向に深くメモリホールを形成し、電荷蓄積層及び絶縁層を側面に形成した半導体層を形成するので、微細化はビット線ＢＬほど容易ではない。これに対し、ビット線ＢＬは単純なラインアンドスペースによって描画可能であるため、例えば側壁転写プロセスなどにより、更なる微細化が容易である。具体的には、ビット線ＢＬは、半導体層３０の太さの１／ｎ（ｎは自然数）程度に形成することが可能である。
この点に着目し、本実施形態に係る半導体記憶装置においては、図５に示すように、メモリユニットＭＵを千鳥状に配置すると共に、ビット線ＢＬのロウ方向のピッチＰ２をメモリユニットＭＵのピッチＰ１の１／２にすることにより、比較例よりも２倍のビット線ＢＬに対する同時アクセスを可能にする。
以上のように、本実施形態によれば、比較例と同じ数のメモリユニットＭＵに対して、倍のビット線ＢＬが接続される。従って、本実施形態においては、図１に示したロウデコーダ１３で、隣接する異なるビット線、例えばＢＬ１及びＢＬ２にそれぞれ接続されるメモリユニットＭＵの選択トランジスタＳＤＴｒ，ＳＳＴｒを同時に選択することにより、一度の読み出し動作で読み出し・書込み可能なデータ数（ページ長）が従来例の２倍となり、読み出し速度を飛躍的に向上させることが可能となる。これにより、従来、ページ長を増やすにはメモリユニットＭＵをワード線ＷＬ方向に追加して配列する必要があったが、本実施形態においては回路面積を増大させること無くページ長を増加させることが可能となる。
尚、ビット線ＢＬはセンスアンプ１４に接続される為、ビット線の本数が増えると回路面積の増大を招く恐れがある。しかしながら、本実施形態に係る不揮発性半導体記憶装置は、メモリユニットＭＵのチャネルボディとしてＵ字型の半導体３０を用いる、いわゆるＰｙｐｅ型の半導体記憶装置である。従って、配線をメモリセルアレイ１１の上方にまとめることが可能であり、図７に示すようにメモリセルアレイ１１の下にセンスアンプ１４を形成することが可能となる。従って、回路面積はメモリセルアレイ１１の面積によって決定される。すなわち、本実施形態では、メモリセルアレイ１１の面積よりも回路面積が増大することを防止できる。
［第２の実施形態］
次に、図８〜図１０を参照して、第２の実施形態に係る半導体記憶装置の構成について説明する。図８は第２の実施形態に係るメモリセルアレイ１１の一部の構成を示す斜視図、図９は同メモリセルアレイ１１の平面図、図１０は同メモリセルアレイ１１の回路図である。尚、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
本実施形態が第１の実施形態と異なる点は、カラム方向に隣接するメモリユニットＭＵ間で、ソース側選択ゲート線ＳＧＳとドレイン側選択ゲート線ＳＧＤとを共有した点である。即ち、図９に示す一つのメモリユニットＭＵに着目したとき、カラム方向の一方の側に配置されたメモリユニットＭＵとは、例えばソース側選択ゲート線ＳＧＳを共有し、カラム方向の他方の側に配置されたメモリユニットＭＵとは、例えばドレイン側選択ゲート線ＳＧＤを共有する。
そして、図２に示した第１の実施形態におけるドレイン側選択ゲート線ＳＧＤ１及びＳＧＤ２は、第２の実施形態では、例えば図１０に示すように、共通に接続されてドレイン側選択ゲート線ＳＧＤ１′となる。同様に、図２に示した第１の実施形態におけるソース側選択ゲート線ＳＧＳ２及びＳＧＳ３は、第２の実施形態では、共通に接続されてソース側選択ゲート線ＳＧＳ２′となる。ドレイン側選択ゲート線ＳＧＤ１′、並びにソース側選択ゲート線ＳＧＳ１′及びＳＧＳ２′をアクティブにすることにより、図１０の上部２列のメモリユニットＭＵから同時にビット線ＢＬ１〜ＢＬｎを介してｎビットのデータがアクセスされる。
第２の実施形態によれば、図９に示すように、カラム方向に隣接するメモリユニットの選択ゲートＳＧＳ，ＳＧＤをそれぞれ独立に設ける第１の実施形態よりも、カラム方向に隣接するメモリユニットＭＵの間隔を、図９のＰ３で示すように、狭くすることができる。この結果、第３の実施形態においては、従来例と比較してワード線ＷＬを微細化できる。本実施形態のように、平板状のワード線ＷＬが複数積層される構造においては積層方向に重なるワード線ＷＬ間において寄生容量が発生する。しかしながら、本実施形態では、メモリユニットＭＵの間隔を狭くすることで、この寄生容量を低減でき、動作の省電力化及び高速化につながる。また、ワード線ＷＬが微細化可能であることにより、メモリセルアレイ１１のカラム方向の寸法も短くすることができると共に、ビット線ＢＬのカラム方向の長さも短くすることができる。これによっても動作の省電力化及び高速化を図ることができる。
［第３の実施形態］
図１１は、第３の実施形態に係る半導体記憶装置の一部を示す平面図である。
第１及び第２の実施形態においては、カラム方向に隣接するメモリユニットＭＵを、ロウ方向に半ピッチずつずらして配置していたが、第３の実施形態では、カラム方向に隣接するメモリユニットＭＵを、これよりも細かいピッチ、例えばメモリユニットＭＵのロウ方向のピッチＰ１の１／３のピッチＰ４ずつずらして配置する。この様な方法によれば、ページ長が更に増えて、更なる読み出し速度の向上が可能になる。
［第４の実施の形態］
次に、本発明の第４の実施の形態に係る半導体記憶装置について説明する。図１２は本実施形態に係る半導体記憶装置の一部の構成を示す斜視図である。第１〜第３の実施形態では、メモリユニットＭＵのチャネルボディとしてＵ字型の半導体層３０を用いたが、本実施形態では、メモリユニットＭＵのチャネルボディとしてピラー型（Ｉ型）半導体層４０を用いる。この様な構成においては、バックゲートトランジスタＢＴｒは設けず、ソース線ＳＬはメモリストリングＭＳの下部に配置される。
この様な構成においても、カラム方向に隣接するメモリセルユニットＭＵをロウ方向のピッチの１／２に変位させることにより、第１の実施形態と同様の効果得ることが可能である。尚、本実施形態においても第１の実施形態と同様に、カラム方向に隣接するメモリユニットＭＵをロウ方向のピッチの半ピッチよりも細かいピッチずつずらして構成することも可能である。
［第５の実施形態］
次に、図１３を参照して第４の実施形態について説明する。図１３は、本実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
本実施形態では、第１実施形態と同様、メモリユニットＭＵを千鳥配置することにより、ロウ方向に配列されたメモリユニットＭＵの数の２倍のビット線ＢＬを割り当てている。第１実施形態では、例えばロウ方向のメモリユニットＭＵの数と同数のセンスアンプを備える必要がある。すなわち、メモリユニットＭＵに接続されるビット線ＢＬと同数のセンスアンプが必要となる。しかし、本実施形態では、２本のビット線ＢＬで１つのセンスアンプ１４を交互に使用するため、ビット線ＢＬとセンスアンプ１４の間に選択回路ＳＥＬが設けられる。
この実施形態の場合、センスアンプの面積を従来と同様の面積に抑えることができる。選択回路よりもセンスアンプの方が大きな回路面積を必要とする。その結果、本実施形態のように、センスアンプの個数を削減することによって、全体として回路面積の増大を防止できる。隣接するビット線に交互にデータを読み出し、書き込みするために、各メモリユニットＭＵには、選択ゲート線ＳＧＳ及びＳＧＤがそれぞれ独立に供給されても良いし、選択ゲート線ＳＧＳ，ＳＧＤがメモリユニットＭＵのペアで共有されても良い。
［第６の実施形態］
図１４は、第６の実施形態に係る半導体記憶装置の概略構成を示すブロック図である。本実施形態の基本的な構成は第１の実施形態と同様であるが、センスアンプ１４として差動式のセンスアンプを使用する点において異なる。本実施形態において、カラム方向に隣接するメモリユニットＭＵの対応するメモリトランジスタＭＴｒのペアによりペアセルを構成し、このペアセルに互いに論理が異なるデータを記憶する。この場合、隣接するビット線ＢＬからペアのデータを読み出し、センスアンプ１４で差動検出する。
この実施形態によれば、ノイズやディスターブに強いメモリを構成することができる。
［第７の実施形態］
図１５は、第７の実施形態に係る半導体記憶装置の概略構成を示すブロック図である。本実施形態では、２本のビット線ＢＬのうち、一方のビット線ＢＬをセンスアンプ１４に接続し、他方のビット線ＢＬを接地して、シールド線として使用する。
本実施形態においては、１度に読み出すページのビット数を従来と同様にしつつ、ビット線ＢＬを１つおきにシールドとして用いることができるので、更なるデータ読み出しの安定化を図ることが可能となる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。本実施形態において示した回路構成等も当然に適宜変更可能である。これら実施形態やその変形は、発明の範囲に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１１…メモリセルアレイ、１２、１３…ロウデコーダ、１４…センスアンプ、１５…カラムデコーダ、１６…制御信号生成部、ＭＳ…メモリストリング、ＭＵ…メモリユニット、ＭＴｒ…メモリセル、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ…ドレイン側選択ゲート線、ＳＧＳ…ソース側選択ゲート線、ＳＤＴｒ…ドレイン側選択ゲートトランジスタ、ＳＳＴｒ…ソース側選択ゲートトランジスタ、ＢＧ…バックゲート、ＢＴｒ…バックゲートトランジスタ。

Claims (5)

  1. 半導体基板と、
    前記半導体基板に対して垂直方向に延び複数のメモリセルを直列接続してなる柱状に形成された複数のメモリユニットを、前記半導体基板に沿って二次元配列してなるメモリセルアレイと、
    前記メモリセルアレイの各メモリユニットの端部に接続される複数のビット線と
    を備え、
    前記複数のメモリユニットは、カラム方向に隣接する前記メモリユニット同士が前記メモリユニットのロウ方向の配列ピッチ内でロウ方向に変位することにより千鳥状に配列され、前記カラム方向に隣接するメモリユニット同士は、それらのロウ方向の変位量に相当するピッチで配列されたカラム方向に延びる異なる前記ビット線にそれぞれ接続されている
    ことを特徴とする半導体記憶装置。
  2. 前記複数のメモリユニットはロウ方向に所定ピッチで配列され、
    前記ビット線はロウ方向に前記所定ピッチのｎ分の１（ｎは２以上の整数）のピッチで配列されている
    ことを特徴とする請求項１記載の半導体記憶装置。
  3. 前記メモリユニットは、
    前記半導体基板に対して垂直方向に延びる柱状に形成された半導体ボディと、
    前記半導体ボディの側面を取り囲むように形成された電荷蓄積層と、
    前記電荷蓄積層を介して前記半導体ボディの側面に接続され垂直方向に多層に配置された複数のワード線と、
    前記複数のワード線に対して前記半導体ボディの端部側に配置された選択ゲート線と、
    を備える
    ことを特徴とする請求項１又は２記載の半導体記憶装置。
  4. 前記複数のメモリユニットは、２本のピラー半導体を基端部において接続したＵ字型の半導体ボディを有し、
    前記メモリセルアレイの下側に前記各ビット線につながるセンスアンプ回路が形成されている
    ことを特徴とする請求項１〜３のいずれか１項記載の半導体記憶装置。
  5. 前記ビット線のロウ方向の幅は、前記半導体ボディの直径よりも小さい
    ことを特徴とする請求項１〜４のいずれか１項記載の半導体記憶装置。
JP2011135093A 2011-06-17 2011-06-17 半導体記憶装置 Pending JP2013004778A (ja)

Priority Applications (9)

Application Number Priority Date Filing Date Title
JP2011135093A JP2013004778A (ja) 2011-06-17 2011-06-17 半導体記憶装置
US13/524,750 US8787061B2 (en) 2011-06-17 2012-06-15 Semiconductor memory device
US14/307,196 US9281016B2 (en) 2011-06-17 2014-06-17 3D stacked semiconductor memory devices with sense amplifier electrically connected to a selecting circuit
US15/007,880 US9508740B2 (en) 2011-06-17 2016-01-27 3D stacked semiconductor memory architecture with conductive layer arrangement
US15/331,026 US9929173B2 (en) 2011-06-17 2016-10-21 Method of controlling a semiconductor memory device
US15/897,811 US10332907B2 (en) 2011-06-17 2018-02-15 Semiconductor memory device with three-dimensional memory cells
US16/413,027 US10672794B2 (en) 2011-06-17 2019-05-15 Semiconductor memory device including three-dimensional memory cell arrays
US16/852,990 US11430805B2 (en) 2011-06-17 2020-04-20 Semiconductor memory device including three-dimensional memory cell arrays
US17/868,315 US11917826B2 (en) 2011-06-17 2022-07-19 Semiconductor memory device with three-dimensional memory cells

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011135093A JP2013004778A (ja) 2011-06-17 2011-06-17 半導体記憶装置

Publications (1)

Publication Number Publication Date
JP2013004778A true JP2013004778A (ja) 2013-01-07

Family

ID=47353547

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011135093A Pending JP2013004778A (ja) 2011-06-17 2011-06-17 半導体記憶装置

Country Status (2)

Country Link
US (8) US8787061B2 (ja)
JP (1) JP2013004778A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014528175A (ja) * 2011-09-22 2014-10-23 インテル・コーポレーション セルピッチおよびビットラインピッチが整合しないｎａｎｄメモリアレイ
JP2015079862A (ja) * 2013-10-17 2015-04-23 株式会社東芝 不揮発性半導体記憶装置
JP2016139808A (ja) * 2016-02-10 2016-08-04 インテル・コーポレーション セルピッチおよびビットラインピッチが整合しないｎａｎｄメモリアレイ
WO2016143035A1 (ja) * 2015-03-09 2016-09-15 株式会社 東芝 半導体記憶装置
WO2018180228A1 (ja) * 2017-03-31 2018-10-04 ソニーセミコンダクタソリューションズ株式会社 メモリ装置

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013004778A (ja) * 2011-06-17 2013-01-07 Toshiba Corp 半導体記憶装置
JP2013012553A (ja) * 2011-06-28 2013-01-17 Toshiba Corp 半導体記憶装置
TWI545696B (zh) * 2013-09-10 2016-08-11 Toshiba Kk Semiconductor memory device and manufacturing method thereof
US9355725B2 (en) * 2013-12-12 2016-05-31 Cypress Semiconductor Corporation Non-volatile memory and method of operating the same
CN105304634B (zh) * 2014-07-18 2018-05-11 旺宏电子股份有限公司 三维存储装置
JP2016054272A (ja) * 2014-09-04 2016-04-14 株式会社東芝 半導体記憶装置
JP2016162475A (ja) 2015-03-04 2016-09-05 株式会社東芝 半導体記憶装置
US9542979B1 (en) * 2015-08-25 2017-01-10 Macronix International Co., Ltd. Memory structure
US9780105B2 (en) 2015-12-30 2017-10-03 Toshiba Memory Corporation Semiconductor memory device including a plurality of columnar structures and a plurality of electrode films
JP6495838B2 (ja) * 2016-01-27 2019-04-03 東芝メモリ株式会社 半導体記憶装置及びその製造方法
US10991708B2 (en) 2016-09-21 2021-04-27 Toshiba Memory Corporation Semiconductor device for preventing an increase in resistance difference of an electrode layer
IT201700061469A1 (it) 2017-06-06 2018-12-06 Sabrina Barbato Dispositivo di memoria 3d con stringhe di celle di memoria ad “u”
WO2019168752A1 (en) * 2018-02-27 2019-09-06 Micron Technology, Inc Three dimensional memory devices
JP2020035913A (ja) 2018-08-30 2020-03-05 キオクシア株式会社 半導体記憶装置
JP2020047348A (ja) * 2018-09-19 2020-03-26 キオクシア株式会社 半導体記憶装置及びその制御方法
JP2021027290A (ja) 2019-08-08 2021-02-22 キオクシア株式会社 半導体記憶装置
WO2022234656A1 (ja) * 2021-05-07 2022-11-10 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を有するメモリ装置
US11871518B1 (en) 2023-06-19 2024-01-09 HKC Corporation Limited Backlight module and display device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003007868A (ja) * 2001-06-22 2003-01-10 Fujio Masuoka 半導体記憶装置
JP2007266143A (ja) * 2006-03-27 2007-10-11 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2011003642A (ja) * 2009-06-17 2011-01-06 Toshiba Corp 欠陥検査方法
JP2011035169A (ja) * 2009-07-31 2011-02-17 Renesas Electronics Corp 不揮発性半導体記憶装置及びその製造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3766181B2 (ja) 1996-06-10 2006-04-12 株式会社東芝 半導体記憶装置とそれを搭載したシステム
KR100483035B1 (ko) 2001-03-30 2005-04-15 샤프 가부시키가이샤 반도체 기억장치 및 그 제조방법
JP3566269B2 (ja) 2002-06-07 2004-09-15 富士通株式会社 リードフレーム及びその製造方法、及び半導体装置。
US7952904B2 (en) * 2006-08-30 2011-05-31 Guobiao Zhang Three-dimensional memory-based three-dimensional memory module
JP2008192708A (ja) 2007-02-01 2008-08-21 Toshiba Corp 不揮発性半導体記憶装置
US20080285350A1 (en) * 2007-05-18 2008-11-20 Chih Chieh Yeh Circuit and method for a three dimensional non-volatile memory
JP2009094237A (ja) 2007-10-05 2009-04-30 Toshiba Corp 不揮発性半導体記憶装置
US7663900B2 (en) * 2007-12-31 2010-02-16 Hitachi Global Storage Technologies Netherlands B.V. Tree-structure memory device
JP4591560B2 (ja) 2008-06-24 2010-12-01 ソニー株式会社 電池パックおよび制御方法
JP2010098067A (ja) 2008-10-15 2010-04-30 Toshiba Corp 半導体装置
US8081516B2 (en) 2009-01-02 2011-12-20 Macronix International Co., Ltd. Method and apparatus to suppress fringing field interference of charge trapping NAND memory
US8644046B2 (en) * 2009-02-10 2014-02-04 Samsung Electronics Co., Ltd. Non-volatile memory devices including vertical NAND channels and methods of forming the same
JP2010219409A (ja) 2009-03-18 2010-09-30 Toshiba Corp 不揮発性半導体記憶装置
GB0913979D0 (en) 2009-08-10 2009-09-16 Domain Licences Ltd Downhole device
JP2011061159A (ja) * 2009-09-14 2011-03-24 Toshiba Corp 不揮発性半導体記憶装置
KR101691092B1 (ko) * 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
JP5508944B2 (ja) * 2010-06-08 2014-06-04 株式会社東芝 半導体記憶装置
US8237213B2 (en) * 2010-07-15 2012-08-07 Micron Technology, Inc. Memory arrays having substantially vertical, adjacent semiconductor structures and the formation thereof
US8503213B2 (en) * 2011-01-19 2013-08-06 Macronix International Co., Ltd. Memory architecture of 3D array with alternating memory string orientation and string select structures
JP2013004778A (ja) * 2011-06-17 2013-01-07 Toshiba Corp 半導体記憶装置
JP2013012553A (ja) 2011-06-28 2013-01-17 Toshiba Corp 半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003007868A (ja) * 2001-06-22 2003-01-10 Fujio Masuoka 半導体記憶装置
JP2007266143A (ja) * 2006-03-27 2007-10-11 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2011003642A (ja) * 2009-06-17 2011-01-06 Toshiba Corp 欠陥検査方法
JP2011035169A (ja) * 2009-07-31 2011-02-17 Renesas Electronics Corp 不揮発性半導体記憶装置及びその製造方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9208881B2 (en) 2011-09-22 2015-12-08 Intel Corporation NAND memory array with mismatched cell and bitline pitch
JP2014528175A (ja) * 2011-09-22 2014-10-23 インテル・コーポレーション セルピッチおよびビットラインピッチが整合しないｎａｎｄメモリアレイ
US9659952B2 (en) 2011-09-22 2017-05-23 Intel Corporation NAND memory array with mismatched cell and bitline pitch
US10090313B2 (en) 2011-09-22 2018-10-02 Intel Corporation NAND memory array with mismatched cell and bitline pitch
JP2015079862A (ja) * 2013-10-17 2015-04-23 株式会社東芝 不揮発性半導体記憶装置
US10229924B2 (en) 2015-03-09 2019-03-12 Toshiba Memory Corporation Semiconductor memory device
WO2016143035A1 (ja) * 2015-03-09 2016-09-15 株式会社 東芝 半導体記憶装置
JP2016139808A (ja) * 2016-02-10 2016-08-04 インテル・コーポレーション セルピッチおよびビットラインピッチが整合しないｎａｎｄメモリアレイ
WO2018180228A1 (ja) * 2017-03-31 2018-10-04 ソニーセミコンダクタソリューションズ株式会社 メモリ装置
CN110462815A (zh) * 2017-03-31 2019-11-15 索尼半导体解决方案公司 存储器装置
JPWO2018180228A1 (ja) * 2017-03-31 2020-02-06 ソニーセミコンダクタソリューションズ株式会社 メモリ装置
US10991762B2 (en) 2017-03-31 2021-04-27 Sony Semiconductor Solutions Corporation Memory unit
JP7136766B2 (ja) 2017-03-31 2022-09-13 ソニーセミコンダクタソリューションズ株式会社 メモリ装置

Also Published As

Publication number Publication date
US10672794B2 (en) 2020-06-02
US8787061B2 (en) 2014-07-22
US20170040341A1 (en) 2017-02-09
US11917826B2 (en) 2024-02-27
US20140293695A1 (en) 2014-10-02
US9281016B2 (en) 2016-03-08
US20120320652A1 (en) 2012-12-20
US9508740B2 (en) 2016-11-29
US20160141303A1 (en) 2016-05-19
US10332907B2 (en) 2019-06-25
US11430805B2 (en) 2022-08-30
US20190267399A1 (en) 2019-08-29
US9929173B2 (en) 2018-03-27
US20200251493A1 (en) 2020-08-06
US20180175058A1 (en) 2018-06-21
US20220352205A1 (en) 2022-11-03

Similar Documents

Publication Publication Date Title
US11917826B2 (en) Semiconductor memory device with three-dimensional memory cells
US20210375923A1 (en) Semiconductor memory device with a three-dimensional stacked memory cell structure
TWI724338B (zh) 半導體記憶裝置及進行寫入動作之方法
JP5814867B2 (ja) 半導体記憶装置
US11705443B2 (en) Semiconductor memory device
JP2019212687A (ja) 半導体メモリ
JP2017163114A (ja) 半導体記憶装置
JP2015177002A (ja) 半導体記憶装置
CN112750488B (zh) 半导体存储装置
JP2020145296A (ja) 半導体記憶装置
JP2014192243A (ja) 半導体記憶装置
JP2013004629A (ja) 半導体記憶装置
JP2013065382A (ja) 不揮発性半導体記憶装置
TWI809478B (zh) 半導體記憶裝置
JP2022170342A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20130221

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130827

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140530

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140624

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20141021