JPWO2018180228A1 - メモリ装置 - Google Patents

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Abstract

本開示の一実施形態に係るメモリ装置において、メモリセルアレイは、複数のメモリセルのうち、対応する第４配線および第１配線が互いに異なる複数の第１メモリセルに対して同時にアクセスがなされたときに、各第１メモリセルと共通の第４配線に対応するメモリセルに対しても同時にアクセスがなされることのない複数の第１メモリセルへの同時アクセスが可能に構成されている。

Description

本開示は、メモリ装置に関する。
近年、フラッシュメモリ等に比べてより高速にデータアクセスが可能な不揮発性メモリデバイスとして、抵抗変化メモリ(Resistive Random Access Memory:ReRAM)が注目されいる。抵抗変化メモリの一形態として、例えば、基板面に水平なワード線(Wordline:WL)と、基板面に垂直なビット線(Bitline:BL)との各交点に、可変抵抗素子からなるメモリセルを有する、Vertical 3D ReRAM と呼ばれる構造が挙げられる。
特開２０１５−１７０８５２号公報 特開２０１６−１６７３３２号公報
Vertical 3D ReRAMの重要な開発課題は、ワード線の積層数を増加させることであり、これにより単位面積あたりの容量を拡大し、より低コストなメモリ装置を実現することができる。このとき、ワード線が厚いと、ビット線の製造が困難になる。そのため、ワード線を可能な限り薄くすることが求められる。一方、ワード線を薄くすると、シート抵抗値が増加し、メモリセルへのアクセス時のワード線における電圧低下が、設計上の制約となる。従って、ワード線における電圧低下を抑えて、高いアクセス速度を得ることの可能なメモリ装置を提供することが望ましい。
本開示の一実施形態に係る第１のメモリ装置は、メモリセルアレイと、メモリセルアレイへのアクセスを行う駆動回路とを備えている。メモリセルアレイは、複数の第１配線と、複数の第２配線と、複数の第３配線と、複数の抵抗変化型のメモリセルと、複数のトランジスタと、複数の第４配線とを有している。複数の第１配線は、第１方向に延在している。複数の第１配線は、第１方向と直交する第２方向と、第１方向および第２方向と直交する第３方向とに並んで配置されている。複数の第２配線は、第１方向に延在している。複数の第２配線は、第２方向に並んで配置されている。複数の第３配線は、第３方向に延在している。複数の第３配線は、第１方向と第２方向とに並んで配置されるとともに、第３方向から見たときに第２方向において互いに隣接する２つの第１配線の間隙を貫通するように配置されている。複数の抵抗変化型のメモリセルは、各第３配線と各第１配線とが互いに対向する箇所ごとに１つずつ設けられている。複数のトランジスタは、第３配線ごとに１つずつ設けられている。複数のトランジスタの各々のゲートが、対応する第２配線に接続されている。複数の第４配線は、第２方向に延在している。複数の第４配線は、第１方向に並んで配置され、第２方向に並んで配置された複数の第３配線ごとに１本ずつ設けられている。各第４配線が、対応する複数の第３配線に対して、トランジスタを介して接続されている。メモリセルアレイは、複数のメモリセルのうち、対応する第４配線および第１配線が互いに異なる複数の第１メモリセルに対して同時にアクセスがなされたときに、各第１メモリセルと共通の第４配線に対応するメモリセルに対しても同時にアクセスがなされることのない複数の第１メモリセルへの同時アクセスが可能に構成されている。
本開示の一実施形態に係る第１のメモリ装置では、複数のメモリセルのうち、対応する第４配線および第１配線が互いに異なる複数の第１メモリセルに対して同時にアクセスがなされたときに、各第１メモリセルと共通の第４配線に対応するメモリセルに対しても同時にアクセスがなされることのない複数の第１メモリセルへの同時アクセスが可能である。これにより、アクセス電流を１本の第１配線に集中させることなく、複数のメモリセルにアクセスすることができる。
本開示の一実施形態に係る第２のメモリ装置は、メモリセルアレイと、メモリセルアレイへのアクセスを行う駆動回路とを備えている。メモリセルアレイは、複数の第１配線と、複数の第２配線と、複数の第３配線と、複数の抵抗変化型のメモリセルと、複数のトランジスタと、複数の第４配線とを有している。複数の第１配線は、第１方向に延在している。複数の第１配線は、第１方向と直交する第２方向と、第１方向および第２方向と直交する第３方向とに並んで配置されている。複数の第２配線は、第１方向に延在している。複数の第２配線は、第２方向に並んで配置されている。複数の第３配線は、第３方向に延在している。複数の第３配線は、第１方向と第２方向とに並んで配置されるとともに、第３方向から見たときに第２方向において互いに隣接する２つの第１配線の間隙を貫通するように配置されている。複数の抵抗変化型のメモリセルは、各第３配線と各第１配線とが互いに対向する箇所ごとに１つずつ設けられている。複数のトランジスタは、第３配線ごとに１つずつ設けられている。複数のトランジスタの各々のゲートが、対応する第２配線に接続されている。複数の第４配線は、第２方向に延在している。複数の第４配線は、第１方向に並んで配置され、第２方向に並んで配置された複数の第３配線ごとに１本ずつ設けられている。各第４配線が、対応する複数の第３配線に対して、トランジスタを介して接続されている。第２のメモリ装置において、駆動回路は、複数のメモリセルのうち、対応する第４配線が互いに共通するとともに対応する第１配線が互いに異なる複数の第１メモリセルに対して同時にアクセスする。
本開示の一実施形態に係る第２のメモリ装置では、複数のメモリセルのうち、対応する第４配線が互いに共通するとともに対応する第１配線が互いに異なる複数の第１メモリセルに対して同時にアクセスが行われる。これにより、アクセス電流を１本の第１配線に集中させることなく、複数のメモリセルに対して、同じ値を書き込むことができる。
本開示の一実施形態に係る第１のメモリ装置によれば、アクセス電流を１本の第１配線に集中させることなく、複数のメモリセルにアクセスすることができるようにしたので、第１配線における電圧降下を抑えて、高いアクセス速度を得ることができる。
本開示の一実施形態に係る第２のメモリ装置によれば、アクセス電流を１本の第１配線に集中させることなく、複数のメモリセルに対して、同じ値を書き込むことができるようにしたので、第１配線における電圧降下を抑えて、高いアクセス速度を得ることができる。
なお、本開示の効果は、ここに記載された効果に必ずしも限定されず、本明細書中に記載されたいずれの効果であってもよい。
本開示の第１の実施の形態に係るメモリ装置の概略構成例を表す図である。 図１のメモリセルアレイユニットの概略構成例を表す図である。 図１のメモリセルアレイの斜視構成例を表す図である。 図３のメモリ装置の側面構成例を表す図である。 図３のメモリセルアレイの上面構成例を表す図である。 図３のメモリセルアレイの一部を拡大して表す図である。 図３のメモリセルアレイの一部を拡大して表す図である。 図３のメモリセルアレイの各配線のレイアウトの一例を模式的に表す図である。 比較例に係るメモリセルアレイの各配線のレイアウトを模式的に表す図である。 図８のメモリセルアレイの各配線のレイアウトの一変形例を模式的に表す図である。 図８のメモリセルアレイの各配線のレイアウトの一変形例を模式的に表す図である。 図８のメモリセルアレイの各配線のレイアウトの一変形例を模式的に表す図である。 本開示の第２の実施の形態に係るメモリ装置の概略構成例を表す図である。 図１３のメモリセルアレイユニットの概略構成例を表す図である。 図１４のメモリセルアレイの斜視構成例を表す図である。 図１４のメモリセルアレイの側面構成例を表す図である。 図１４のメモリセルアレイの断面構成例を表す図である。 図１７のメモリセルアレイの上面構成例を表す図である。 図１８のメモリセルアレイの各配線のレイアウトの一例を模式的に表す図である。 本開示の第３の実施の形態に係るメモリ装置の概略構成例を表す図である。 図２０のメモリセルアレイユニットの概略構成例を表す図である。 図２１のメモリセルアレイの各配線のレイアウトの一例を模式的に表す図である。 図２、図１０、図１１または図１２のメモリセルアレイを複数備えたメモリ装置におけるメモリセルアレイユニットの概略構成例を表す図である。 図２３のメモリ装置の側面構成例を表す図である。 図２２のメモリセルアレイを複数備えたメモリ装置におけるメモリセルアレイユニットの概略構成例を表す図である。 図２５のメモリ装置の側面構成例を表す図である。
以下、本開示を実施するための形態について、図面を参照して詳細に説明する。以下の説明は本開示の一具体例であって、本開示は以下の態様に限定されるものではない。また、本開示は、各図に示す各構成要素の配置や寸法、寸法比などについても、それらに限定されるものではない。

１．第１の実施の形態
複数のビット線を互い違いに配置した例（図１〜図８）
比較例：複数のビット線を格子状に配置した例（図９）
２．第１の実施の形態の変形例
変形例Ａ：選択ゲート線の短絡を割愛した例（図１０）
変形例Ｂ：グローバルビット線の本数を増やした例（図１１）
変形例Ｃ：４ビット同時アクセスを行う例（図１２）
３．第２の実施の形態
左右の櫛状のワード線をそれぞれ２分割した例（図１３〜図１９）
４．第２の実施の形態の変形例
４ビット同時アクセスを行う例
５．第３の実施の形態
選択ゲート線の制御によりアクセス電流の集中を回避した例（図２０〜図２２）
６．第４の実施の形態
複数のメモリセルアレイを備えた例（図２３〜図２６）
＜１．第１の実施の形態＞
[構成]
図１は、第１の実施の形態に係る情報処理システムの機能ブロックの一例を表したものである。この情報処理システムは、ホストコンピュータ１００およびメモリ装置２００を備えている。メモリ装置２００は、メモリコントローラ３００、メモリセルアレイユニット４００および電源回路５００を備えている。
（ホストコンピュータ１００）
ホストコンピュータ１００は、メモリ装置２００を制御するものである。具体的には、ホストコンピュータ１００は、アクセス先の論理アドレスを指定するコマンドを発行して、そのコマンドやデータをメモリ装置２００に供給する。また、ホストコンピュータ１００は、メモリ装置２００から出力されたデータを受け取る。ここで、コマンドは、メモリ装置２００を制御するためのものであり、例えば、データの書き込み処理を指示するライトコマンド、または、データの読み出し処理を指示するリードコマンドを含む。また、論理アドレスは、ホストコンピュータ１００が定義するアドレス空間において、ホストコンピュータ１００がメモリ装置２００にアクセスする際のアクセス単位の領域ごとに割り振られたアドレスである。このアクセス単位の領域を以下、「セクタ」と称する。
（メモリコントローラ３００）
メモリコントローラ３００は、メモリセルアレイユニット４００を制御するものである。メモリコントローラ３００は、ホストコンピュータ１００から、論理アドレスを指定するライトコマンドを受け取る。また、メモリコントローラ３００は、ライトコマンドに従って、データの書き込み処理を実行する。この書き込み処理においては、論理アドレスが物理アドレスに変換され、その物理アドレスにデータが書き込まれる。ここで、物理アドレスは、メモリコントローラ３００がメモリセルアレイユニット４００にアクセスする際のアクセス単位ごとにメモリセルアレイユニット４００において割り振られたアドレスである。メモリコントローラ３００がメモリセルアレイユニット４００にアクセスする単位は、例えば、セクタと同一であるものとする。この場合、メモリセルアレイユニット４００において、セクタごとに物理アドレスが割り当てられる。また、メモリコントローラ３００は、論理アドレスを指定するリードコマンドを受け取ると、その論理アドレスを物理アドレスに変換し、その物理アドレスからデータを読み出す。そして、メモリコントローラ３００は、読み出したデータをリードデータとしてホストコンピュータ１００に出力する。メモリコントローラ３００によるアクセス単位は、ホストコンピュータ１００によるアクセス単位と同一となっていてもよいし、異なっていてもよい。
（電源回路５００）
電源回路５００は、メモリセルアレイユニット４００に対して所望の電圧を供給するものである。具体的には、電源回路５００は、後述のＧＢＬドライバ２１、ＷＬドライバ２２およびＳＧドライバ２３に対して、動作モード（書込、読出など）などに応じて必要となる各種電圧を供給する。
（メモリセルアレイユニット４００）
次に、メモリセルアレイユニット４００について説明する。図２は、メモリセルアレイユニット４００の機能ブロックの一例を表したものである。メモリセルアレイユニット４００は、例えば、半導体チップで構成されている。メモリセルアレイユニット４００は、メモリセルアレイ１０および駆動回路２０を有している。駆動回路２０は、メモリコントローラ３００との間で、コマンド、ライトデータおよびリードデータなどをやりとりする。駆動回路２０は、ライトコマンドに従って、メモリセルアレイ１０にデータを書き込み、リードコマンドに従って、メモリセルアレイ１０からデータを読み出す。駆動回路２０については、後に詳述するものとする。
図３は、メモリセルアレイユニット４００の斜視構成の一例を表したものである。図４は、メモリセルアレイユニット４００の側面構成の一例を表したものである。図５は、メモリセルアレイユニット４００の上面構成の一例を表したものである。図６、図７は、メモリセルアレイユニット４００の一部を拡大して表したものである。
（メモリセルアレイ１０）
メモリセルアレイ１０は、所謂クロスポイントアレイ構造を備えており、例えば、図３〜図６に示したように、各ワード線ＷＬと各ビット線ＢＬとが互いに対向する位置（クロスポイント）ごとに１つずつ、抵抗変化型のメモリセルＭＣを備えている。つまり、メモリセルアレイ１０は、複数のワード線ＷＬと、複数のビット線ＢＬと、クロスポイントごとに１つずつ配置された複数のメモリセルＭＣとを備えている。クロスポイントには、例えば、図６の右下の図に示したように、ビット線ＢＬの周囲を覆う抵抗変化層Ｒｘが配置されており、この抵抗変化層Ｒｘを挟み込むようにして、ワード線ＷＬおよびビット線ＢＬが配置されている。抵抗変化層Ｒｘは、例えば、印加電圧を所定の閾値電圧以上に上げることにより低抵抗状態に変化し、印加電圧を上記の閾値電圧より低い電圧に下げることにより高抵抗状態に変化するものである。ワード線ＷＬは、本開示の「第１配線」の一具体例に相当する。ビット線ＢＬは、本開示の「第３配線」の一具体例に相当する。なお、以下では、ワード線ＷＬを簡潔に「ＷＬ」とだけ記載するものとする。同様に、ビット線ＢＬを簡潔に「ＢＬ」とだけ記載するものとする。
メモリセルアレイ１０は、さらに、複数の選択ゲート線ＳＧと、各々のゲートが選択ゲート線ＳＧに接続された垂直型の複数のトランジスタＴＲと、各々が、対応する複数のＢＬに対して、トランジスタＴＲを介して接続された複数のグローバルビット線ＧＢＬとを備えている。選択ゲート線ＳＧは、本開示の「第２配線」の一具体例に相当する。グローバルビット線ＧＢＬは、本開示の「第４配線」の一具体例に相当する。なお、以下では、選択ゲート線ＳＧを簡潔に「ＳＧ」とだけ記載するものとする。同様に、グローバルビット線ＧＢＬを簡潔に「ＧＢＬ」とだけ記載するものとする。
各ＷＬは、Ｘ軸方向（第１方向）に延在している。複数のＷＬは、Ｘ軸方向と直交するＹ軸方向（第２方向）と、Ｘ軸方向およびＹ軸方向の双方と直交するＺ軸方向（第３方向）とに並んで配置されている。複数のＷＬは、階層構造を構成しており、各階層において、複数のＷＬは、Ｙ軸方向に並んで配置されている。以下では、ＷＬなどの階層番号を明示する際には、階層番号として（１），（２），（３）・・・を用いるものとし、最表面の階層番号を（１）と表現するものとする。
各ＳＧは、Ｘ軸方向に延在している。複数のＳＧは、Ｙ軸方向に並んで配置されている。各ＢＬは、Ｚ軸方向に延在している。複数のＢＬは、Ｘ軸方向とＹ軸方向とに並んで配置されるとともに、Ｚ軸方向から見たときにＹ軸方向において互いに隣接する２つのＷＬの間隙を貫通するように配置されている。ＢＬの配列の特徴については、後に詳述するものとする。
各ＧＢＬは、Ｙ軸方向に延在している。複数のＧＢＬは、Ｘ軸方向に並んで配置され、Ｙ軸方向に並んで配置された複数のＢＬごとに１本ずつ設けられている。複数のＧＢＬの各々は、対応する複数のＢＬに対して、トランジスタＴＲのソースおよびドレインを介して接続されている。
ここで、各階層において、Ｙ軸方向に並んで配置された複数のＷＬのうち、偶数番目の複数のＷＬは、左側の接続部ＣＬｌによって互いに電気的に接続されており、かつ、左側の櫛歯配線Ｃｏｌの櫛歯を構成している。各階層において、櫛歯配線Ｃｏｌは、左側の複数のＷＬ（ＷＬｌ）と、左側の接続部ＣＬｌとによって構成されている。例えば、第１階層において、櫛歯配線Ｃｏｌ（１）は、複数のＷＬｌ（１）（例えば、偶数番目に該当する８本のＷＬ＜２ｋ＞（ｋ＝１〜８））と、接続部ＣＬｌ（１）とによって構成されている。接続部ＣＬｌは、本開示の「第２接続部」の一具体例に相当する。櫛歯配線Ｃｏｌは、本開示の「第２櫛歯配線」の一具体例に相当する。
各階層において、Ｙ軸方向に並んで配置された複数のＷＬのうち、奇数番目の複数のＷＬは、右側の接続部ＣＬｒによって互いに電気的に接続されており、かつ、右側の櫛歯配線Ｃｏｒの櫛歯を構成している。各階層において、櫛歯配線Ｃｏｒは、右側の複数のＷＬ（ＷＬｒ）と、右側の接続部ＣＬｒとによって構成されている。例えば、第１階層において、櫛歯配線Ｃｏｒ（１）は、複数のＷＬｒ（１）（例えば、奇数番目に該当する９本のＷＬ＜２ｋ−１＞（ｋ＝１〜９））と、接続部ＣＬｒ（１）とによって構成されている。接続部ＣＬｒは、本開示の「第１接続部」の一具体例に相当する。櫛歯配線Ｃｏｒは、本開示の「第１櫛歯配線」の一具体例に相当する。
複数の櫛歯配線Ｃｏｒにおいて、複数のＷＬｒを互いに接続する接続部ＣＬｒの、Ｘ軸方向の長さは、回路基板２０Ａから離れるにつれて短くなっており、それにより、複数の接続部ＣＬｒは、階段状に配置されている。複数の櫛歯配線Ｃｏｌにおいて、複数のＷＬｌを互いに接続する接続部ＣＬｌの、Ｘ軸方向の長さは、回路基板２０Ａから離れるにつれて短くなっており、それにより、複数の接続部ＣＬｌは、階段状に配置されている。
駆動回路２０は、複数のＳＧのうち互いに隣接しない複数本のＳＧを同時に選択することにより、複数のメモリセルＭＣにアクセスすることができるように構成されている。具体的には、駆動回路２０は、複数のＧＢＬを駆動するＧＢＬドライバ２１（第１駆動回路）と、複数のＷＬを駆動するＷＬドライバ２２（第２駆動回路）と、複数のＳＧを駆動するＳＧドライバ２３（第３駆動回路）とを有している。
ＧＢＬドライバ２１は、メモリコントローラ３００による制御に基づいて、複数のＧＢＬの中から複数のＧＢＬを選択する。ＧＢＬドライバ２１は、例えば、メモリセルＭＣに書き込む値を一時的に保持する書込ラッチ２１Ｃと、メモリセルＭＣに記録された値を判定して出力するセンスアンプ２１Ｂとを有している。ＧＢＬドライバ２１は、さらに、例えば、選択・非選択のＧＢＬに与える電圧を、動作モード（読出、書込など）や、書き込む値によって切り換えて供給する電圧選択回路２１Ｄを有している。電圧選択回路２１Ｄは、例えば、書込ラッチ２１Ｃから入力される書込データＷｄａｔａに基づいて、ＧＢＬに与える電圧を決定する。ＧＢＬドライバ２１は、さらに、例えば、複数のＧＢＬから所定のＧＢＬを選択し、選択したＧＢＬに対して、電圧選択回路２１Ｄから供給された電圧を与え、非選択のＧＢＬに対して、所定の固定電圧を与えるマルチプレクサ２１Ａを有している。
ＷＬドライバ２２は、メモリコントローラ３００による制御に基づいて、各ＷＬに対して所定の電圧を印加する。ＷＬドライバ２２は、例えば、選択・非選択のＷＬに与える電圧を、動作モード（読出、書込など）や、書き込む値によって切り換えて供給する電圧選択回路２２Ｂを有している。ＷＬドライバ２２は、さらに、例えば、複数のＷＬから所定のＷＬを選択し、選択したＷＬに対して、電圧選択回路２２Ｂから供給された電圧を与え、非選択のＷＬに対して、所定の固定電圧を与えるマルチプレクサ２２Ａを有している。
ＳＧドライバ２３は、メモリコントローラ３００による制御に基づいて、複数のＳＧの中から複数のＳＧを選択する。ＳＧドライバ２３は、例えば、選択・非選択のＳＧに与える電圧を、動作モード（読出、書込など）や、書き込む値によって切り換えて供給する電圧選択回路２３Ｂを有している。ＳＧドライバ２３は、さらに、例えば、複数のＳＧから所定のＳＧを選択し、選択したＳＧに対して、電圧選択回路２３Ｂから供給された電圧を与え、非選択のＳＧに対して、所定の固定電圧を与えるマルチプレクサ２３Ａを有している。
駆動回路２０は、メモリセルアレイ１０と電気的に接続された回路基板２０Ａを有している。回路基板２０Ａには、例えば、ＧＢＬドライバ２１、２つのＷＬドライバ２２およびＳＧドライバ２３が設けられている。ＧＢＬドライバ２１は、接続部２１ａを介してＢＧＬに電気的に接続されている。ＧＢＬドライバ２１は、例えば、ＧＢＬと対向する位置に配置されている。一方のＷＬドライバ２２（２２Ｒ）は、接続部２２ａおよび接続部１１を介して櫛歯配線Ｃｏｒの接続部ＣＬｒに電気的に接続されており、例えば、ＧＢＬドライバ２１に隣接する位置であって、かつＸ軸方向において隣接する位置に設けられている。他方のＷＬドライバ２２（２２Ｌ）は、接続部２２ｂおよび接続部１２を介して櫛歯配線Ｃｏｌの接続部ＣＬｌに電気的に接続されており、例えば、ＧＢＬドライバ２１に隣接する位置であって、かつＸ軸方向においてＷＬドライバ２２（２２Ｒ）とは反対側に隣接する位置に設けられている。ＳＧドライバ２３は、接続部２３ａを介してＳＧに電気的に接続されている。ＳＧドライバ２３は、例えば、ＷＬドライバ２２（２２Ｒ）に隣接する位置であって、かつＸ軸方向においてＧＢＬドライバ２１とは反対側に隣接する位置に設けられている。
接続部１１は、メモリセルアレイ１０に設けられた配線であり、櫛歯配線Ｃｏｒの接続部ＣＬｒに接続されている。接続部１２は、メモリセルアレイ１０に設けられた配線であり、櫛歯配線Ｃｏｌの接続部ＣＬｌに接続されている。
接続部１１は、複数の接続配線１１Ａ（第１接続配線）と、複数の接続配線１１Ｂ（第３接続配線のうちの一部）と、複数の接続配線１１Ｃ（第４接続配線）とを有している。複数の接続配線１１Ａは、複数のＣＬｒの各々の、Ｘ軸方向における端縁と電気的に接続され、Ｚ軸方向に延在し、Ｘ軸方向およびＹ軸方向の双方と交差する方向に並んで配置されている。複数の接続配線１１Ｂは、ＷＬドライバ２２（２２Ｒ）に電気的に接続され、Ｚ軸方向に延在し、Ｙ軸方向に並んで配置されている。複数の接続配線１１Ｃは、Ｘ軸方向に延在し、Ｙ軸方向に並んで配置され、複数の接続配線１１Ａの各々と、複数の接続配線１１Ｂの各々とを互いに電気的に接続している。つまり、接続部１１は、複数のＣＬｒの各々とＷＬドライバ２２（２２Ｒ）とをつなぐ配線長さが概ね互いに揃うように形成されている。
接続部１２は、複数の接続配線１２Ａ（第２接続配線）と、複数の接続配線１２Ｂ（第３接続配線のうちの一部）と、複数の接続配線１２Ｃ（第５接続配線）とを有している。複数の接続配線１２Ａは、複数のＣＬｌの各々の、Ｘ軸方向における端縁と電気的に接続され、Ｚ軸方向に延在し、Ｘ軸方向およびＹ軸方向の双方と交差する方向に並んで配置されている。複数の接続配線１２Ｂは、ＷＬドライバ２２（２２Ｌ）に電気的に接続され、Ｚ軸方向に延在し、Ｙ軸方向に並んで配置されている。複数の接続配線１２Ｃは、Ｘ軸方向に延在し、Ｙ軸方向に並んで配置され、複数の接続配線１２Ａの各々と、複数の接続配線１２Ｂの各々とを互いに電気的に接続している。つまり、接続部１２は、複数のＣＬｌの各々とＷＬドライバ２２（２２Ｌ）とをつなぐ配線長さが概ね互いに揃うように形成されている。
図８は、メモリセルアレイ１０の各配線のレイアウトの一例を模式的に表したものである。図９は、比較例に係るメモリセルアレイの各配線のレイアウトを模式的に表したものである。なお、図８、図９では、説明のし易さを勘案して、便宜的に、ＳＧおよびＧＢＬがＷＬの上に配置されている。
メモリセルアレイ１０は、複数のメモリセルＭＣのうち、対応するＧＢＬおよびＷＬが互いに異なる複数のメモリセルＭＣ’に対して同時にアクセスがなされたときに、各メモリセルＭＣ’と共通のＧＢＬに対応するメモリセルＭＣに対しても同時にアクセスがなされることのない複数のメモリセルＭＣ’への同時アクセスが可能に構成されている。メモリセルＭＣ’は、本開示の「第１メモリセル」の一具体例に相当する。
具体的には、複数のＢＬが、Ｘ軸方向に複数のＧＢＬの配列ピッチの２倍の大きさで等間隔に並んで配置されるとともに、Ｙ軸方向に複数のＷＬの配列ピッチの２倍の大きさで等間隔に並んで配置されている。さらに、互いに隣接する２つのＧＢＬに対応する複数のＢＬは、ＸＹ面内で１段ずつずれて（つまり互い違いに）配置されている。加えて、メモリセルアレイ１０は、複数のＳＧのうち互いに隣接しない２本のＳＧ同士を電気的に接続する複数の接続部ＳＨ（例えば、ＳＨ０〜ＳＨ７）をさらに有している。これにより、駆動回路２０によって、２本のＧＢＬを同時に選択するとともに、複数のＳＧのうち互いに隣接しない２本のＳＧを同時に選択することにより、複数のメモリセルＭＣのうち、対応するＧＢＬおよびＷＬが互いに異なる２つのメモリセルＭＣ’に対して同時にアクセスをすることができ、かつ、各メモリセルＭＣ’と共通のＧＢＬに対応するメモリセルＭＣに対しては同時にアクセスをすることがない。例えば、ＧＢＬ＜６＞，ＧＢＬ＜１３＞が選択されるとともに、接続部ＳＨ２を介して、２箇所のＳＧ＜２＞が選択されたとき、ＧＢＬ＜６＞と一方のＳＧ＜２＞とが互いに交差する箇所に対応するメモリセルＭＣ’と、ＧＢＬ＜１３＞と他方のＳＧ＜２＞とが互いに交差する箇所に対応するメモリセルＭＣ’とにだけアクセスすることができる。従って、アクセス電流を１本のＷＬに集中させることなく、２つのメモリセルＭＣ’にアクセスすることができる。
一方、比較例に係るメモリセルアレイでは、複数のＢＬが、Ｘ軸方向に複数のＧＢＬの配列ピッチと等倍の大きさで等間隔に並んで配置されるとともに、Ｙ軸方向に複数のＷＬの配列ピッチと等倍の大きさで等間隔に並んで配置されている。そのため、例えば、図９に示したように、各メモリセルＭＣ’に流れるアクセス電流が１本のＷＬに集中してしまう。なお、比較例に係るメモリセルアレイにおいて、対応するＷＬが互いに異なるように、複数のメモリセルＭＣ’にアクセスした場合、各メモリセルＭＣ’と共通のＧＢＬに対応するメモリセルＭＣに対しても同時にアクセスしてしまう。そのため、比較例に係るメモリセルアレイでは、対応するＷＬが互いに異なるように、２つのメモリセルＭＣ’にアクセスすることができない。
[効果]
次に、本実施の形態のメモリ装置２００の効果について説明する。
近年注目されているVertical 3D ReRAMでは、ワード線の積層数を増加させることにより、単位面積あたりの容量を拡大し、より低コストなメモリ装置を実現することが課題となっている。ビット線の製造し易さの観点からは、ワード線を可能な限り薄くすることが好ましい。しかし、ワード線を薄くすると、シート抵抗値が増加し、メモリセルへのアクセス時のワード線における電圧低下が、設計上の制約となる。
一方、本実施の形態のメモリ装置２００では、メモリセルアレイ１０は、複数のメモリセルＭＣのうち、対応するＧＢＬおよびＷＬが互いに異なる複数のメモリセルＭＣ’に対して同時にアクセスがなされたときに、各メモリセルＭＣ’と共通のＧＢＬに対応するメモリセルＭＣに対しても同時にアクセスがなされることのない複数のメモリセルＭＣ’への同時アクセスが可能に構成されている。具体的には、複数のＢＬが、Ｘ軸方向に複数のＧＢＬの配列ピッチの２倍の大きさで等間隔に並んで配置されるとともに、Ｙ軸方向に複数のＷＬの配列ピッチの２倍の大きさで等間隔に並んで配置されている。さらに、互いに隣接する２つのＧＢＬに対応する複数のＢＬは、ＸＹ面内で１段ずつずれて（つまり互い違いに）配置されている。加えて、メモリセルアレイ１０は、複数のＳＧのうち互いに隣接しない２本のＳＧ同士を電気的に接続する複数の接続部ＳＨ（例えば、ＳＨ０〜ＳＨ７）をさらに有している。これにより、アクセス電流を１本のＷＬに集中させることなく、複数のメモリセルＭＣ’にアクセスすることができる。その結果、ＷＬにおける電圧低下を抑えて、高いアクセス速度を得ることができる。
また、本実施の形態のメモリ装置２００では、各階層において、偶数番目の複数のＷＬ（ＷＬｌ）が、接続部ＣＬｌによって互いに電気的に接続され、櫛歯配線Ｃｏｌの櫛歯を構成している。さらに、各階層において、奇数番目の複数のＷＬ（ＷＬｒ）が、接続部ＣＬｒによって互いに電気的に接続され、櫛歯配線Ｃｏｒの櫛歯を構成している。これにより、ＷＬドライバ２２における、ＷＬの実質的な本数を削減することができるので、ＷＬドライバ２２の回路規模を小さくすることができる。
また、本実施の形態のメモリ装置２００では、複数のＳＧのうち互いに隣接しない２本のＳＧ同士を電気的に接続する複数の接続部ＳＨがメモリセルアレイ１０に設けられている。これにより、ＳＧドライバ２３における、ＳＧの実質的な本数を削減することができるので、ＳＧドライバ２３の回路規模を小さくすることができる。
また、本実施の形態のメモリ装置２００では、複数の接続部ＣＬｒが階段状に配置されており、複数の接続部ＣＬｌが階段状に配置されている。さらに、接続部１１は、複数のＣＬｒの各々とＷＬドライバ２２（２２Ｒ）とをつなぐ配線長さが概ね互いに揃うように形成されており、接続部１２は、複数のＣＬｌの各々とＷＬドライバ２２（２２Ｌ）とをつなぐ配線長さが概ね互いに揃うように形成されている。これにより、各ＷＬドライバ２２から各ＷＬに供給される電圧値を揃えることができるので、各ＷＬにおいて、ＷＬの端部からの距離に応じた電圧値のばらつきを抑制することができる。
＜２．第１の実施の形態の変形例＞
以下に、上記実施の形態のメモリセルアレイ１０の変形例について説明する。なお、以下では、上記実施の形態と共通の構成要素に対しては、上記実施の形態で付されていた符号と同一の符号が付される。また、上記実施の形態と異なる構成要素の説明を主に行い、上記実施の形態と共通の構成要素の説明については、適宜、省略するものとする。
［変形例Ａ］
図１０は、上記実施の形態のメモリセルアレイ１０の一変形例を表したものである。本変形例のメモリセルアレイ１０は、上記実施の形態のメモリセルアレイ１０において、接続部ＳＨが省略されたものに相当する。このようにした場合、駆動回路２０が、複数のＳＧのうち互いに隣接しない複数本（例えば、２本）のＳＧを同時に選択する。これにより、複数のメモリセルＭＣのうち、対応するＧＢＬおよびＷＬが互いに異なる複数のメモリセルＭＣ’に対して同時にアクセスがなされたときに、各メモリセルＭＣ’と共通のＧＢＬに対応するメモリセルＭＣに対しても同時にアクセスがなされることのない複数のメモリセルＭＣ’への同時アクセスが可能である。例えば、ＧＢＬ＜６＞，ＧＢＬ＜１３＞が選択されるとともに、ＳＧ＜３＞，ＳＧ＜８＞が選択されたとき、ＧＢＬ＜６＞とＳＧ＜６＞とが互いに交差する箇所に対応するメモリセルＭＣ’と、ＧＢＬ＜１３＞とＳＧ＜８＞とが互いに交差する箇所に対応するメモリセルＭＣ’にアクセスすることができる。従って、上記実施の形態と同様、ＷＬにおける電圧低下を抑えて、高いアクセス速度を得ることができる。
［変形例Ｂ］
図１１は、上記実施の形態のメモリセルアレイ１０の一変形例を表したものである。本変形例のメモリセルアレイ１０は、複数のメモリセルＭＣのうち、対応するＧＢＬおよびＷＬが互いに異なる３つのメモリセルＭＣ’に対して同時にアクセスがなされたときに、各メモリセルＭＣ’と共通のＧＢＬに対応するメモリセルＭＣに対しても同時にアクセスがなされることのない３つのメモリセルＭＣ’への同時アクセスが可能に構成されている。
具体的には、複数のＢＬが、Ｘ軸方向に複数のＧＢＬの配列ピッチの３倍の大きさで等間隔に並んで配置されるとともに、Ｙ軸方向に複数のＷＬの配列ピッチの３倍の大きさで等間隔に並んで配置されている。さらに、互いに隣接する３つのＧＢＬに対応する複数のＢＬは、ＸＹ面内で１段ずつずれて配置されている。加えて、メモリセルアレイ１０は、複数のＳＧのうち互いに隣接しない３本のＳＧ同士を電気的に接続する複数の接続部ＳＨ（例えば、ＳＨ０〜ＳＨ５）をさらに有している。これにより、例えば、ＧＢＬ＜４＞，ＧＢＬ＜６＞，ＧＢＬ＜８＞が選択されるとともに、接続部ＳＨ１を介して３つのＳＧ＜１＞が選択されたとき、ＧＢＬ＜４＞と１つ目のＳＧ＜１＞とが互いに交差する箇所に対応するメモリセルＭＣ’と、ＧＢＬ＜６＞と２つ目のＳＧ＜１＞とが互いに交差する箇所に対応するメモリセルＭＣ’と、ＧＢＬ＜８＞と３つ目のＳＧ＜１＞とが互いに交差する箇所に対応するメモリセルＭＣ’とにアクセスすることができる。従って、アクセス電流を１本のＷＬに集中させることなく、複数のメモリセルＭＣ’にアクセスすることができる。
なお、本変形例において、メモリセルアレイ１０が、複数のメモリセルＭＣのうち、対応するＧＢＬおよびＷＬが互いに異なる４つ以上のメモリセルＭＣ’に対して同時にアクセスがなされたときに、各メモリセルＭＣ’と共通のＧＢＬに対応するメモリセルＭＣに対しても同時にアクセスがなされることのない４つ以上のメモリセルＭＣ’への同時アクセスが可能に構成されていてもよい。このようにした場合であっても、本変形例と同様、アクセス電流を１本のＷＬに集中させることなく、複数のメモリセルＭＣ’にアクセスすることができる。
［変形例Ｃ］
図１２は、上記実施の形態のメモリセルアレイ１０の一変形例を表したものである。本変形例のメモリセルアレイ１０は、上記実施の形態のメモリセルアレイ１０において、接続部ＳＨの選択数が２となっているものに相当する。本変形例では、例えば、ＧＢＬ＜６＞，ＧＢＬ＜８＞が選択され、接続部ＳＨ１を介して２つのＳＧ＜２＞が選択され、接続部ＳＨ６を介して２つのＳＧ＜６＞が選択されたとき、ＧＢＬ＜６＞と１つ目のＳＧ＜２＞とが互いに交差する箇所に対応するメモリセルＭＣ’と、ＧＢＬ＜１３＞と２つ目のＳＧ＜２＞とが互いに交差する箇所に対応するメモリセルＭＣ’と、ＧＢＬ＜６＞と１つ目のＳＧ＜６＞とが互いに交差する箇所に対応するメモリセルＭＣ’と、ＧＢＬ＜１３＞と２つ目のＳＧ＜６＞とが互いに交差する箇所に対応するメモリセルＭＣ’とにアクセスすることができる。従って、本変形例においても、アクセス電流を１本のＷＬに集中させることなく、複数のメモリセルＭＣ’にアクセスすることができる。
＜３．第２の実施の形態＞
図１３は、第２の実施の形態に係る情報処理システムの機能ブロックの一例を表したものである。この情報処理システムは、ホストコンピュータ１００およびメモリ装置６００を備えている。メモリ装置６００は、メモリコントローラ３００、メモリセルアレイユニット７００および電源回路５００を備えている。
ホストコンピュータ１００は、メモリ装置６００を制御するものである。メモリコントローラ３００は、メモリセルアレイユニット７００を制御するものである。電源回路５００は、メモリセルアレイユニット７００に対して所望の電圧を供給するものである。
次に、メモリセルアレイユニット７００について説明する。図１４は、メモリセルアレイユニット７００の機能ブロックの一例を表したものである。図１５は、メモリセルアレイユニット７００の斜視構成の一例を表したものである。図１６は、メモリセルアレイユニット７００の側面構成の一例を表したものである。図１７は、メモリセルアレイユニット７００の断面構成の一例を表したものである。図１８は、メモリセルアレイユニット７００の上面構成の一例を表したものである。図１７には、後述の第１グループＧ１と、後述の第２グループＧ２との境界における断面の一例が表されている。
メモリセルアレイユニット７００は、例えば、半導体チップで構成されている。メモリセルアレイユニット７００は、メモリセルアレイ３０および駆動回路４０を有している。駆動回路４０は、メモリコントローラ３００との間で、コマンド、ライトデータおよびリードデータなどをやりとりする。駆動回路４０は、ライトコマンドに従って、メモリセルアレイ３０にデータを書き込み、リードコマンドに従って、メモリセルアレイ３０からデータを読み出す。
（駆動回路４０）
駆動回路４０は、後述の第１グループＧ１に対応する複数のＳＧのうちの１または複数のＳＧと、後述の第２グループＧ２に対応する複数のＳＧのうちの１または複数のＳＧとを同時に選択することができるように構成されている。具体的には、駆動回路４０は、複数のＧＢＬを駆動するＧＢＬドライバ４１（第１駆動回路）と、複数のＷＬを駆動するＷＬドライバ４２（第２駆動回路）と、複数のＳＧを駆動するＳＧドライバ２３（第３駆動回路）と、書込ラッチ４３とを有している。
ＧＢＬドライバ４１は、メモリコントローラ３００による制御に基づいて、複数のＧＢＬの中から複数のＧＢＬを選択する。ＧＢＬドライバ４１は、例えば、マルチプレクサ２１Ａ、センスアンプ２１Ｂおよび電圧選択回路２１Ｅを有している。電圧選択回路２１Ｅは、例えば、選択・非選択のＧＢＬに与える電圧を、動作モード（読出、書込など）や、書き込む値によって切り換えて供給するものであり、例えば、書込ラッチ４３から入力される書込データＷｄａｔａに基づいて、ＧＢＬに与える電圧を決定する。
ＷＬドライバ４２は、メモリコントローラ３００による制御に基づいて、各ＷＬに対して所定の電圧を印加する。ＷＬドライバ４２は、例えば、マルチプレクサ２２Ａおよび電圧選択回路２２Ｃを有している。電圧選択回路２２Ｃは、例えば、選択・非選択のＷＬに与える電圧を、動作モード（読出、書込など）や、書き込む値によって切り換えて供給するものであり、例えば、書込ラッチ４３から入力される書込データＷｄａｔａに基づいて、ＷＬに与える電圧を決定する。
書込ラッチ４３は、メモリコントローラ３００による制御に基づいて、電圧選択回路２１Ｅ，２２Ｃに対して、書込データＷｄａｔａを入力する。書込データＷｄａｔａは、アクセス対象の複数のメモリセルＭＣに書き込む値に関するデータである。
駆動回路４０は、メモリセルアレイ３０と電気的に接続された回路基板４０Ａを有している。回路基板４０Ａには、ＧＢＬドライバ４１、２つのＷＬドライバ４２およびＳＧドライバ２３が設けられている。ＧＢＬドライバ４１は、接続部４１ａを介してＢＧＬに電気的に接続されている。ＧＢＬドライバ４１は、例えば、ＧＢＬと対向する位置に配置されている。ＷＬドライバ４２（４２Ｒ）は、接続部４２ａおよび接続部１１ａを介してＷＬ（ＷＬａ）の接続部ＣＬｒ１に電気的に接続されており、接続部４２ａおよび接続部１１ｂを介してＷＬ（ＷＬｂ）の接続部ＣＬｒ２に電気的に接続されている。ＷＬドライバ４２（４２Ｒ）は、例えば、ＧＢＬドライバ４１に隣接する位置であって、かつＸ軸方向において隣接する位置に設けられている。ＷＬドライバ４２（４２Ｌ）は、接続部４２ｂおよび接続部１２ａを介してＷＬ（ＷＬｃ）の接続部ＣＬｌ１に電気的に接続されており、接続部４２ｂおよび接続部１２ｂを介してＷＬ（ＷＬｄ）の接続部ＣＬｌ２に電気的に接続されている。ＷＬドライバ４２（４２Ｌ）は、例えば、ＧＢＬドライバ４１に隣接する位置であって、かつＸ軸方向においてＷＬドライバ４２（４２Ｒ）とは反対側に隣接する位置に設けられている。ＳＧドライバ２３は、接続部２３ａを介してＷＬに電気的に接続されている。ＳＧドライバ２３は、例えば、ＷＬドライバ４２（４２Ｒ）に隣接する位置であって、かつＸ軸方向においてＧＢＬドライバ４１とは反対側に隣接する位置に設けられている。
（メモリセルアレイ３０）
メモリセルアレイ３０は、上記実施の形態のメモリセルアレイ１０と同様、所謂クロスポイントアレイ構造を備えており、クロスポイントごとに１つずつ、抵抗変化型のメモリセルＭＣを備えている。メモリセルアレイ３０は、上記実施の形態のメモリセルアレイ１０において、各櫛歯配線Ｃｏｒおよび各櫛歯配線ＣｏｌをＹ軸方向に２つに分割したものに相当する。メモリセルアレイ３０は、右側に、Ｙ軸方向に並んで配置された２つの櫛歯配線Ｃｏｒ１，Ｃｏｒ２を備えており、左側に、Ｙ軸方向に並んで配置された２つの櫛歯配線Ｃｏｌ１，Ｃｏｌ２を備えている。
具体的には、各階層において、Ｙ軸方向に並んで配置された複数の（ｍ本の）ＷＬが、１番目からｋ番目までの複数のＷＬからなる第１グループＧ１と、ｋ＋１番目からｍ番目までの複数のＷＬからなる第２グループＧ２とに分けられているとする。このとき、第１グループＧ１に属する偶数番目の複数のＷＬ（ＷＬｃ）は、左側の接続部ＣＬｌ１によって互いに電気的に接続された櫛歯配線Ｃｏｌ１（第３櫛歯配線）の櫛歯を構成している。第１グループＧ１に属する奇数番目の複数のＷＬ（ＷＬａ）は、右側の接続部ＣＬｒ１によって互いに電気的に接続された櫛歯配線Ｃｏｒ１（第４櫛歯配線）の櫛歯を構成している。第２グループＧ２に属する偶数番目の複数のＷＬ（ＷＬｄ）は、左側の接続部ＣＬｌ２によって互いに電気的に接続された櫛歯配線Ｃｏｌ２（第５櫛歯配線）の櫛歯を構成している。第２グループＧ２に属する奇数番目の複数のＷＬ（ＷＬｂ）は、右側の接続部ＣＬｒ２によって互いに電気的に接続された櫛歯配線Ｃｏｒ２(第６櫛歯配線)の櫛歯を構成している。
なお、図１８には、第１グループＧ１に属する偶数番目の複数のＷＬ（ＷＬｃ）が、４本のＷＬ＜２ｋ＞（ｋ＝１〜４）となっている。同様に、第１グループＧ１に属する奇数番目の複数のＷＬ（ＷＬａ）が、５本のＷＬ＜２ｋ−１＞（ｋ＝１〜５）となっている場合が例示されている。同様に、第２グループＧ２に属する偶数番目の複数のＷＬ（ＷＬｄ）が、４本のＷＬ＜２ｋ＞（ｋ＝５〜８）となっている。同様に、第２グループＧ２に属する奇数番目の複数のＷＬ（ＷＬｂ）が、４本のＷＬ＜２ｋ−１＞（ｋ＝６〜９）となっている場合が例示されている。
複数の櫛歯配線Ｃｏｒ１において、複数のＷＬ（ＷＬａ）を互いに接続する接続部ＣＬｒ１の、Ｘ軸方向の長さは、回路基板４０Ａから離れるにつれて短くなっており、それにより、複数の接続部ＣＬｒ１は、階段状に配置されている。複数の櫛歯配線Ｃｏｒ２において、複数のＷＬ（ＷＬｂ）を互いに接続する接続部ＣＬｒ２の、Ｘ軸方向の長さは、回路基板４０Ａから離れるにつれて短くなっており、それにより、複数の接続部ＣＬｒ２は、階段状に配置されている。
複数の櫛歯配線Ｃｏｌ１において、複数のＷＬ（ＷＬｃ）を互いに接続する接続部ＣＬｌ１の、Ｘ軸方向の長さは、回路基板４０Ａから離れるにつれて短くなっており、それにより、複数の接続部ＣＬｌ１は、階段状に配置されている。複数の櫛歯配線Ｃｏｌ２において、複数のＷＬ（ＷＬｄ）を互いに接続する接続部ＣＬｌ２の、Ｘ軸方向の長さは、回路基板４０Ａから離れるにつれて短くなっており、それにより、複数の接続部ＣＬｌ２は、階段状に配置されている。
メモリセルアレイ３０は、櫛歯配線Ｃｏｒ１に対して接続部１１ａを備えており、櫛歯配線Ｃｏｒ２に対して接続部１１ｂを備えている。メモリセルアレイ３０は、さらに、櫛歯配線Ｃｏｌ１に対して接続部１２ａを備えており、櫛歯配線Ｃｏｌ２に対して接続部１２ｂを備えている。
接続部１１ａは、複数の接続配線１１ａＡ（第７接続配線）と、複数の接続配線１１ａＢ（第１０接続配線のうちの一部）と、複数の接続配線１１ａＣ（第１２接続配線）とを有している。複数の接続配線１１ａＡは、複数のＣＬｒ１の各々の、Ｘ軸方向における端縁と電気的に接続され、Ｚ軸方向に延在し、Ｘ軸方向およびＹ軸方向の双方と交差する方向に並んで配置されている。複数の接続配線１１ａＢは、ＷＬドライバ２２（２２Ｒ）に電気的に接続され、Ｘ軸方向に延在し、Ｙ軸方向に並んで配置されている。複数の接続配線１１ａＣは、Ｘ軸方向に延在し、Ｙ軸方向に並んで配置され、複数の接続配線１１ａＡの各々と、複数の接続配線１１ａＢの各々とを互いに電気的に接続している。つまり、接続部１１ａは、複数のＣＬｒ１の各々とＷＬドライバ２２（２２Ｒ）とをつなぐ配線長さが概ね互いに揃うように形成されている。
接続部１１ｂは、複数の接続配線１１ｂＡ（第９接続配線）と、複数の接続配線１１ｂＢ（第１０接続配線のうちの一部）と、複数の接続配線１１ｂＣ（第１４接続配線）とを有している。複数の接続配線１１ｂＡは、複数のＣＬｒ２の各々の、Ｘ軸方向における端縁と電気的に接続され、Ｚ軸方向に延在し、Ｘ軸方向およびＹ軸方向の双方と交差する方向に並んで配置されている。複数の接続配線１１ｂＢは、ＷＬドライバ２２（２２Ｒ）に電気的に接続され、Ｘ軸方向に延在し、Ｙ軸方向に並んで配置されている。複数の接続配線１１ｂＣは、Ｘ軸方向に延在し、Ｙ軸方向に並んで配置され、複数の接続配線１１ｂＡの各々と、複数の接続配線１１ｂＢの各々とを互いに電気的に接続している。つまり、接続部１１ｂは、複数のＣＬｒ２の各々とＷＬドライバ２２（２２Ｒ）とをつなぐ配線長さが概ね互いに揃うように形成されている。
接続部１２ａは、複数の接続配線１２ａＡ（第６接続配線）と、複数の接続配線１２ａＢ（第１０接続配線のうちの一部）と、複数の接続配線１２ａＣ（第１１接続配線）とを有している。複数の接続配線１２ａＡは、複数のＣＬｌ１の各々の、Ｘ軸方向における端縁と電気的に接続され、Ｚ軸方向に延在し、Ｘ軸方向およびＹ軸方向の双方と交差する方向に並んで配置されている。複数の接続配線１２ａＢは、ＷＬドライバ２２（２２Ｌ）に電気的に接続され、Ｘ軸方向に延在し、Ｙ軸方向に並んで配置されている。複数の接続配線１２ａＣは、Ｘ軸方向に延在し、Ｙ軸方向に並んで配置され、複数の接続配線１２ａＡの各々と、複数の接続配線１２ａＢの各々とを互いに電気的に接続している。つまり、接続部１２ａは、複数のＣＬｌ１の各々とＷＬドライバ２２（２２Ｌ）とをつなぐ配線長さが概ね互いに揃うように形成されている。
接続部１２ｂは、複数の接続配線１２ｂＡ（第８接続配線）と、複数の接続配線１２ｂＢ（第１０接続配線のうちの一部）と、複数の接続配線１２ｂＣ（第１３接続配線）とを有している。複数の接続配線１２ｂＡは、複数のＣＬｌ２の各々の、Ｘ軸方向における端縁と電気的に接続され、Ｚ軸方向に延在し、Ｘ軸方向およびＹ軸方向の双方と交差する方向に並んで配置されている。複数の接続配線１２ｂＢは、ＷＬドライバ２２（２２Ｌ）に電気的に接続され、Ｘ軸方向に延在し、Ｙ軸方向に並んで配置されている。複数の接続配線１２ｂＣは、Ｘ軸方向に延在し、Ｙ軸方向に並んで配置され、複数の接続配線１２ｂＡの各々と、複数の接続配線１２ｂＢの各々とを互いに電気的に接続している。つまり、接続部１２ｂは、複数のＣＬｌ２の各々とＷＬドライバ２２（２２Ｌ）とをつなぐ配線長さが概ね互いに揃うように形成されている。
図１９は、メモリセルアレイ３０の各配線のレイアウトの一例を模式的に表したものである。なお、図１９では、説明のし易さを勘案して、便宜的に、ＳＧおよびＧＢＬがＷＬの上に配置されている。
メモリセルアレイ３０は、複数のメモリセルＭＣのうち、対応するＧＢＬおよびＷＬが互いに異なる複数のメモリセルＭＣ’に対して同時にアクセスがなされたときに、各メモリセルＭＣ’と共通のＧＢＬに対応するメモリセルＭＣに対しても同時にアクセスがなされることのない複数のメモリセルＭＣ’への同時アクセスが可能に構成されている。
具体的には、複数のＢＬが、Ｘ軸方向に複数のＧＢＬの配列ピッチの２倍の大きさで等間隔に並んで配置されるとともに、Ｙ軸方向に複数のＷＬの配列ピッチの２倍の大きさで等間隔に並んで配置されている。さらに、互いに隣接する２つのＧＢＬに対応する複数のＢＬは、ＸＹ面内で１段ずつずれて（つまり互い違いに）配置されている。なお、メモリセルアレイ３０には、上記実施の形態における接続部ＳＨは設けられていない。
これにより、駆動回路４０によって、２本のＧＢＬを同時に選択するとともに、櫛歯配線Ｃｏｒ２，Ｃｏｌ２側の複数のＳＧのうちの１つのＳＧと、櫛歯配線Ｃｏｒ１，Ｃｏｌ１側の複数のＳＧのうちの１つのＳＧとを同時に選択することにより、複数のメモリセルＭＣのうち、対応するＧＢＬおよびＷＬが互いに異なる２つのメモリセルＭＣ’に対して同時にアクセスをすることができ、かつ、各メモリセルＭＣ’と共通のＧＢＬに対応するメモリセルＭＣに対しては同時にアクセスをすることはない。例えば、ＧＢＬ＜６＞，ＧＢＬ＜９＞が選択されるとともに、２箇所のＳＧ＜２＞が選択されたとき、ＧＢＬ＜６＞と一方のＳＧ＜２＞とが互いに交差する箇所に対応するメモリセルＭＣ’と、ＧＢＬ＜９＞と他方のＳＧ＜２＞とが互いに交差する箇所に対応するメモリセルＭＣ’ とにだけアクセスすることができる。従って、アクセス電流を１本のＷＬに集中させることなく、２つのメモリセルＭＣ’にアクセスすることができる。
[効果]
次に、本実施の形態のメモリ装置６００の効果について説明する。
本実施の形態のメモリ装置６００では、メモリセルアレイ３０は、複数のメモリセルＭＣのうち、対応するＧＢＬおよびＷＬが互いに異なる複数のメモリセルＭＣ’に対して同時にアクセスがなされたときに、各メモリセルＭＣ’と共通のＧＢＬに対応するメモリセルＭＣに対しても同時にアクセスがなされることのない複数のメモリセルＭＣ’への同時アクセスが可能に構成されている。具体的には、複数のＢＬが、Ｘ軸方向に複数のＧＢＬの配列ピッチの２倍の大きさで等間隔に並んで配置されるとともに、Ｙ軸方向に複数のＷＬの配列ピッチの２倍の大きさで等間隔に並んで配置されている。さらに、互いに隣接する２つのＧＢＬに対応する複数のＢＬは、ＸＹ面内で１段ずつずれて（つまり互い違いに）配置されている。加えて、右側に、Ｙ軸方向に並んで配置された２つの櫛歯配線Ｃｏｒ１，Ｃｏｒ２が設けられており、左側に、Ｙ軸方向に並んで配置された２つの櫛歯配線Ｃｏｌ１，Ｃｏｌ２が設けられている。これにより、アクセス電流を１本のＷＬに集中させることなく、複数のメモリセルＭＣ’にアクセスすることができる。その結果、ＷＬにおける電圧低下を抑えて、高いアクセス速度を得ることができる。
また、本実施の形態のメモリ装置６００では、駆動回路４０が、第１グループＧ１に対応する複数のＳＧのうちの１または複数のＳＧと、第２グループＧ２に対応する複数のＳＧのうちの１または複数のＳＧとを同時に選択することができるように構成されている。これにより、アクセス電流を１本のＷＬに集中させることなく、複数のメモリセルＭＣ’にアクセスすることができる。その結果、ＷＬにおける電圧低下を抑えて、高いアクセス速度を得ることができる。
また、本実施の形態のメモリ装置６００では、複数の接続部ＣＬｒ１が階段状に配置されており、複数の接続部ＣＬｌ１が階段状に配置されており、複数の接続部ＣＬｒ２が階段状に配置されており、複数の接続部ＣＬｌ２が階段状に配置されている。さらに、接続部１１ａは、複数のＣＬｒ１の各々とＷＬドライバ２２（２２Ｒ）とをつなぐ配線長さが概ね互いに揃うように形成されており、接続部１２ａは、複数のＣＬｌ１の各々とＷＬドライバ２２（２２Ｌ）とをつなぐ配線長さが概ね互いに揃うように形成されている。接続部１１ｂは、複数のＣＬｒ２の各々とＷＬドライバ２２（２２Ｒ）とをつなぐ配線長さが概ね互いに揃うように形成されており、接続部１２ｂは、複数のＣＬｌ２の各々とＷＬドライバ２２（２２Ｌ）とをつなぐ配線長さが概ね互いに揃うように形成されている。これにより、各ＷＬドライバ２２から各ＷＬに供給される電圧値を揃えることができるので、各ＷＬにおいて、ＷＬの端部からの距離に応じた電圧値のばらつきを抑制することができる。
＜４．第２の実施の形態の変形例＞
次に、上記第２の実施の形態のメモリセルアレイ３０の変形例について説明する。上記第２の実施の形態のメモリセルアレイ３０において、櫛歯配線Ｃｏｒ２，Ｃｏｌ２側の複数のＳＧのうちの複数のＳＧと、櫛歯配線Ｃｏｒ１，Ｃｏｌ１側の複数のＳＧのうちの複数のＳＧとが同時に選択されてもよい。例えば、駆動回路４０によって、４本のＧＢＬを同時に選択するとともに、櫛歯配線Ｃｏｒ２，Ｃｏｌ２側の複数のＳＧのうちの２つのＳＧと、櫛歯配線Ｃｏｒ１，Ｃｏｌ１側の複数のＳＧのうちの２つのＳＧとを同時に選択する。これにより、複数のメモリセルＭＣのうち、櫛歯配線Ｃｏｒ２，Ｃｏｌ２側において、対応するＧＢＬおよびＷＬが互いに異なる２つのメモリセルＭＣ’に対して同時にアクセスをすることができる。さらに、複数のメモリセルＭＣのうち、櫛歯配線Ｃｏｒ１，Ｃｏｌ１側側において、対応するＧＢＬおよびＷＬが互いに異なる２つのメモリセルＭＣ’に対して同時にアクセスをすることができる。このとき、各メモリセルＭＣ’と共通のＧＢＬに対応するメモリセルＭＣに対しては同時にアクセスをすることはない。従って、アクセス電流を１本のＷＬに集中させることなく、４つのメモリセルＭＣ’にアクセスすることができる。その結果、ＷＬにおける電圧低下を抑えて、高いアクセス速度を得ることができる。
＜５．第３の実施の形態＞
[構成]
図２０は、第３の実施の形態に係る情報処理システムの機能ブロックの一例を表したものである。この情報処理システムは、ホストコンピュータ１００およびメモリ装置８００を備えている。メモリ装置８００は、メモリコントローラ３００、メモリセルアレイユニット９００および電源回路５００を備えている。
ホストコンピュータ１００は、メモリ装置８００を制御するものである。メモリコントローラ３００は、メモリセルアレイユニット９００を制御するものである。電源回路５００は、メモリセルアレイユニット９００に対して所望の電圧を供給するものである。
次に、メモリセルアレイユニット９００について説明する。図２１は、メモリセルアレイユニット９００の機能ブロックの一例を表したものである。メモリセルアレイユニット９００は、例えば、半導体チップで構成されている。メモリセルアレイユニット９００は、メモリセルアレイ５０および駆動回路６０を有している。駆動回路６０は、メモリコントローラ３００との間で、コマンド、ライトデータおよびリードデータなどをやりとりする。駆動回路６０は、ライトコマンドに従って、メモリセルアレイ５０にデータを書き込み、リードコマンドに従って、メモリセルアレイ５０からデータを読み出す。
駆動回路６０は、複数のメモリセルＭＣのうち、対応するＧＢＬが互いに共通するとともに対応するＷＬが互いに異なる複数のメモリセルＭＣに対して同時にアクセスすることができるように構成されている。具体的には、駆動回路６０は、複数のＧＢＬを駆動するＧＢＬドライバ６１と、複数のＷＬを駆動するＷＬドライバ２２と、複数のＳＧを駆動するＳＧドライバ６３とを有している。
ＧＢＬドライバ６１は、メモリコントローラ３００による制御に基づいて、複数のＧＢＬの中から複数のＧＢＬを選択する。ＧＢＬドライバ６１は、例えば、マルチプレクサ２１Ａと、センスアンプ２１Ｂと、電圧選択回路２１Ｄとを有している。ＳＧドライバ６３は、メモリコントローラ３００による制御に基づいて、複数のＳＧの中から複数のＳＧを選択する。ＳＧドライバ６３は、例えば、マルチプレクサ２３Ａと、電圧選択回路２３Ｂと、書込ラッチ２３Ｃとを有している。書込ラッチ２３Ｃは、メモリセルＭＣに書き込む値を一時的に保持するものである。電圧選択回路２３Ｂは、選択・非選択のＳＧに与える電圧を、動作モード（読出、書込など）や、書き込む値によって切り換えて供給するものであり、例えば、書込ラッチ２３Ｃから入力される書込データＷｄａｔａに基づいて、ＳＧに与える電圧を決定する。
図２２は、メモリセルアレイ５０の各配線のレイアウトの一例を模式的に表したものである。なお、図２２では、説明のし易さを勘案して、便宜的に、ＳＧおよびＧＢＬがＷＬの上に配置されている。メモリセルアレイ５０は、上記第１の実施の形態のメモリセルアレイ１０において、ＢＬの配置が異なるものに相当する。具体的には、複数のＢＬが、Ｘ軸方向に複数のＧＢＬの配列ピッチと等しいピッチで並んで配置されるとともに、Ｙ軸方向に複数のＷＬの配列ピッチと等しいピッチで並んで配置されている。
[効果]
次に、本実施の形態のメモリ装置８００の効果について説明する。
本実施の形態のメモリ装置８００では、数のＢＬが、Ｘ軸方向に複数のＧＢＬの配列ピッチと等しいピッチで並んで配置されるとともに、Ｙ軸方向に複数のＷＬの配列ピッチと等しいピッチで並んで配置されている。さらに、駆動回路６０によって、複数のメモリセルＭＣのうち、対応するＧＢＬが互いに共通するとともに対応するＷＬが互いに異なる複数のメモリセルＭＣに対して同時にアクセスがなされる。これにより、アクセス電流を１本のＷＬに集中させることなく、複数のメモリセルＭＣ’にアクセスすることができる。その結果、ＷＬにおける電圧低下を抑えて、高いアクセス速度を得ることができる。
本実施の形態のメモリ装置８００では、上記実施の形態のメモリ装置２００，６００と比べて、ＧＢＬの配線数やトランジスタＴＲの数を少なくすることができるので、メモリ装置８００の回路規模を小さくすることができる。
＜６．第４の実施の形態＞
[構成]
図２３は、第４の実施の形態に係る情報処理システムにおけるメモリセルアレイの機能ブロックの一例を表したものである。図２４は、本実施の形態のメモリセルアレイの断面構成の一例を表したものである。本実施の形態のメモリセルアレイは、Ｘ軸方向に並んで配置された複数のメモリセルアレイ１０を備えている。複数のメモリセルアレイ１０は、接続線１１同士が互いに隣接するように配置されるとともに、接続線１２同士が互いに隣接するように配置されている。
複数のメモリセルアレイ１０へのアクセスを行う駆動回路２０は、メモリセルアレイ１０ごとに１つずつ設けられた複数のＧＢＬドライバ２１を有している。駆動回路２０は、さらに、接続線１１同士が互いに隣接する２つのメモリセルアレイ１０の各々の接続線１１に接続された複数のＷＬを駆動するＷＬドライバ２２と、接続線１２同士が互いに隣接する２つのメモリセルアレイ１０の各々の接続線１２に接続された複数のＷＬを駆動するＷＬドライバ２２とを有している。駆動回路２０は、さらに、一列に並んだ複数のメモリセルアレイ１０のうち一端に配置されたメモリセルアレイ１０の接続線１２に接続された複数のＷＬを駆動するＷＬドライバ２２と、一列に並んだ複数のメモリセルアレイ１０のうち他端に配置されたメモリセルアレイ１０の接続線１１に接続された複数のＷＬを駆動するＷＬドライバ２２とを有している。駆動回路２０は、さらに、全てのメモリセルアレイ２０に含まれる複数のＳＧを駆動するＳＧドライバ２３を有している。
ここで、ＧＢＬドライバ２１は、メモリセルアレイ１０に含まれる複数のＧＢＬと対向する位置に設けられている。ＷＬドライバ２２は、ＧＢＬドライバ２１に隣接する位置であって、かつＸ軸方向において隣接する位置に設けられている。ＳＧドライバ２３は、例えば、ＷＬドライバ２２に隣接する位置であって、かつＸ軸方向においてＧＢＬドライバ２１とは反対側に隣接する位置に設けられている。複数のメモリセルアレイ１０および駆動回路２０がこのような配置となっていることにより、漫然とした配置した場合と比べて、回路面積を小さくすることができる。
なお、図２５、図２６に示したように、複数のＳＧドライバ２３がメモリセルアレイ１０ごとに１つずつ設けられていてもよい。このとき、各ＳＧドライバ２３が、例えば、ＧＢＬドライバ２１に隣接する位置であって、かつＸ軸方向において隣接する位置であって、かつＸ軸方向においてＧＢＬドライバ２１とは反対側に隣接する位置に設けられている。このような配置となっている場合であっても、漫然とした配置した場合と比べて、回路面積を小さくすることができる。
以上、複数の実施の形態およびそれらの変形例を挙げて本技術を説明したが、本開示は上記実施の形態等に限定されるものではなく、種々変形が可能である。なお、本明細書中に記載された効果は、あくまで例示である。本開示の効果は、本明細書中に記載された効果に限定されるものではない。本開示が、本明細書中に記載された効果以外の効果を持っていてもよい。
また、例えば、本開示は以下のような構成を取ることができる。
（１）
メモリセルアレイと、
前記メモリセルアレイへのアクセスを行う駆動回路と
を備え、
前記メモリセルアレイは、
第１方向に延在し、前記第１方向と直交する第２方向と、前記第１方向および前記第２方向と直交する第３方向とに並んで配置された複数の第１配線と、
前記第１方向に延在し、前記第２方向に並んで配置された複数の第２配線と、
前記第３方向に延在し、前記第１方向と前記第２方向とに並んで配置されるとともに、前記第３方向から見たときに前記第２方向において互いに隣接する２つの前記第１配線の
間隙を貫通するように配置された複数の第３配線と、
各前記第３配線と各前記第１配線とが互いに対向する箇所ごとに１つずつ設けられた複数の抵抗変化型のメモリセルと、
前記第３配線ごとに１つずつ設けられ、各々のゲートが、対応する前記第２配線に接続された複数のトランジスタと、
前記第２方向に延在し、前記第１方向に並んで配置され、前記第２方向に並んで配置された複数の前記第３配線ごとに１本ずつ設けられ、各々が、対応する複数の前記第３配線に対して、前記トランジスタを介して接続された複数の第４配線と
を有し、
前記メモリセルアレイは、複数の前記メモリセルのうち、対応する前記第４配線および前記第１配線が互いに異なる複数の第１メモリセルに対して同時にアクセスがなされたときに、各前記第１メモリセルと共通の前記第４配線に対応する前記メモリセルに対しても同時にアクセスがなされることのない複数の前記第１メモリセルへの同時アクセスが可能に構成されている
メモリ装置。
（２）
複数の前記第３配線は、前記第１方向に複数の前記第４配線の配列ピッチのｎ倍（ｎは２以上の整数）の大きさで等間隔に並んで配置されるとともに、前記第２方向に複数の前記第１配線の配列ピッチのｎ倍の大きさで等間隔に並んで配置されている
（１）に記載のメモリ装置。
（３）
前記第２方向に並んで配置された複数の前記第１配線のうち、偶数番目の複数の前記第１配線は、互いに電気的に接続され、第１櫛歯配線の櫛歯を構成し、
前記第２方向に並んで配置された複数の前記第１配線のうち、奇数番目の複数の前記第１配線は、互いに電気的に接続され、第２櫛歯配線の櫛歯を構成している
（１）または（２）に記載のメモリ装置。
（４）
前記第２方向に並んで配置された複数の前記第１配線は、１番目からｋ番目までの複数の前記第１配線からなる第１グループと、ｋ＋１番目からｍ番目までの複数の前記第１配線からなる第２グループとに分けられ、
前記第１グループに属する偶数番目の複数の前記第１配線は、互いに電気的に接続された、第３櫛歯配線の櫛歯を構成し、
前記第１グループに属する奇数番目の複数の前記第１配線は、互いに電気的に接続された、第４櫛歯配線の櫛歯を構成し、
前記第２グループに属する偶数番目の複数の前記第１配線は、互いに電気的に接続された、第５櫛歯配線の櫛歯を構成し、
前記第２グループに属する奇数番目の複数の前記第１配線は、互いに電気的に接続された、第６櫛歯配線の櫛歯を構成している
（１）または（２）に記載のメモリ装置。
（５）
前記メモリセルアレイは、複数の前記第２配線のうち互いに隣接しない複数本の前記第２配線同士を電気的に接続する複数の接続部をさらに有する
（１）ないし（３）のいずれか一項に記載のメモリ装置。
（６）
前記駆動回路は、複数の前記第２配線のうち互いに隣接しない複数本の前記第２配線を同時に選択する
（１）ないし（３）のいずれか一項に記載のメモリ装置。
（７）
前記駆動回路は、前記第１グループに対応する複数の前記第２配線のうちの１または複数の前記第２配線と、前記第２グループに対応する複数の前記第２配線のうちの１または複数の前記第２配線とを同時に選択する
（４）に記載のメモリ装置。
（８）
前記駆動回路を含み、前記メモリセルアレイと電気的に接続された回路基板を更に備え、
複数の前記第１櫛歯配線において、複数の前記第１配線を互いに接続する第１接続部の、前記第１方向の長さは、前記回路基板から離れるにつれて短くなっており、それにより、複数の前記第１接続部は、階段状に配置されており、
複数の前記第２櫛歯配線において、複数の前記第１配線を互いに接続する第２接続部の、前記第１方向の長さは、前記回路基板から離れるにつれて短くなっており、それにより、複数の前記第２接続部は、階段状に配置されており、
前記メモリセルアレイは、
複数の前記第１接続部の各々の、前記第１方向における端縁と電気的に接続され、前記第３方向に延在し、前記第１方向および前記第２方向と交差する方向に並んで配置された複数の第１接続配線と、
複数の前記第２接続部の各々の、前記第１方向における端縁と電気的に接続され、前記第３方向に延在し、前記第１方向および前記第２方向と交差する方向に並んで配置された複数の第２接続配線と、
前記駆動回路に電気的に接続され、前記第３方向に延在し、前記第２方向に並んで配置された複数の第３接続配線と、
複数の前記第１接続配線の各々と、複数の前記第３接続配線のうちの一部の各々とを互いに電気的に接続する複数の第４接続配線と、
複数の前記第２接続配線の各々と、複数の前記第３接続配線のうちの一部の各々とを互いに電気的に接続する複数の第５接続配線と
を有する
（１）ないし（３）のいずれか一項に記載のメモリ装置。
（９）
前記駆動回路を含み、前記メモリセルアレイと電気的に接続された回路基板を更に備え、
複数の前記第３櫛歯配線において、複数の前記第１配線を互いに接続する第３接続部の、前記第１方向の長さは、前記回路基板から離れるにつれて短くなっており、それにより、複数の前記第３接続部は、階段状に配置されており、
複数の前記第４櫛歯配線において、複数の前記第１配線を互いに接続する第４接続部の、前記第１方向の長さは、前記回路基板から離れるにつれて短くなっており、それにより、複数の前記第４接続部は、階段状に配置されており、
複数の前記第５櫛歯配線において、複数の前記第１配線を互いに接続する第５接続部の、前記第１方向の長さは、前記回路基板から離れるにつれて短くなっており、それにより、複数の前記第５接続部は、階段状に配置されており、
複数の前記第６櫛歯配線において、複数の前記第１配線を互いに接続する第６接続部の、前記第１方向の長さは、前記回路基板から離れるにつれて短くなっており、それにより、複数の前記第６接続部は、階段状に配置されており、
前記メモリセルアレイは、
複数の前記第３接続部の各々の、前記第１方向における端縁と電気的に接続され、前記第３方向に延在し、前記第１方向および前記第２方向と交差する方向に並んで配置された複数の第６接続配線と、
複数の前記第４接続部の各々の、前記第１方向における端縁と電気的に接続され、前記第３方向に延在し、前記第１方向および前記第２方向と交差する方向に並んで配置された複数の第７接続配線と、
複数の前記第５接続部の各々の、前記第１方向における端縁と電気的に接続され、前記第３方向に延在し、前記第１方向および前記第２方向と交差する方向に並んで配置された複数の第８接続配線と、
複数の前記第６接続部の各々の、前記第１方向における端縁と電気的に接続され、前記第３方向に延在し、前記第１方向および前記第２方向と交差する方向に並んで配置された複数の第９接続配線と、
前記駆動回路に電気的に接続され、前記第３方向に延在し、前記第２方向に並んで配置された複数の第１０接続配線と、
複数の前記第６接続配線の各々と、複数の前記第１０接続配線のうちの一部の各々とを互いに電気的に接続する複数の第１１接続配線と、
複数の前記第７接続配線の各々と、複数の前記第１０接続配線のうちの一部の各々とを互いに電気的に接続する複数の第１２接続配線と、
複数の前記第８接続配線の各々と、複数の前記第１０接続配線のうちの一部の各々とを互いに電気的に接続する複数の第１３接続配線と、
複数の前記第９接続配線の各々と、複数の前記第１０接続配線のうちの一部の各々とを互いに電気的に接続する複数の第１４接続配線と
を有する
（４）に記載のメモリ装置。
（１０）
前記第１方向に並んで配置された複数の前記メモリセルアレイを備え、
前記駆動回路は、
複数の前記メモリセルアレイへのアクセスの制御を行うコントローラと、
前記コントローラによる制御に基づいて、複数の前記メモリセルアレイのうちの１つである第１メモリセルアレイに含まれる複数の前記第４配線の中から複数の前記第４配線を選択する第１駆動回路と、
前記コントローラによる制御に基づいて、前記第１メモリセルアレイに含まれる複数の前記第１配線の中から複数の前記第１配線と、複数の前記メモリセルアレイのうち前記第１メモリセルアレイに隣接する第２メモリセルアレイに含まれる複数の前記第１配線の中から複数の前記第１配線とを同時に選択する第２駆動回路と、
前記コントローラによる制御に基づいて、前記第１メモリセルアレイに含まれる複数の前記第２配線の中から複数の前記第２配線と、前記第２メモリセルアレイに含まれる複数の前記第２配線の中から複数の前記第２配線とを同時に選択する第３駆動回路と
を有し、
前記第１駆動回路は、前記第１メモリセルアレイに含まれる複数の前記第４配線と対向する位置に設けられ、
前記第２駆動回路は、前記第１駆動回路に隣接する位置であって、かつ前記第１方向において隣接する位置に設けられている
（１）ないし（３）のいずれか一項に記載のメモリ装置。
（１１）
メモリセルアレイと、
前記メモリセルアレイへのアクセスを行う駆動回路と
を備え、
前記メモリセルアレイは、
第１方向に延在し、前記第１方向と直交する第２方向と、前記第１方向および前記第２方向と直交する第３方向とに並んで配置された複数の第１配線と、
前記第１方向に延在し、前記第２方向に並んで配置された複数の第２配線と、
前記第３方向に延在し、前記第１方向と前記第２方向とに並んで配置されるとともに、前記第３方向から見たときに前記第２方向において互いに隣接する２つの前記第１配線の間隙を貫通するように配置された複数の第３配線と、
各前記第３配線と各前記第１配線とが互いに対向する箇所ごとに１つずつ設けられた複数の抵抗変化型のメモリセルと、
前記第３配線ごとに１つずつ設けられ、各々のゲートが、対応する前記第２配線に接続された複数のトランジスタと、
前記第２方向に延在し、前記第１方向に並んで配置され、前記第２方向に並んで配置された複数の前記第３配線ごとに１本ずつ設けられ、各々が、対応する複数の前記第３配線に対して、前記トランジスタを介して接続された複数の第４配線と
を有し、
前記駆動回路は、複数の前記メモリセルのうち、対応する前記第４配線が互いに共通するとともに対応する前記第１配線が互いに異なる複数の第１メモリセルに対して同時にアクセスする
メモリ装置。
（１２）
複数の前記第３配線は、前記第１方向に複数の前記第４配線の配列ピッチと等しいピッチで並んで配置されるとともに、前記第２方向に複数の前記第１配線の配列ピッチと等しいピッチで並んで配置されている
（１１）に記載のメモリ装置。
本出願は、日本国特許庁において２０１７年３月３１日に出願された日本特許出願番号第２０１７−０７１７１８号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (12)

  1. メモリセルアレイと、
    前記メモリセルアレイへのアクセスを行う駆動回路と
    を備え、
    前記メモリセルアレイは、
    第１方向に延在し、前記第１方向と直交する第２方向と、前記第１方向および前記第２方向と直交する第３方向とに並んで配置された複数の第１配線と、
    前記第１方向に延在し、前記第２方向に並んで配置された複数の第２配線と、
    前記第３方向に延在し、前記第１方向と前記第２方向とに並んで配置されるとともに、前記第３方向から見たときに前記第２方向において互いに隣接する２つの前記第１配線の間隙を貫通するように配置された複数の第３配線と、
    各前記第３配線と各前記第１配線とが互いに対向する箇所ごとに１つずつ設けられた複数の抵抗変化型のメモリセルと、
    前記第３配線ごとに１つずつ設けられ、各々のゲートが、対応する前記第２配線に接続された複数のトランジスタと、
    前記第２方向に延在し、前記第１方向に並んで配置され、前記第２方向に並んで配置された複数の前記第３配線ごとに１本ずつ設けられ、各々が、対応する複数の前記第３配線に対して、前記トランジスタを介して接続された複数の第４配線と
    を有し、
    前記メモリセルアレイは、複数の前記メモリセルのうち、対応する前記第４配線および前記第１配線が互いに異なる複数の第１メモリセルに対して同時にアクセスがなされたときに、各前記第１メモリセルと共通の前記第４配線に対応する前記メモリセルに対しても同時にアクセスがなされることのない複数の前記第１メモリセルへの同時アクセスが可能に構成されている
    メモリ装置。
  2. 複数の前記第３配線は、前記第１方向に複数の前記第４配線の配列ピッチのｎ倍（ｎは２以上の整数）の大きさで等間隔に並んで配置されるとともに、前記第２方向に複数の前記第１配線の配列ピッチのｎ倍の大きさで等間隔に並んで配置されている
    請求項１に記載のメモリ装置。
  3. 前記第２方向に並んで配置された複数の前記第１配線のうち、偶数番目の複数の前記第 １配線は、互いに電気的に接続され、第１櫛歯配線の櫛歯を構成し、
    前記第２方向に並んで配置された複数の前記第１配線のうち、奇数番目の複数の前記第１配線は、互いに電気的に接続され、第２櫛歯配線の櫛歯を構成している
    請求項２に記載のメモリ装置。
  4. 前記第２方向に並んで配置された複数の前記第１配線は、１番目からｋ番目までの複数の前記第１配線からなる第１グループと、ｋ＋１番目からｍ番目までの複数の前記第１配線からなる第２グループとに分けられ、
    前記第１グループに属する偶数番目の複数の前記第１配線は、互いに電気的に接続された、第３櫛歯配線の櫛歯を構成し、
    前記第１グループに属する奇数番目の複数の前記第１配線は、互いに電気的に接続された、第４櫛歯配線の櫛歯を構成し、
    前記第２グループに属する偶数番目の複数の前記第１配線は、互いに電気的に接続された、第５櫛歯配線の櫛歯を構成し、
    前記第２グループに属する奇数番目の複数の前記第１配線は、互いに電気的に接続された、第６櫛歯配線の櫛歯を構成している
    請求項２に記載のメモリ装置。
  5. 前記メモリセルアレイは、複数の前記第２配線のうち互いに隣接しない複数本の前記第２配線同士を電気的に接続する複数の接続部をさらに有する
    請求項３に記載のメモリ装置。
  6. 前記駆動回路は、複数の前記第２配線のうち互いに隣接しない複数本の前記第２配線を同時に選択する
    請求項３に記載のメモリ装置。
  7. 前記駆動回路は、前記第１グループに対応する複数の前記第２配線のうちの１または複数の前記第２配線と、前記第２グループに対応する複数の前記第２配線のうちの１または複数の前記第２配線とを同時に選択する
    請求項４に記載のメモリ装置。
  8. 前記駆動回路を含み、前記メモリセルアレイと電気的に接続された回路基板を更に備え、
    複数の前記第１櫛歯配線において、複数の前記第１配線を互いに接続する第１接続部の、前記第１方向の長さは、前記回路基板から離れるにつれて短くなっており、それにより、複数の前記第１接続部は、階段状に配置されており、
    複数の前記第２櫛歯配線において、複数の前記第１配線を互いに接続する第２接続部の、前記第１方向の長さは、前記回路基板から離れるにつれて短くなっており、それにより、複数の前記第２接続部は、階段状に配置されており、
    前記メモリセルアレイは、
    複数の前記第１接続部の各々の、前記第１方向における端縁と電気的に接続され、前記第３方向に延在し、前記第１方向および前記第２方向と交差する方向に並んで配置された複数の第１接続配線と、
    複数の前記第２接続部の各々の、前記第１方向における端縁と電気的に接続され、前記第３方向に延在し、前記第１方向および前記第２方向と交差する方向に並んで配置された複数の第２接続配線と、
    前記駆動回路に電気的に接続され、前記第３方向に延在し、前記第２方向に並んで配置された複数の第３接続配線と、
    複数の前記第１接続配線の各々と、複数の前記第３接続配線のうちの一部の各々とを互いに電気的に接続する複数の第４接続配線と、
    複数の前記第２接続配線の各々と、複数の前記第３接続配線のうちの一部の各々とを互いに電気的に接続する複数の第５接続配線と
    を有する
    請求項３に記載のメモリ装置。
  9. 前記駆動回路を含み、前記メモリセルアレイと電気的に接続された回路基板を更に備え、
    複数の前記第３櫛歯配線において、複数の前記第１配線を互いに接続する第３接続部の、前記第１方向の長さは、前記回路基板から離れるにつれて短くなっており、それにより、複数の前記第３接続部は、階段状に配置されており、
    複数の前記第４櫛歯配線において、複数の前記第１配線を互いに接続する第４接続部の、前記第１方向の長さは、前記回路基板から離れるにつれて短くなっており、それにより、複数の前記第４接続部は、階段状に配置されており、
    複数の前記第５櫛歯配線において、複数の前記第１配線を互いに接続する第５接続部の、前記第１方向の長さは、前記回路基板から離れるにつれて短くなっており、それにより、複数の前記第５接続部は、階段状に配置されており、
    複数の前記第６櫛歯配線において、複数の前記第１配線を互いに接続する第６接続部の、前記第１方向の長さは、前記回路基板から離れるにつれて短くなっており、それにより、複数の前記第６接続部は、階段状に配置されており、
    前記メモリセルアレイは、
    複数の前記第３接続部の各々の、前記第１方向における端縁と電気的に接続され、前記第３方向に延在し、前記第１方向および前記第２方向と交差する方向に並んで配置された複数の第６接続配線と、
    複数の前記第４接続部の各々の、前記第１方向における端縁と電気的に接続され、前記第３方向に延在し、前記第１方向および前記第２方向と交差する方向に並んで配置された複数の第７接続配線と、
    複数の前記第５接続部の各々の、前記第１方向における端縁と電気的に接続され、前記第３方向に延在し、前記第１方向および前記第２方向と交差する方向に並んで配置された複数の第８接続配線と、
    複数の前記第６接続部の各々の、前記第１方向における端縁と電気的に接続され、前記第３方向に延在し、前記第１方向および前記第２方向と交差する方向に並んで配置された複数の第９接続配線と、
    前記駆動回路に電気的に接続され、前記第３方向に延在し、前記第２方向に並んで配置された複数の第１０接続配線と、
    複数の前記第６接続配線の各々と、複数の前記第１０接続配線のうちの一部の各々とを互いに電気的に接続する複数の第１１接続配線と、
    複数の前記第７接続配線の各々と、複数の前記第１０接続配線のうちの一部の各々とを互いに電気的に接続する複数の第１２接続配線と、
    複数の前記第８接続配線の各々と、複数の前記第１０接続配線のうちの一部の各々とを互いに電気的に接続する複数の第１３接続配線と、
    複数の前記第９接続配線の各々と、複数の前記第１０接続配線のうちの一部の各々とを互いに電気的に接続する複数の第１４接続配線と
    を有する
    請求項４に記載のメモリ装置。
  10. 前記第１方向に並んで配置された複数の前記メモリセルアレイを備え、
    前記駆動回路は、
    複数の前記メモリセルアレイへのアクセスの制御を行うコントローラと、
    前記コントローラによる制御に基づいて、複数の前記メモリセルアレイのうちの１つである第１メモリセルアレイに含まれる複数の前記第４配線を駆動する第１駆動回路と、
    前記コントローラによる制御に基づいて、前記第１メモリセルアレイに含まれる複数の前記第１配線と、複数の前記メモリセルアレイのうち前記第１メモリセルアレイに隣接する第２メモリセルアレイに含まれる複数の前記第１配線とを駆動する第２駆動回路と、
    前記コントローラによる制御に基づいて、前記第１メモリセルアレイに含まれる複数の前記第２配線と、前記第２メモリセルアレイに含まれる複数の前記第２配線を駆動する第３駆動回路と
    を有し、
    前記第１駆動回路は、前記第１メモリセルアレイに含まれる複数の前記第４配線と対向する位置に設けられ、
    前記第２駆動回路は、前記第１駆動回路に隣接する位置であって、かつ前記第１方向において隣接する位置に設けられている
    請求項３に記載のメモリ装置。
  11. メモリセルアレイと、
    前記メモリセルアレイへのアクセスを行う駆動回路と
    を備え、
    前記メモリセルアレイは、
    第１方向に延在し、前記第１方向と直交する第２方向と、前記第１方向および前記第２方向と直交する第３方向とに並んで配置された複数の第１配線と、
    前記第１方向に延在し、前記第２方向に並んで配置された複数の第２配線と、
    前記第３方向に延在し、前記第１方向と前記第２方向とに並んで配置されるとともに、前記第３方向から見たときに前記第２方向において互いに隣接する２つの前記第１配線の間隙を貫通するように配置された複数の第３配線と、
    各前記第３配線と各前記第１配線とが互いに対向する箇所ごとに１つずつ設けられた複数の抵抗変化型のメモリセルと、
    前記第３配線ごとに１つずつ設けられ、各々のゲートが、対応する前記第２配線に接続された複数のトランジスタと、
    前記第２方向に延在し、前記第１方向に並んで配置され、前記第２方向に並んで配置された複数の前記第３配線ごとに１本ずつ設けられ、各々が、対応する複数の前記第３配線に対して、前記トランジスタを介して接続された複数の第４配線と
    を有し、
    前記駆動回路は、複数の前記メモリセルのうち、対応する前記第４配線が互いに共通するとともに対応する前記第１配線が互いに異なる複数の第１メモリセルに対して同時にアクセスする
    メモリ装置。
  12. 複数の前記第３配線は、前記第１方向に複数の前記第４配線の配列ピッチと等しいピッチで並んで配置されるとともに、前記第２方向に複数の前記第１配線の配列ピッチと等しいピッチで並んで配置されている
    請求項１１に記載のメモリ装置。
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