JP2016054272A - 半導体記憶装置 - Google Patents

Abstract

【課題】処理能力を向上できる半導体記憶装置を提供する。
【解決手段】実施形態によれば、積層体は、第１方向に分離した複数のブロックを有する。それぞれのソース層はメモリストリングの第１柱状部の上端に接続されている。それぞれのビット線は、複数のブロックの中から選択されたブロックに属するメモリストリングの第２柱状部の上端に接続されている。
【選択図】図２

Description

本発明の実施形態は、半導体記憶装置に関する。

メモリセルにおけるコントロールゲートとしての電極層を、絶縁層を介して複数積層した積層体にメモリホールが形成され、そのメモリホールの側壁に電荷蓄積膜を介してチャネルとなるシリコンボディが設けられた３次元構造のメモリデバイスが提案されている。

そのような３次元メモリデバイスにおける書き込みスループットは、１本のビット線に接続されるメモリストリングの数に依存する。

特開２０１３−４７７８号公報 特開２０１３−１２５５３号公報

本発明の実施形態は、処理能力を向上できる半導体記憶装置を提供する。

実施形態によれば、半導体記憶装置は、複数層の電極層と、それぞれが前記電極層の間に設けられた複数層の絶縁層とを有する積層体と、前記積層体の積層方向に対して直交する第１方向、および前記積層方向および前記第１方向に対して直交する第２方向に配置された複数のメモリストリングと、前記メモリストリングの上で前記第２方向に延び、前記第１方向に分離した複数のソース層と、前記メモリストリングの上で前記第１方向に延び、前記第２方向に分離した複数のビット線と、を備えている。それぞれの前記メモリストリングは、前記積層方向に延びる第１チャネルボディと、前記第１チャネルボディと前記電極層との間に設けられた第１電荷蓄積膜とを有する第１柱状部と、前記積層方向に延びる第２チャネルボディと、前記第２チャネルボディと前記電極層との間に設けられた第２電荷蓄積膜とを有する第２柱状部と、前記第１チャネルボディの下端と前記第２チャネルボディの下端とをつなぐ連結部と、を有する。前記積層体は、前記第１方向に分離した複数のブロックを有する。それぞれの前記ソース層は前記第１柱状部の上端に接続されている。それぞれの前記ビット線は、前記複数のブロックの中から選択されたブロックに属する前記メモリストリングの前記第２柱状部の上端に接続されている。

実施形態の半導体記憶装置の模式平面図。 実施形態の半導体記憶装置の模式平面図。 実施形態の半導体記憶装置の模式断面図。 実施形態の半導体記憶装置の柱状部の拡大模式断面図。 実施形態の半導体記憶装置の模式平面図。

以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。

図１および図２は、実施形態の半導体記憶装置のメモリセルアレイの模式平面図である。
図３は、実施形態のメモリセルアレイの模式断面図である。図３においては、電極間絶縁層、絶縁分離膜、層間絶縁膜などの図示については省略している。

基板１０上に、複数層の電極層ＷＬを含む積層体１００が設けられている。基板１０の主面に対して平行な面内で相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向（ＸＹ面）に対して直交し、複数層の電極層ＷＬが積層された方向をＺ方向（積層方向）とする。

メモリセルアレイは、電極層ＷＬと、絶縁層４０（図４に示す）とが交互に複数層積層された積層体１００を有する。積層方向（Ｚ方向）で隣り合う電極層ＷＬの間に絶縁層４０が設けられている。図３に示すように、積層体１００は、下部ゲート層としてのバックゲートＢＧ上に設けられている。なお、図に示す電極層ＷＬの層数は一例であって、電極層ＷＬの層数は任意である。

バックゲートＢＧは、基板１０上に絶縁層４１を介して設けられている。バックゲートＢＧ及び電極層ＷＬは、シリコンを主成分として含む層である。さらに、バックゲートＢＧ及び電極層ＷＬは、シリコン層に導電性を付与するための不純物として例えばボロンを含んでいる。また、電極層ＷＬは、金属シリサイドを含んでいてもよい。絶縁層４０は、例えば酸化シリコンを主に含む。

メモリセルアレイは、複数のメモリストリングＭＳを有する。１つのメモリストリングＭＳは、Ｚ方向に延びる一対の第１柱状部ＣＬ１および第２柱状部ＣＬ２と、第１柱状部ＣＬ１および第２柱状部ＣＬ２のそれぞれの下端を連結する連結部ＪＰとを有するＵ字状に形成されている。第１柱状部ＣＬ１および第２柱状部ＣＬ２のそれぞれは、例えば円柱もしくは楕円柱状に形成され、積層体１００を貫通し、バックゲートＢＧに達している。

Ｕ字状のメモリストリングＭＳにおける第２柱状部ＣＬ２の上にはドレイン側柱状部５１およびドレイン側選択ゲートＳＧＤが設けられている。第１柱状部ＣＬ１の上にはソース側柱状部５２およびソース側選択ゲートＳＧＳが設けられている。

ドレイン側柱状部５１は、ドレイン側選択ゲートＳＧＤを貫通して、第２柱状部ＣＬ２の上端に達している。ソース側柱状部５２は、ソース側選択ゲートＳＧＳを貫通して、第１柱状部ＣＬ１の上端に達している。

ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、シリコンを主成分として含む層である。さらに、ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、シリコン層に導電性を付与するための不純物として例えばボロンを含んでいる。

上部選択ゲート層としてのドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳ、および下部選択ゲート層としてのバックゲートＢＧは、１層の電極層ＷＬよりも厚い。

ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとは、Ｘ方向に分離している。図２に示すように、ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳは、Ｙ方向に延びている。

複数層の電極層ＷＬを含む積層体１００は、第１柱状部ＣＬ１と第２柱状部ＣＬ２との間でＸ方向に分離している。

ソース側柱状部５２上にはソース層ＳＬが設けられ、ソース層ＳＬはソース側柱状部５２に接続されている。

ドレイン側柱状部５１上には配線層５３が設けられ、配線層５３上にはビット線コンタクト部５４が設けられている。配線層５３はソース層ＳＬと同じレイヤーに設けられている。配線層５３およびソース層ＳＬ上にはビット線ＢＬが設けられている。ビット線ＢＬは、ビット線コンタクト部５４および配線層５３を介してドレイン側柱状部５１に接続されている。

図４は、第１柱状部ＣＬ１および第２柱状部ＣＬ２の一部の拡大模式断面図である。第１柱状部ＣＬ１および第２柱状部ＣＬ２は同じ構成である。

柱状部ＣＬ１、ＣＬ２は、中心軸側から直径方向の外側に向かって順に設けられたチャネルボディ２０とメモリ膜３０を有する。チャネルボディ２０は、例えばシリコン膜である。チャネルボディ２０の不純物濃度は、電極層ＷＬの不純物濃度よりも低い。

メモリ膜３０は、ブロック絶縁膜３５と電荷蓄積膜３２とトンネル絶縁膜３１とを有する。電極層ＷＬとチャネルボディ２０との間に、電極層ＷＬ側から順にブロック絶縁膜３５、電荷蓄積膜３２、およびトンネル絶縁膜３１が設けられている。

チャネルボディ２０は積層体１００の積層方向に延びる筒状に設けられ、そのチャネルボディ２０の外周面を囲むようにメモリ膜３０が積層体１００の積層方向に延びつつ筒状に設けられている。電極層ＷＬはメモリ膜３０を介してチャネルボディ２０の周囲を囲んでいる。また、チャネルボディ２０の内側には、コア絶縁膜５０が設けられている。コア絶縁膜５０は、例えばシリコン酸化膜である。

ブロック絶縁膜３５は電極層ＷＬに接し、トンネル絶縁膜３１はチャネルボディ２０に接し、ブロック絶縁膜３５とトンネル絶縁膜３１との間に電荷蓄積膜３２が設けられている。

チャネルボディ２０はメモリセルにおけるチャネルとして機能し、電極層ＷＬはメモリセルのコントロールゲートとして機能する。電荷蓄積膜３２はチャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ２０と各電極層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。

実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。

メモリセルは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、電荷を捕獲するトラップサイトを多数有し、例えば、シリコン窒化膜である。

トンネル絶縁膜３１は、電荷蓄積膜３２にチャネルボディ２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。トンネル絶縁膜３１は、例えばシリコン酸化膜である。

または、トンネル絶縁膜として、一対のシリコン酸化膜でシリコン窒化膜を挟んだ構造の積層膜（ＯＮＯ膜）を用いてもよい。トンネル絶縁膜としてＯＮＯ膜を用いると、シリコン酸化膜の単層に比べて、低電界で消去動作を行える。

ブロック絶縁膜３５は、電荷蓄積膜３２に蓄積された電荷が、電極層ＷＬへ拡散するのを防止する。ブロック絶縁膜３５は、電極層ＷＬに接して設けられたキャップ膜３４と、キャップ膜３４と電荷蓄積膜３２との間に設けられたブロック膜３３とを有する。

ブロック膜３３は、例えば、シリコン酸化膜である。キャップ膜３４は、酸化シリコンよりも誘電率の高い膜であり、例えば、シリコン窒化膜である。このようなキャップ膜３４を電極層ＷＬに接して設けることで、消去時に電極層ＷＬから注入されるバックトンネル電子を抑制することができる。すなわち、ブロック絶縁膜３５として、シリコン酸化膜とシリコン窒化膜との積層膜を使うことで、電荷ブロッキング性を高めることができる。

図３に示すように、Ｕ字状のメモリストリングＭＳにおける第２柱状部ＣＬ２の上にはドレイン側選択トランジスタＳＴＤが設けられ、第１柱状部ＣＬ１の上にはソース側選択トランジスタＳＴＳが設けられている。

ドレイン側選択トランジスタＳＴＤおよびソース側選択トランジスタＳＴＳは、積層体１００の積層方向（Ｚ方向）に電流が流れる縦型トランジスタである。

ドレイン側選択ゲートＳＧＤは、ドレイン側柱状部５１の周囲を囲み、ドレイン側選択トランジスタＳＴＤのゲート電極として機能する。ドレイン側柱状部５１は、第２柱状部ＣＬ２のチャネルボディ２０と接続された筒状のチャネルと、そのチャネルとドレイン側選択ゲートＳＧＤとの間に設けられたゲート絶縁膜とを有する。ドレイン側選択トランジスタＳＴＤのチャネルは、配線層５３およびビット線コンタクト部５４を介してビット線ＢＬと接続されている。

ソース側選択ゲートＳＧＳは、ソース側柱状部５２の周囲を囲み、ソース側選択トランジスタＳＴＳのゲート電極として機能する。ソース側柱状部５２は、第１柱状部ＣＬ１のチャネルボディ２０と接続された筒状のチャネルと、そのチャネルとソース側選択ゲートＳＧＳとの間に設けられたゲート絶縁膜とを有する。ソース側選択トランジスタＳＴＳのチャネルは、ソース層ＳＬと接続されている。

メモリストリングＭＳの連結部ＪＰには、バックゲートトランジスタＢＧＴが設けられている。バックゲートＢＧは、バックゲートトランジスタＢＧＴのゲート電極として機能する。バックゲートＢＧ内に設けられたメモリ膜３０は、バックゲートトランジスタＢＧＴのゲート絶縁膜として機能する。

ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、各層の電極層ＷＬをコントロールゲートとする複数のメモリセルが設けられている。同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、各層の電極層ＷＬをコントロールゲートとする複数のメモリセルが設けられている。

それら複数のメモリセル、ドレイン側選択トランジスタＳＴＤ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、チャネルボディ２０を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。このメモリストリングＭＳがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルがＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。

図１に、各層の電極層ＷＬの平面パターンの一例を示す。各層の電極層ＷＬは、Ｙ方向に延びる複数のフィンガーＷＬａを有するくし形パターンに加工される。

例えば、２つのくし形パターンが組み合わされて１つのユニットが形成される。一方のくし形パターンの複数のフィンガーＷＬａの間に、他方のくし形パターンのフィンガーＷＬａが位置している。２つのくし形パターンの複数のフィンガーＷＬａどうしは、Ｙ方向に延びる分離部ＳＦによって、Ｘ方向に分離している。

複数層の電極層ＷＬを含む積層体は、複数のブロック６０ａ、６０ｂに分離している。複数のブロック６０ａ、６０ｂは、Ｙ方向に延びる分離部ＳＥによって、Ｘ方向に分離している。図２においては、ブロック６０ａ、６０ｂ間の境界を１点鎖線で表す。

図１には例えば２つのブロック６０ａ、６０ｂしか図示していないが、図１に示すブロック６０ａ、６０ｂがＸ方向に複数繰り返されて配列されている。

１つのブロック６０ａ、６０ｂは、２対以上のくし形パターンの組み合わせを含んでいてもよい。

電極層ＷＬのフィンガーＷＬａには、前述したメモリストリングＭＳの柱状部ＣＬ１、ＣＬ２が形成される。それぞれのブロック６０ａ、６０ｂにおいて、複数の柱状部ＣＬ１、ＣＬ２が、Ｘ方向およびＹ方向に、例えば正方格子配置されている。

１つの同じメモリストリングＭＳに属する第１柱状部ＣＬ１と第２柱状部ＣＬ２とを結ぶ方向は、Ｘ方向に平行である。１つの同じメモリストリングＭＳに属する第１柱状部ＣＬ１と第２柱状部ＣＬ２は、それぞれ、異なるくし形パターンのフィンガーＷＬａに形成されている。

１つの同じメモリストリングＭＳに属する第１柱状部ＣＬ１と第２柱状部ＣＬ２との間には、分離部ＳＦが介在している。したがって、分離部ＳＦを挟んで位置する第１柱状部ＣＬ１に形成されたメモリセルのコントロールゲート（電極層ＷＬ）と、第２柱状部ＣＬ２に形成されたメモリセルのコントロールゲート（電極層ＷＬ）とを、それぞれ別のくし形パターンによって独立して制御することができる。

図２に示すように、複数のソース層ＳＬが、メモリストリングＭＳの上でＹ方向に延び、Ｘ方向に分離されている。

ソース層ＳＬの下で、ソース側選択ゲートＳＧＳがＹ方向に延びている。ソース層ＳＬが設けられていない領域におけるソース層ＳＬと同じレイヤーには、図３に示す配線層５３が設けられている。その配線層５３の下で、ドレイン側選択ゲートＳＧＤがＹ方向に延びている。

図２に示すように、複数のビット線ＢＬが、メモリストリングＭＳの上でＸ方向に延び、Ｙ方向に分離されている。それぞれのビット線ＢＬは、Ｘ方向にまっすぐに延びている。

それぞれのビット線ＢＬは、複数のブロック６０ａ、６０ｂの中から選択されたブロックに属するメモリストリングＭＳの第２柱状部ＣＬ２の上端にビット線コンタクト部５４を介して接続されている。

図２に示す例では、ブロック６０ａに属する第２柱状部ＣＬ２に接続されたビット線ＢＬと、ブロック６０ａの隣のブロック６０ｂに属する第２柱状部ＣＬ２に接続されたビット線ＢＬとが、Ｙ方向に交互に並んでいる。

ブロック６０ａに属する第２柱状部ＣＬ２に接続されたビット線ＢＬは、図２においてブロック６０ｂの右隣に位置するブロック（図示せず）に属する第２柱状部ＣＬ２にも接続されている。

ブロック６０ｂに属する第２柱状部ＣＬ２に接続されたビット線ＢＬは、図２においてブロック６０ａの左隣に位置するブロック（図示せず）に属する第２柱状部ＣＬ２にも接続されている。

すなわち、それぞれのビット線ＢＬは、Ｘ方向に並ぶ複数のブロックのうち１個おきのブロックに属するメモリストリングＭＳの第２柱状部ＣＬ２の上端に接続されている。

あるいは、それぞれのビット線ＢＬは、Ｘ方向に並ぶ複数のブロックのうちｎ（ｎは２以上の整数）個おきのブロックに属するメモリストリングＭＳの第２柱状部ＣＬ２の上端に接続されていてもよい。

実施形態によれば、Ｘ方向に配列されたすべてのメモリストリングＭＳの第２柱状部ＣＬ２にそれぞれのビット線ＢＬが接続された構成に比べて、１つのビット線ＢＬに接続されたメモリストリングＭＳの数が減る。したがって、処理能力、特に書き込みスループットの向上を図れる。

ビット線コンタクト部５４のＹ方向のピッチは、ビット線ＢＬのＹ方向のピッチよりも大きい。

柱状部ＣＬ２の直径の上限は、ビット線ＢＬの幅の２倍程度まで許容できる。ビット線コンタクト部５４のＹ方向の幅は、ビット線ＢＬの幅とほぼ同じである。

図２に示す例では、隣り合うブロック６０ａ、６０ｂ間で、メモリストリングＭＳどうしのＹ方向の位置がずれている。１つのブロック６０ａ、６０ｂ内においては、複数の第１柱状部ＣＬ１および複数の第２柱状部ＣＬ２は、Ｘ方向およびＹ方向に正方格子配置されている。

柱状部ＣＬ１、ＣＬ２は、積層体１００に例えばＲＩＥ（Reactive Ion Etching）法で形成されるメモリホール内に形成される。

積層体１００の加工用マスクとなるレジストには、Ｘ方向に延びる複数のラインアンドスペースパターンの潜像が露光転写され、さらに、Ｘ方向に対して直交するＹ方向に延びる複数のラインアンドスペースパターンの潜像が露光転写される。直交するラインパターン潜像のクロスポイントはライン部分よりも露光量が多くなる。直交するスペースパターン潜像のクロスポイントは露光を受けない。それらラインパターン潜像のクロスポイント、またはスペースパターン潜像のクロスポイントが、現像液に対して可溶となる。

したがって、レジストを現像した後には、Ｘ方向およびＹ方向に正方格子配置された複数のホール（開口）がレジストに形成される。そのレジストをマスクにしてＲＩＥ法により積層体１００をエッチングすることで、Ｘ方向およびＹ方向に正方格子配置された複数のメモリホールを形成することができる。

上記露光の際には直交するラインアンドスペースパターンによるクロスポイント露光を利用できるため、複数のメモリホールの位置および形状を高い精度で制御することができる。このため、隣り合う柱状部ＣＬ１、ＣＬ２どうしのショート不良が発生しにくい。

図５は、他の実施形態のメモリセルアレイの模式平面図である。

図５に示す実施形態においては、隣り合うブロック６０ａ、６０ｂ間で、メモリストリングＭＳどうしのＹ方向の位置が一致している。したがって、複数のブロックを含むメモリセルアレイ全体で、複数の第１柱状部ＣＬ１および複数の第２柱状部ＣＬ２は、Ｘ方向およびＹ方向に正方格子配置されている。

複数のビット線ＢＬが、メモリストリングＭＳの上でＸ方向に延び、Ｙ方向に分離されている。ビット線コンタクト部５４のＹ方向のピッチは、ビット線ＢＬのＹ方向のピッチよりも大きい。

それぞれのビット線ＢＬは、Ｘ方向に対して平行な第１部分ＢＬａと、Ｘ方向およびＹ方向に対して傾斜した第２部分ＢＬｂとを有する。第１部分ＢＬａと第２部分ＢＬｂとがＸ方向に交互につながっている。

ビット線ＢＬが接続される第２柱状部ＣＬ２の上には、第１部分ＢＬａが位置している。第２部分ＢＬｂは、ブロックの境界領域の上に位置している。それぞれのビット線ＢＬは、全体としてＸ方向に延びつつ、ブロックの境界領域で屈曲している。

図５に示す実施形態においても、それぞれのビット線ＢＬは、複数のブロック６０ａ、６０ｂの中から選択されたブロックに属するメモリストリングＭＳの第２柱状部ＣＬ２の上端にビット線コンタクト部５４を介して接続されている。

図５に示す例では、ブロック６０ａに属する第２柱状部ＣＬ２に接続されたビット線ＢＬと、ブロック６０ａの隣のブロック６０ｂに属する第２柱状部ＣＬ２に接続されたビット線ＢＬとが、Ｙ方向に交互に並んでいる。

ブロック６０ａに属する第２柱状部ＣＬ２に接続されたビット線ＢＬは、図５においてブロック６０ｂの右隣に位置するブロック（図示せず）に属する第２柱状部ＣＬ２にも接続されている。

ブロック６０ｂに属する第２柱状部ＣＬ２に接続されたビット線ＢＬは、図５においてブロック６０ａの左隣に位置するブロック（図示せず）に属する第２柱状部ＣＬ２にも接続されている。

すなわち、それぞれのビット線ＢＬは、Ｘ方向に並ぶ複数のブロックのうち１個おきのブロックに属するメモリストリングＭＳの第２柱状部ＣＬ２の上端に接続されている。

あるいは、それぞれのビット線ＢＬは、Ｘ方向に並ぶ複数のブロックのうちｎ（ｎは２以上の整数）個おきのブロックに属するメモリストリングＭＳの第２柱状部ＣＬ２の上端に接続されていてもよい。

図５に示す実施形態においても、Ｘ方向に配列されたすべてのメモリストリングＭＳの第２柱状部ＣＬ２にそれぞれのビット線ＢＬが接続された構成に比べて、１つのビット線ＢＬに接続されたメモリストリングＭＳの数が減る。したがって、処理能力、特に書き込みスループットの向上を図れる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

２０…チャネルボディ、３０…メモリ膜、３２…電荷蓄積膜、４０…絶縁層、５４…ビット線コンタクト部、６０ａ，６０ｂ…ブロック、ＭＳ…メモリストリング、ＣＬ１…第１柱状部、ＣＬ２…第２柱状部、ＷＬ…電極層、ＢＬ…ビット線、ＳＬ…ソース層、ＳＧＤ…ドレイン側選択ゲート、ＳＧＳ…ソース側選択ゲート、

Claims (7)

1. 複数層の電極層と、それぞれが前記電極層の間に設けられた複数層の絶縁層とを有する積層体と、
   前記積層体の積層方向に対して直交する第１方向、および前記積層方向および前記第１方向に対して直交する第２方向に配置された複数のメモリストリングと、
   前記メモリストリングの上で前記第２方向に延び、前記第１方向に分離した複数のソース層と、
   前記メモリストリングの上で前記第１方向に延び、前記第２方向に分離した複数のビット線と、
   を備え、
   それぞれの前記メモリストリングは、
   前記積層方向に延びる第１チャネルボディと、前記第１チャネルボディと前記電極層との間に設けられた第１電荷蓄積膜とを有する第１柱状部と、
   前記積層方向に延びる第２チャネルボディと、前記第２チャネルボディと前記電極層との間に設けられた第２電荷蓄積膜とを有する第２柱状部と、
   前記第１チャネルボディの下端と前記第２チャネルボディの下端とをつなぐ連結部と、
   を有し、
   前記積層体は、前記第１方向に分離した複数のブロックを有し、
   それぞれの前記ソース層は前記第１柱状部の上端に接続され、
   それぞれの前記ビット線は、前記複数のブロックの中から選択されたブロックに属する前記メモリストリングの前記第２柱状部の上端に接続されている半導体記憶装置。
2. それぞれの前記ビット線は、前記第１方向に並ぶ複数の前記ブロックのうちの１個おきのブロックに属する前記第２柱状部の上端に接続されている請求項１記載の半導体記憶装置。
3. 前記ビット線は、まっすぐに前記第１方向に延びている請求項１または２に記載の半導体記憶装置。
4. 前記ビット線は、前記第１方向に対して平行な第１部分と、前記第１方向に対して傾斜した第２部分とを有する請求項１または２に記載の半導体記憶装置。
5. 前記第２部分は、前記複数のブロックの境界領域に位置している請求項４記載の半導体記憶装置。
6. 前記第２柱状部と前記ビット線とが接続するコンタクト部の前記第２方向のピッチは、前記ビット線の前記第２方向のピッチよりも大きい請求項１〜５のいずれか１つに記載の半導体記憶装置。
7. それぞれの前記ブロックにおいて、複数の前記第１柱状部および複数の前記第２柱状部が、前記第１方向および前記第２方向に正方格子配置されている請求項１〜６のいずれか１つに記載の半導体記憶装置。

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