JP2014528175A - セルピッチおよびビットラインピッチが整合しないｎａｎｄメモリアレイ - Google Patents

Abstract

本開示の実施形態は、セルおよびビットラインピッチが整合しないＮＡＮＤメモリアレイに関する方法、装置、およびシステム構成に関する。他の実施形態も記載され、請求されてよい。【選択図】図１

Description

本開示の実施形態は概して集積回路分野に関し、より詳しくは、セルおよびビットラインピッチが整合しないＮＡＮＤメモリアレイに関する。

ＮＡＮＤメモリアレイでは、１ページの全てのメモリセルが同時にプログラミングされ、読み出される。従って原理としては、ページサイズが大きくなると、プログラミング／読み出しの並列処理の程度が大きくなる。これにより、プログラミング／読み出し処理自身が、より大きなページサイズの結果大きく劣化しなければ、より高いデータスループットが生じる。歴史的にみると、益々高いデータスループットをサポートするために、ＮＡＮＤページサイズは、世代を経るごとに徐々に増加してきている（一般的にプログラミング／読み出しタイミングは劣化してきているが）。セルピッチが、世代間でスケールダウンしたことにより、ページサイズの増加が可能になっている。

ページは、アレイプレーンのうちの１つのワードライン沿いの、メモリセルの全てを含む（オール・ビットライン（ＡＢＬ）アーキテクチャでは）、または、メモリセルの半分を含む（シールドされたビットライン（ＳＢＬ）アーキテクチャでは）。ダイのサイズ制限によって、ワードラインの絶対的な長さ（つまり、アレイプレーンの幅）が制限される。これにより、１つのワードライン沿いに配置することができるメモリセルの数に上限が設定される。したがって、ビットラインおよびセルピッチが整合する場合には、サポートすることができるページサイズは、所与のセルピッチについて制限される。

ＮＡＮＤにおいては、ダイのサイズ制限の範囲内でページサイズを増加させることができるセルのスケーリングの結果セルピッチが世代を経るごとに徐々に低減してきたので、ページサイズ制限は、これまで重要な問題ではなかった。しかし、従来のＮＡＮＤスケーリングが終焉を迎え、将来のＮＡＮＤスケーリングは、三次元（３−Ｄ）ＮＡＮＤメモリアレイによって達成されることが予想される。

３Ｄ ＮＡＮＤメモリアレイでは、ワードラインの方向のセルサイズは、セルチャネルの厚み（ピラーまたはラインの形態）、ゲート積層体の厚み（トンネル酸化物、電荷トラップ層、およびブロッキング酸化物（blocking oxide））、および、ゲート電極の厚みによって制限される。この結果、ワードラインの方向のセルピッチは、従来の（つまり２Ｄ ＮＡＮＤメモリアレイ）よりも顕著に大きくなる。密度面では、より大きいセルピッチは、複数のセルの層同士が積層されていることにより補償することができるが、ページサイズは、より大きいセルピッチによって、全ての他の条件（ダイアーキテクチャ、パッケージサイズ等）が等しい場合、小さくならざるを得ない。したがって、３Ｄ ＮＡＮＤメモリアレイのデータスループットが、２Ｄ ＮＡＮＤメモリアレイのスループットよりもかなり下がり、競争力に制限を課す。

実施形態は、以下の添付図面を参照して、以下の詳細な説明によってよりよく理解される。本記載の説明をしやすくするために、同様の参照番号を同様の構造的要素に付す。実施形態は、添付図面に、例として示され、おける限定としては示されていない。

幾つかの実施形態における２Ｄメモリアレイを示す。

幾つかの実施形態における３Ｄメモリアレイを示す。 幾つかの実施形態における３Ｄメモリアレイを示す。

幾つかの実施形態におけるアクセス処理を実施する方法のフローチャートを示す。

幾つかの実施形態におけるシステムの例を示す。

以下の詳細な記載では、全体にわたり同様の参照番号が同様の部材を示す、その一部をなす添付図面が参照され、図面は、実施可能な実施形態の例を示す。本開示の範囲を逸脱せずに、他の実施形態を利用して、構造上または論理的な変更を行うことができる。従って、以下の詳細な記載は、限定的に受け取られるべきではなく、実施形態の範囲は、添付請求項およびその均等物によって定義される。

様々な処理が、請求されている主題の理解を最大限助けるために、複数の別個のアクションまたは処理として記載される場合がある。しかし、記載の順序は、これら処理が必ずしも順序に依存していることを示唆していると解釈されるべきではない。特に、これら処理は、提示順序で実行されない場合もある。記載される処理は、記載される実施形態とは異なる順序で実行されてよい。様々なさらなる処理を実行することができ、および／または、記載される処理を、さらなる実施形態では省くこともできる。

本開示においては、「Ａ及び／またはＢ」という言い回しは、（Ａ）、（Ｂ）、または（Ａ及びＢ）を意味している。本開示においては、「Ａ、Ｂ、及び／またはＣ」という言い回しは、（Ａ）、（Ｂ）、（Ｃ）、（Ａ及びＢ）、（Ａ及びＣ）、（Ｂ及びＣ）、または（Ａ、Ｂ、及びＣ）を意味している。

記載は、「１つの実施形態において」または「実施形態において」という言い回しを利用する場合があるが、これらは、それぞれ、同じまたは異なる実施形態の１以上のことを指している。さらに、本開示の実施形態に関して利用される「備える」「含む」「有する」といった用語は、同義語を意図している。

図１は、幾つかの実施形態におけるメモリアレイ１００の概略を示す。メモリアレイ１００は、互いに直交するよう配置されているワードライン１０４およびアクティブエリアセクション（たとえばアクティブエリアストリップ１０８）を有する２Ｄ ＮＡＮＤメモリアレイであってよく、ワードライン１０４が、メモリアレイ１００の水平方向に延び、アクティブエリアストリップ１０８が、メモリアレイ１００の垂直方向に延びる。斜視図に基づく用語（例えば垂直および水平）は、説明をし易くする目的で利用されてよい。これら用語は、本開示の実施形態の実装例を制限するものではない。

メモリセル１１２は、アクティブエリアストリップ１０８とワードライン１０４との重なり部分に配置されている。メモリセル１１２は、本明細書では、ワードライン１０４の方向の隣接するメモリセルの間の距離であってよい、特徴的なセルピッチ（ＣＰ）によって互いに分離されてよい。メモリアレイ１００はさらに、ワードライン１０４に対して直交に配置されているビットライン１１６を含んでよい。ビットライン１１６は、本明細書では、ワードライン１０４の方向の隣接するビットラインの間の距離であってよい、特徴的なビットラインピッチ（ＢＰ）によって互いに分離されてよい。後述するように、開示の様々な実施形態は、各アクセス（たとえばプログラムまたは読み出し）処理において、メモリセル１１２からより多く選択させるために、セルピッチからビットラインピッチを切り離す（たとえば、ビットラインピッチをセルピッチより小さくする）。

メモリアレイ１００はさらに、メモリセル１１２の様々なセットにアクセスするよう選択的に制御されうるワードライン１０４に平行に配置された複数の送電線を含んでよい。送電線は、選択ゲートドレイン（ＳＧＤ）（例えばSGD_n+1 120、SGD_n 124aおよび124b、並びにSGD_n-1 128）、選択ゲートソース（ＳＧＳ）１３２ａおよび１３２ｂ、並びに、共通のソースライン（ＣＳＬ）１３６を含んでよい。電気コンタクト１４０は、ビットライン１１６を、アクティブエリアストリップ１０８に電気的に連結させる役割を果たしてよい。

メモリアレイ１００は、ビットラインの第１のサブセットに対応している、ＮＡＮＤストリング１４８ａをもつ第１のサブブロック１４４ａを含んでよい。メモリアレイ１００は、さらに、ビットラインの第２のサブセットに対応しているＮＡＮＤストリング１４８ｂを有する第２のサブブロック１４４ｂを含んでよい。

様々な実施形態では、メモリアレイ１００の各ブロックは、セルピッチ対ビットラインピッチの比率に基づいている複数のサブブロックを含んでよい。例えば、ブロック１４４は、セルピッチ対ビットラインピッチの比率が２：１であることによって、２つのサブブロックを含んでいる。一般的なセルピッチ対ビットラインピッチの比率ｎ：１においては、各ブロックにｎ個のサブブロックが存在していてよい。

ビットラインの第１および第２のサブセットは、重ならないサブセットであってよい。幾つかの実施形態では、ビットラインの第１のサブセットが、第２のサブセットとインタリーブされてよい。例えば、第１のサブセットは、偶数のビットライン（例えば第２のビットライン、第４のビットライン、第６のビットライン等）を含んでよく、第２のサブセットは、奇数のビットライン（例えば第１のビットライン、第３のビットライン、第５のビットライン等）を含んでよい。ビットラインのナンバリングは、図１のページの左側から始められてよい。

ＮＡＮＤストリングは、所与のアクティブエリアストリップ沿いのＳＧＤとＳＧＳとの間にメモリセルを含んでよい。このことからわかるように、ＮＡＮＤストリング１４８ａとＮＡＮＤストリング１４８ｂとは、互いに対してオフセットされていてよい。この実施形態では、各ビットラインが、１つおきにサブブロックに電気的に連結されていてよい。従って例えば、第１のビットラインが、サブブロック１４４ａに電気的に連結されていなくてよく、サブブロック１４４ｂに電気的に連結されてよく、SGD_n-1 128の下のサブブロックに電気的に連結されていなくてよい、等々である。これにより、サブブロック１４４ａとサブブロック１４４ｂとを同時に駆動することができるようになり、様々なアクセス処理を実行することができる。

ここで利用される同時処理は、完全に互いに同時である（concurrent）処理であってよい（例えば、同時に開始および終了する、または互いに部分的に同時の部分があってよい（例えば異なる開始および／または終了時点を持っていてもよい））。

図示されているように、ビットラインピッチを、セルピッチの半分に減らして、隣接するＮＡＮＤストリング同士をオフセットすることにより、ビットラインピッチおよびセルピッチが同じである従来のメモリアレイに対するページサイズを効果的に二倍にすることができる。この文脈における１ページとは、一対のワードライン沿いの全てのメモリセル（ＡＢＬアーキテクチャの）のことであってよく、第１のサブブロック（例えばサブブロック１４４ａ）から第１のワードラインを、および、第２のサブブロック（例えばサブブロック１４４ｂ）から第２のワードラインを持っていてよい。ワードラインの対は、アレイのエッジで互いに電気的に連結されていてよく、１つのドライバによって駆動されてもよい。ｎ個のサブブロックを有する実施形態では、１ページが、ｎ個のワードライン沿いのメモリセル全て（ＡＢＬアーキテクチャ内の）を、サブブロック１つから１つずつ、含んでよく、ｎ個のワードラインが、アレイのエッジで互いに電気的に連結されていてよく、１つのドライバによって駆動されてよい。

サブブロック１４４ａを、サブブロック１４４ｂと同時に動作させることにより、ブロック１４４に、従来のメモリブロックのものの二倍のサイズを効果的に提供することができる。ブロック１４４内のページ数は、従来のメモリブロックと同じであってよい（２つのサブブロックのワードラインを共に駆動することができるので）が、２倍の密度のビットライン１１６の結果、ページサイズが二倍になる。ビットライン１１６の数が二倍になり、ページサイズが二倍になると、メモリアレイ１００に連結されたセンス回路も二倍にすることが望ましい。

セルおよびビットラインピッチを整合させないことの利点は、セルピッチが、ある世代についての処理能力でありうる、またはある世代についての処理能力に近くてよい、２ＤのＮＡＮＤメモリアレイでは、セルピッチがセル特徴部（cell characteristics）によって制限されており、処理能力よりもずっと大きい可能性がある３Ｄ ＮＡＮＤメモリアレイよりも小さいことが想定される。

Ｐ−ＢｉＣＳ（pipe-shaped bit cost scalable）メモリアレイ等の３Ｄ ＮＡＮＤメモリアレイにおける、ワードラインの方向のセルピッチは、セルピッチ = ピラーの直径 + 2 × ゲート誘電体積層体の厚み+ セル間の制御ゲート (例えばワードライン)の厚みとして表すことができる。

ピラーの直径が２０ナノメートル（ｎｍ）であり、ゲート誘電積層体の厚みが２５ナノメートル（ｎｍ）であり、セル間の制御ゲートの厚みが２０ｎｍである、と楽観的に仮定した場合においては、セルピッチが約９０ｎｍであり、これは、約２０ｎｍから２９ｎｍのハーフピッチの現在の処理能力より格段に大きい。セルの均一性、限界寸法、およびレジストレーション（たとえばアライメントの許容値）マージンに対するエッジ・プロファイルの影響を考えると、３Ｄ ＮＡＮＤメモリアレイのセルピッチは、上述した推定値よりもずっと大きい場合になることもあるだろう。従って、セルピッチより小さいピッチでビットラインをパターニングすることは、３Ｄ ＮＡＮＤメモリアレイにおいて非常に現実的と思われる。

図２および図３は、幾つかの実施形態におけるメモリアレイ２００の斜視図および上面図をそれぞれ示している。メモリアレイ２００はＰ−ＢｉＣＳアレイであってよいが、他の実施形態は、他のタイプの３Ｄ ＮＡＮＤメモリアレイを含んでよい。

メモリアレイ２００は、ワードライン２０４およびアクティブエリアセクション（例えば、互いに直交するよう配置されたアクティブエリアピラー２０８）を含み、ワードライン２０４がメモリアレイ１００のｙ方向に延び、アクティブエリアピラー２０８が、メモリアレイ２００のｚ方向に延びる。メモリアレイ２００は、アクティブエリアピラー２０８とワードライン２０４との交差点に配置されたメモリセル２１２を含んでよい。

メモリアレイ２００は、さらに、メモリアレイ２００の上に配置され、メモリアレイ２００のｘ方向に延びるビットライン２１６を含んでよい。したがって、ビットライン２１６は、ワードライン２０４およびアクティブエリアピラー２０８の両方に対して直交するよう配置されてよい。

本実施形態でも、図１に関して上述した実施形態と同様に、ビットラインピッチが、例えばセルピッチから切り離されていてよい、例えば、セルピッチより小さくてよい。

メモリアレイ２００も、メモリセルの様々なセット２１２にアクセスするよう選択的に制御可能なワードライン２０４に平行に配置された送電線を含んでよい。送電線は、ＳＧＤ（例えばSGD_n-2 220, SGD_n-1 224,SGD_n 228,およびSGD_n+1 232; SGS 234a, 234b, 234c, 234d, および 234e）、およびCSL 236を含んでよい。電気コンタクト２４０は、ビットライン２１６を、アクティブエリアピラー２０８に電気的に連結させる役割を果たしてよい。

メモリアレイ２００は、ビットラインの第１のサブセット２１６に対応しているＮＡＮＤストリング２４８ａを有する第１のサブブロック２４４ａ、例えば、偶数のビットライン（例えば第２のビットライン、第４のビットライン、第６のビットライン等）を含んでよい。ビットラインの数は、図３に関するものであってよく、ナンバリングは、ページに左側から始められてよい。メモリアレイ２００はさらに、ビットラインの第２のサブセットに対応しているＮＡＮＤストリング２４８ｂを有する第２のサブブロック２４４ｂ、例えば、奇数のビットライン（例えば第１のビットライン、第３のビットライン、第５のビットライン等）を含んでよい。第１および第２のサブセットは、重ならないサブセットであってよく、互いにインタリーブされてよい。

本実施形態では、ＮＡＮＤストリングが、アクティブエリアピラーの任意の対の上のＳＧＤとＳＧＳとの間にメモリセルを含んでよい。たとえばＮＡＮＤストリング２４８ａは、ＳＧＳ２３４ｃと、基礎となる基板２５２との間に配置されたアクティブエリアピラーのメモリセルと、基板２５２とＳＧＤ＿ｎ２２８との間のアクティブエリアピラーとを含んでよい。これらのアクティブエリアピラーは、基板２５２内の電気コネクタ２５６によって、互いに電気的に連結されてよい。電気コネクタ２５６は、パイプ接続（ＰＣ）すと称される場合がある。したがって、１つのＮＡＮＤストリングが、図２に示すような８個のメモリセルを含むこともある。

ＮＡＮＤストリング２４８ａと２４８ｂとは、互いに対してオフセットされていてよい。従って、メモリアレイ１００同様に、メモリアレイ２００は、様々なアクセス処理を実行するために、サブブロック２４４ａおよび２４４ｂを同時に駆動させることができる。

上述した実施形態は、セルピッチの半分のビットラインピッチを記載しているが、他の実施形態では、他の整合しないビットラインおよびセルピッチを有していてもよい。様々な実施形態は、セルピッチ対ビットラインピッチの比率がいずれであってもよい。例えば、ビットラインピッチは、セルピッチの１／ｎであってよい（ここでｎは、１より大きい整数である）。

上述した実施形態は、バイナリ（つまり２：１）のセルピッチ対ビットラインピッチを記載しているが、他の実施形態は、バイナリではないセルピッチ対ビットラインピッチを有していてもよい。バイナリのデジタルシステムでは、バイナリページサイズ（たとえば、ＡＢＬアーキテクチャのビットラインの総数）を有することで、アドレス指定、Ｉ／Ｏタイミング等を促すと好適であると思われる。セルピッチ対ビットラインピッチの比率もバイナリである場合には、こうすることで、バイナリ数のセルがすべてビットラインに結合されるだろう。しかし、バイナリページサイズを確保するためには、バイナリ数のビットラインを維持することで十分と思われるので、メモリセルの数が僅かに供給過多である、バイナリではないセルピッチ対ビットラインピッチを有する実施形態を利用することもできる。

例えば、１６ビットの所望のページサイズを考える。バイナリ２：１のセルピッチ対ビットラインピッチの比率の代わりに、１つ置きのサブブロックにビットラインを連結させた、８セル幅のアレイを利用することもできる。３：１のセルピッチ対ビットラインピッチの比率を実装するために、２つ置きのサブブロック（３つのサブブロックごとのに１つ）に対してビットラインを連結させた、５セル幅のアレイ（５＞１６／３）を利用してもよい。この場合には、アレイのエッジにどのビットラインにも連結されないＮＡＮＤストリングが幾つか存在する場合がある。しかし、現実的なページサイズが８キロバイト（ｋＢ）または１６ｋＢであることを考えると、無駄なセルは小さなオーバヘッドである。

ビットラインおよびセルピッチが整合しない場合には、技術がサポートすることができるページサイズは、ビットラインピッチによってのみ制限され、セルピッチによっては制限されない。３Ｄ ＮＡＮＤメモリアレイのビットライン構成には高いアスペクト比のエッチングは不要なので、これらアレイ内のビットラインピッチを、２Ｄ ＮＡＮＤメモリアレイのビットラインピッチに整合させることができるだろう。したがって、３Ｄ ＮＡＮＤメモリアレイのページサイズは、２Ｄ ＮＡＮＤメモリアレイに類似したものであってよく、この際に、３Ｄのメモリアレイに関連したより大きいセルピッチに対応できるように、サイズを小さくする必要がない。３Ｄメモリアレイのセルピッチがこれ以上小さくならない場合であっても、より高度なリソグラフィーによってビットラインピッチをスケーリングすることができる場合には、ページサイズをさらにスケーリングすることができる。

図４は、幾つかの実施形態における、メモリアレイによりアクセス処理を実施する方法４００を示す。方法４００は、メモリアレイ１００またはメモリアレイ２００とともに利用されてよい。方法４００は、ブロック４０４で、第１のサブブロックおよび第２のサブブロックを同時に駆動する段階を含んでよい。第１のサブブロックおよび第２のサブブロックは物理的、および／または、電気的に互いに隣り合っていてよく、メモリセルの１つのブロックを表していてよい。２つのサブブロックは、適切な選択ゲートにエネルギー供給することで同時に駆動されてよい。例えば、メモリアレイ１００に関しては、サブブロック１４４ａおよびサブブロック１４４ｂが、SGD_n 124aおよびSGD_n 124b、並びに、SGS 132aおよび132bにエネルギー供給することで、同時に駆動されてよい。メモリアレイ２００に関しては、サブブロック２４４ａおよびサブブロック２４４ｂが、SGD_n 228並びにSGS 234cおよび234dにエネルギー供給することで、同時に駆動されてよい。

方法４００は、ブロック４０８で、第１のサブブロックのビットラインの第１のサブセット（例えば偶数のビットライン）のメモリセルへのアクセスを続けてよい。メモリアレイ１００に関しては、ビットラインの第１のサブセット、および、サブブロック１４４ａの１以上のワードラインにエネルギー供給することによって、サブブロック１４４ａのメモリセルにアクセスしてよい。メモリアレイ２００に関しては、ビットラインの第１のサブセット、および、サブブロック２４４ｂの選択されたワードラインにエネルギー供給することで、サブブロック２４４ｂの上のメモリセルにアクセスしてよい。

方法４００はさらに、ブロック４１２で、第２のサブブロックのビットラインの第２のサブセット（例えば奇数のビットライン）の上のメモリセルへのアクセスを含んでよい。メモリアレイ１００に関しては、ビットラインの第２のサブセット、および、サブブロック１４４ｂの１以上のワードラインにエネルギー供給することによって、サブブロック１４４ｂのメモリセルにアクセスしてよい。メモリアレイ２００に関しては、ビットラインの第２のサブセット、および、サブブロック２４４ａの選択されたワードラインにエネルギー供給することによって、サブブロック２４４ｂのメモリセルにアクセスしてよい。様々な実施形態では、ブロック４０８と４１２とが、互いと同時に、およびブロック４０４と同時に実行されてよい。

上述した実施形態は、ビットラインの２つのサブセットに関する方法を記載しているが、他の実施形態は、これよりも多い数のサブセットを含んでもよい（例えば、セルピッチ対ビットラインピッチの比率が２：１より大きいとき）。さらに、上述した実施形態は、２つのサブブロックを互いに同時に駆動する方法を記載しているが、他の実施形態は、２を超える数のサブブロックを互いに同時に駆動することに関していてもよい。例えば、ｎ個のサブブロックを有する１つのブロックを含む実施形態では、最大ｎ個のサブブロックを、互いに同時に駆動することができる。

本明細書に記載するメモリアレイおよび方法は、所望のように構成するために、任意の適切なハードウェアおよび／またはソフトウェアを利用してシステムに実装することができる。図５は、一実施形態において、１以上のプロセッサ５０４、メモリデバイス５１２、１以上の通信インタフェース５１６、および入出力（Ｉ／Ｏ）デバイス５２０に連結されたシステム制御論理５０８を含む例示的システム５００を示す。

メモリデバイス５１２は、メモリアレイ１００またはメモリアレイ２００を含む不揮発性コンピュータ記憶チップであってよい。メモリアレイに加えて、メモリデバイス５１２は、パッケージを含んでよく、この内部にメモリアレイが設けられ、さらに、ドライバ回路（例えばドライバ）、メモリデバイス５１２をシステム５００の他のコンポーネントに電気的に連結する入出力接続等が含まれてよい。メモリデバイス５１２は、システム５００に取り外し可能に、または、永久に連結されるよう構成されてよい。

通信インタフェース５１６は、１以上のネットワークで、および／または、任意の他の適切なデバイスと通信するためのインタフェースをシステム５００に提供してよい。通信インタフェース５１６は、任意の適切なハードウェアおよび／またはファームウェアを含んでよい。一実施形態の通信インタフェース５１６は、例えば、ネットワークアダプタ、無線ネットワークアダプタ、電話モデム、および／または、無線モデムを含んでよい。無線通信においては、一実施形態の通信インタフェース５１６が、１以上のアンテナを利用して、システム５００を無線ネットワークに通信可能に連結する。

一実施形態では、プロセッサ５０４の少なくとも１つが、システム制御論理５０８の１以上のコントローラの論理とともにパッケージ化されてよい。一実施形態では、プロセッサ５０４の少なくとも１つが、システム制御論理５０８の１以上のコントローラの論理とともにパッケージ化され、システムインパッケージ（ＳｉＰ）を形成してよい。一実施形態では、プロセッサ５０４の少なくとも１つが、システム制御論理５０８の１以上のコントローラの論理と同じダイに集積されてよい。一実施形態では、プロセッサ５０４の少なくとも１つが、システム制御論理５０８の１以上のコントローラの論理と同じダイに集積され、システムオンチップ（ＳｏＣ）を形成してよい。

一実施形態のシステム制御論理５０８は、任意の適切なインタフェースを、プロセッサ５０４の少なくとも１つ、および／または、システム制御論理５０８と通信する任意の適切なデバイスまたはコンポーネントに提供する任意の適切なインタフェースコントローラを含んでよい。システム制御論理５０８は、システム５００の様々なコンポーネントにデータを移動させたり、様々なコンポーネントからデータを移動させたりしてよい。

一実施形態のシステム制御論理５０８は、図４の方法４００について上述したもの等の様々なアクセス処理を制御するために、メモリデバイス５１２にインタフェースを提供するメモリコントローラ５２４を含んでよい。メモリコントローラ５２４は、ここで記載するメモリデバイス５１２を制御するよう特別に構成されている制御論理５２８を含んでよい。様々な実施形態では、制御論理５２８は、プロセッサ５０４の少なくとも１つによって実行されると、メモリコントローラ５２４に上述した処理を実行させる命令を、持続性コンピュータ可読媒体（例えばメモリデバイス５１２またはその他のメモリ／ストレージ）に格納した形で含んでよい。

様々な実施形態では、Ｉ／Ｏデバイス５２０が、システム５００に対するユーザのインタラクションを可能とするよう設計されたユーザインタフェースを含んでよく、システム５００に対する周辺コンポーネントのインタラクションを可能するよう設計された周辺コンポーネントインタフェースを含んでよく、および／または、システム５００に関する環境条件および／または位置情報を決定するよう設計されたセンサを含んでよい。様々な実施形態では、ユーザインタフェースが、これらに限定はされないが、ディスプレイ（例えば液晶ディスプレイ、タッチスクリーンディスプレイ等）、スピーカ、マイクロフォン、画像および／またはビデオをキャプチャするための１以上のデジタルカメラ、フラッシュライト（たとえば発光ダイオードフラッシュ）およびキーボードを含んでよい。様々な実施形態では、周辺コンポーネントインタフェースが、これらに限定はされないが、不揮発性メモリポート、オーディオジャック、および、電力供給インタフェースを含んでよい。様々な実施形態では、センサが、これらに限定はされないが、ジャイロセンサ、加速度計、近接センサ、周辺光センサ、および、ポジショニング・ユニットを含んでよい。ポジショニング・ユニットは、これに加えて／これに代えて、通信インタフェース５１６の一部であったり、または通信インタフェース５１６とインタラクトしたりすることで、グローバル・ポジショニング・システム（ＧＰＳ）サテライト等のポジショニング・ネットワークのコンポーネントと通信してよい。

様々な実施形態では、これらに限定はされないが、システム５００が、ラップトップコンピューティングデバイス、タブレットコンピューティングデバイス、ネットブック、スマートフォン等のモバイルコンピューティングデバイス、デスクトップコンピューティングデバイス、ワークステーション、サーバであってよい。システム５００は、これより多いまたは少ないコンポーネント、および／または、異なるアーキテクチャを有してもよい。

ここに具体的な実施形態を説明のために例示、記載してきたが、同じ目的を達成するよう計算された様々な種類の代替的なおよび／または均等である実施形態または実装例で、本開示の範囲を逸脱せずに図示および記載された実施形態を置き換えることができる。本願は、ここで記載する実施形態の適合例または変形例を含むことを意図している。従って、ここに記載する実施形態は、請求項およびその均等物によってのみ限定されることを意図している。

ここに具体的な実施形態を説明のために例示、記載してきたが、同じ目的を達成するよう計算された様々な種類の代替的なおよび／または均等である実施形態または実装例で、本開示の範囲を逸脱せずに図示および記載された実施形態を置き換えることができる。本願は、ここで記載する実施形態の適合例または変形例を含むことを意図している。従って、ここに記載する実施形態は、請求項およびその均等物によってのみ限定されることを意図している。本発明の例を下記の各項目として示す。
［項目１］
ＮＡＮＤメモリアレイであって、
複数のワードラインと、
前記複数のワードラインに直交するよう配置された複数のアクティブエリアセクションと、
前記複数のワードラインに直交するよう配置された複数のビットラインと
を備え、
複数のメモリセルが、個々のアクティブエリアセクションと個々のワードラインとの重なり部分に配置され、
前記複数のメモリセルは、前記複数のワードラインの方向の第１のピッチをもち、
前記複数のビットラインは、前記第１のピッチ未満の第２のピッチをもつ、ＮＡＮＤメモリアレイ。
［項目２］
前記第２のピッチは、前記第１のピッチの１／ｎであり、ｎは、１より大きい整数である、項目１に記載のＮＡＮＤメモリアレイ。
［項目３］
第１メモリセルサブブロックと、
前記第１メモリセルサブブロックに隣接する第２メモリセルサブブロックと
をさらに備え、
前記第１メモリセルサブブロックおよび前記第２メモリセルサブブロックは、互いと同時に駆動される、項目１に記載のＮＡＮＤメモリアレイ。
［項目４］
前記第１メモリセルサブブロックの第１の複数のＮＡＮＤストリングと、
前記第２メモリセルサブブロックの第２の複数のＮＡＮＤストリングと
をさらに備え、
前記第２の複数のＮＡＮＤストリングは、前記第１の複数のＮＡＮＤストリングに対してオフセットされている、項目３に記載のＮＡＮＤメモリアレイ。
［項目５］
前記第１の複数のＮＡＮＤストリングは、前記複数のビットラインの第１のサブセットに対応しており、
前記第２の複数のＮＡＮＤストリングは、前記複数のビットラインの第２のサブセットに対応しており、
前記第１のサブセットと前記第２のサブセットとは、重ならないサブセットである、項目４に記載のＮＡＮＤメモリアレイ。
［項目６］
前記第１のサブセットは、前記第２のサブセットとインタリーブされる、項目５に記載のＮＡＮＤメモリアレイ。
［項目７］
第１の選択ゲートソースおよび第１の選択ゲートドレインと、
第２の選択ゲートソースおよび第２の選択ゲートドレインと
を備え、
前記第１メモリセルサブブロックは、前記第１の選択ゲートソースおよび前記第１の選択ゲートドレインの間の複数のメモリセルを含み、
前記第２メモリセルサブブロックは、前記第２の選択ゲートソースおよび前記第２の選択ゲートドレインの間の複数のメモリセルを含む、項目３に記載のＮＡＮＤメモリアレイ。
［項目８］
前記ＮＡＮＤメモリアレイは、二次元ＮＡＮＤメモリアレイを含む、項目１に記載のＮＡＮＤメモリアレイ。
［項目９］
前記第１のピッチの前記第２のピッチに対する比率は、ｎ：１であり、ｎは１より大きい整数であり、
前記ＮＡＮＤメモリアレイはさらに、複数のメモリブロックを備え、個々のメモリブロックは、ｎ個のサブブロックを備える、項目１に記載のＮＡＮＤメモリアレイ。
［項目１０]
複数のワードラインと、
複数のアクティブエリアピラーと、
前記複数のアクティブエリアピラーと前記複数のワードラインとの交差点に配置された複数のメモリセルと、
前記複数のワードラインに直交するよう配置された複数のビットラインと
を備え、
前記複数のメモリセルは、前記複数のワードラインの方向の第１のピッチをもち、
前記複数のビットラインは、前記第１のピッチ未満の第２のピッチをもつ、三次元メモリアレイ（３Ｄメモリアレイ）。
［項目１１]
前記第２のピッチは、前記第１のピッチの１／ｎであり、ｎは、１より大きい整数である、項目１０に記載の３Ｄメモリアレイ。
［項目１２]
第１の選択ゲートソースおよび選択ゲートドレインの間の電気経路に配置された第１メモリセルサブブロックと、
第２の選択ゲートソースおよび前記選択ゲートドレインの間の電気経路に配置された第２メモリセルサブブロックと
をさらに備える、項目１０に記載の３Ｄメモリアレイ。
［項目１３]
前記第１メモリセルサブブロックおよび前記第２メモリセルサブブロックは、同時に駆動される、項目１２に記載の３Ｄメモリアレイ。
［項目１４]
前記第１メモリセルサブブロックの第１の複数のＮＡＮＤストリングと、
前記第２メモリセルサブブロックの第２の複数のＮＡＮＤストリングと
をさらに備え、
前記第１の複数のＮＡＮＤストリングは、前記第２の複数のＮＡＮＤストリングに対してオフセットされている、項目１２に記載の３Ｄメモリアレイ。
［項目１５]
前記第１の複数のＮＡＮＤストリングは、前記複数のアクティブエリアピラーのうちの第１の対のアクティブエリアピラーの上に設けられており、
前記第２の複数のＮＡＮＤストリングは、前記複数のアクティブエリアピラーのうちの第２の対のアクティブエリアピラーの上に設けられている、項目１４に記載の３Ｄメモリアレイ。
［項目１６]
前記第１の複数のＮＡＮＤストリングは、前記複数のビットラインの第１のサブセットに対応しており、
前記第２の複数のＮＡＮＤストリングは、前記複数のビットラインの第２のサブセットに対応しており、
前記第１のサブセットと前記第２のサブセットとは、重ならないサブセットである、
項目１４に記載の３Ｄメモリアレイ。
［項目１７]
前記第１のサブセットは、前記第２のサブセットとインタリーブされる、項目１６に記載の３Ｄメモリアレイ。
［項目１８]
前記３Ｄメモリアレイは、Ｐ−ＢｉＣＳ（pipe-shaped bit cost scalable）メモリアレイを含む、項目１０に記載の３Ｄメモリアレイ。
［項目１９]
前記第１のピッチの前記第２のピッチに対する比率は、ｎ：１であり、ｎは１より大きい整数であり、
前記３Ｄメモリアレイはさらに、複数のメモリブロックを備え、個々のメモリブロックは、ｎ個のサブブロックを有する、項目１０に記載の３Ｄメモリアレイ。
［項目２０]
パッケージと、
複数の入出力接続と、
前記パッケージ内に配置され、前記複数の入出力接続に電気的に連結された３Ｄメモリアレイと
を備える、不揮発性記憶チップ。
［項目２１]
無線ネットワークにシステムを通信可能に連結する１以上のアンテナを有する通信インタフェースと、
移動通信デバイスに取り外し可能に、または永久に連結された、項目２０に記載の不揮発性記憶チップと、
前記不揮発性記憶チップのアクセス処理を制御するメモリコントローラと
を備える、前記移動通信デバイス。
［項目２２]
メモリアレイのメモリセルの１つのブロックのうちの、第１メモリセルサブブロックと第２メモリセルサブブロックとを同時に駆動する段階と、
前記第１メモリセルサブブロックの複数のビットラインの第１のサブセットに対応している第１の複数のＮＡＮＤストリングの上の複数のメモリセルにアクセスする段階と、
前記第２メモリセルサブブロックの複数のビットラインの第２のサブセットに対応している第２の複数のＮＡＮＤストリングの上の複数のメモリセルにアクセスする段階と
を備え、
前記第１メモリセルサブブロックおよび前記第２メモリセルサブブロックは隣接しており、前記第１の複数のＮＡＮＤストリングは、前記第２の複数のＮＡＮＤストリングに対してオフセットされている、メモリアレイを動作させる方法。
［項目２３]
前記複数のビットラインの第１のピッチは、前記複数のメモリセルの、ワードラインの方向の第２のピッチ未満である、項目２２に記載のメモリアレイを動作させる方法。
［項目２４]
前記第１のピッチの前記第２のピッチに対する比率は、ｎ：１であり、ｎは１より大きい整数であり、
前記方法はさらに、
前記ブロックのｎ個のサブブロックを同時に駆動する段階を備える、項目２２に記載のメモリアレイを動作させる方法。
［項目２５]
前記第１の複数のＮＡＮＤストリングの上の複数のメモリセルにアクセスする段階、および、前記第２の複数のＮＡＮＤストリングの上の複数のメモリセルにアクセスする段階は、
前記複数のビットラインの前記第１のサブセットと前記第２のサブセットとに同時にエネルギー供給する段階を有する、項目２２に記載のメモリアレイを動作させる方法。
［項目２６]
通信インタフェースと、ＮＡＮＤメモリアレイと、システム制御論理とを備えるシステムであって、
前記通信インタフェースは、前記システムを無線ネットワークに通信可能に連結する１以上のアンテナを有し、
前記ＮＡＮＤメモリアレイは、前記ＮＡＮＤメモリアレイのワードラインの方向のセルピッチと、前記ワードラインの方向のビットラインピッチとを有し、前記セルピッチは前記ビットラインピッチと異なっており、
前記システム制御論理は、前記通信インタフェースと前記ＮＡＮＤメモリアレイと連結されており、前記システム制御論理は、前記通信インタフェースおよび前記ＮＡＮＤメモリアレイに対してデータを出し入れするための１以上のインタフェースを提供する、システム。
［項目２７]
ピクチャまたはビデオを取得するためのデジタルカメラを更に備え、
前記システム制御論理は、更に前記デジタルカメラに連結されており、前記デジタルカメラからデータを受信する、項目２６に記載のシステム。
［項目２８]
前記セルピッチの前記ビットラインピッチに対する比率は、ｎ：１であり、ｎは１より大きい整数であり、
前記ＮＡＮＤメモリアレイは、セルの複数のメモリブロックを含み、個々のメモリブロックが、同時に駆動されるｎ個のサブブロックを有する、項目２６に記載のシステム。

Claims (28)

1. ＮＡＮＤメモリアレイであって、
   複数のワードラインと、
   前記複数のワードラインに直交するよう配置された複数のアクティブエリアセクションと、
   前記複数のワードラインに直交するよう配置された複数のビットラインと
   を備え、
   複数のメモリセルが、個々のアクティブエリアセクションと個々のワードラインとの重なり部分に配置され、
   前記複数のメモリセルは、前記複数のワードラインの方向の第１のピッチをもち、
   前記複数のビットラインは、前記第１のピッチ未満の第２のピッチをもつ、ＮＡＮＤメモリアレイ。
2. 前記第２のピッチは、前記第１のピッチの１／ｎであり、ｎは、１より大きい整数である、請求項１に記載のＮＡＮＤメモリアレイ。
3. 第１メモリセルサブブロックと、
   前記第１メモリセルサブブロックに隣接する第２メモリセルサブブロックと
   をさらに備え、
   前記第１メモリセルサブブロックおよび前記第２メモリセルサブブロックは、互いと同時に駆動される、請求項１に記載のＮＡＮＤメモリアレイ。
4. 前記第１メモリセルサブブロックの第１の複数のＮＡＮＤストリングと、
   前記第２メモリセルサブブロックの第２の複数のＮＡＮＤストリングと
   をさらに備え、
   前記第２の複数のＮＡＮＤストリングは、前記第１の複数のＮＡＮＤストリングに対してオフセットされている、請求項３に記載のＮＡＮＤメモリアレイ。
5. 前記第１の複数のＮＡＮＤストリングは、前記複数のビットラインの第１のサブセットに対応しており、
   前記第２の複数のＮＡＮＤストリングは、前記複数のビットラインの第２のサブセットに対応しており、
   前記第１のサブセットと前記第２のサブセットとは、重ならないサブセットである、請求項４に記載のＮＡＮＤメモリアレイ。
6. 前記第１のサブセットは、前記第２のサブセットとインタリーブされる、請求項５に記載のＮＡＮＤメモリアレイ。
7. 第１の選択ゲートソースおよび第１の選択ゲートドレインと、
   第２の選択ゲートソースおよび第２の選択ゲートドレインと
   を備え、
   前記第１メモリセルサブブロックは、前記第１の選択ゲートソースおよび前記第１の選択ゲートドレインの間の複数のメモリセルを含み、
   前記第２メモリセルサブブロックは、前記第２の選択ゲートソースおよび前記第２の選択ゲートドレインの間の複数のメモリセルを含む、請求項３に記載のＮＡＮＤメモリアレイ。
8. 前記ＮＡＮＤメモリアレイは、二次元ＮＡＮＤメモリアレイを含む、請求項１に記載のＮＡＮＤメモリアレイ。
9. 前記第１のピッチの前記第２のピッチに対する比率は、ｎ：１であり、ｎは１より大きい整数であり、
   前記ＮＡＮＤメモリアレイはさらに、複数のメモリブロックを備え、個々のメモリブロックは、ｎ個のサブブロックを備える、請求項１に記載のＮＡＮＤメモリアレイ。
10. 複数のワードラインと、
    複数のアクティブエリアピラーと、
    前記複数のアクティブエリアピラーと前記複数のワードラインとの交差点に配置された複数のメモリセルと、
    前記複数のワードラインに直交するよう配置された複数のビットラインと
    を備え、
    前記複数のメモリセルは、前記複数のワードラインの方向の第１のピッチをもち、
    前記複数のビットラインは、前記第１のピッチ未満の第２のピッチをもつ、三次元メモリアレイ（３Ｄメモリアレイ）。
11. 前記第２のピッチは、前記第１のピッチの１／ｎであり、ｎは、１より大きい整数である、請求項１０に記載の３Ｄメモリアレイ。
12. 第１の選択ゲートソースおよび選択ゲートドレインの間の電気経路に配置された第１メモリセルサブブロックと、
    第２の選択ゲートソースおよび前記選択ゲートドレインの間の電気経路に配置された第２メモリセルサブブロックと
    をさらに備える、請求項１０に記載の３Ｄメモリアレイ。
13. 前記第１メモリセルサブブロックおよび前記第２メモリセルサブブロックは、同時に駆動される、請求項１２に記載の３Ｄメモリアレイ。
14. 前記第１メモリセルサブブロックの第１の複数のＮＡＮＤストリングと、
    前記第２メモリセルサブブロックの第２の複数のＮＡＮＤストリングと
    をさらに備え、
    前記第１の複数のＮＡＮＤストリングは、前記第２の複数のＮＡＮＤストリングに対してオフセットされている、請求項１２に記載の３Ｄメモリアレイ。
15. 前記第１の複数のＮＡＮＤストリングは、前記複数のアクティブエリアピラーのうちの第１の対のアクティブエリアピラーの上に設けられており、
    前記第２の複数のＮＡＮＤストリングは、前記複数のアクティブエリアピラーのうちの第２の対のアクティブエリアピラーの上に設けられている、請求項１４に記載の３Ｄメモリアレイ。
16. 前記第１の複数のＮＡＮＤストリングは、前記複数のビットラインの第１のサブセットに対応しており、
    前記第２の複数のＮＡＮＤストリングは、前記複数のビットラインの第２のサブセットに対応しており、
    前記第１のサブセットと前記第２のサブセットとは、重ならないサブセットである、
    請求項１４に記載の３Ｄメモリアレイ。
17. 前記第１のサブセットは、前記第２のサブセットとインタリーブされる、請求項１６に記載の３Ｄメモリアレイ。
18. 前記３Ｄメモリアレイは、Ｐ−ＢｉＣＳ（pipe-shaped bit cost scalable）メモリアレイを含む、請求項１０に記載の３Ｄメモリアレイ。
19. 前記第１のピッチの前記第２のピッチに対する比率は、ｎ：１であり、ｎは１より大きい整数であり、
    前記３Ｄメモリアレイはさらに、複数のメモリブロックを備え、個々のメモリブロックは、ｎ個のサブブロックを有する、請求項１０に記載の３Ｄメモリアレイ。
20. パッケージと、
    複数の入出力接続と、
    前記パッケージ内に配置され、前記複数の入出力接続に電気的に連結された３Ｄメモリアレイと
    を備える、不揮発性記憶チップ。
21. 無線ネットワークにシステムを通信可能に連結する１以上のアンテナを有する通信インタフェースと、
    移動通信デバイスに取り外し可能に、または永久に連結された、請求項２０に記載の不揮発性記憶チップと、
    前記不揮発性記憶チップのアクセス処理を制御するメモリコントローラと
    を備える、前記移動通信デバイス。
22. メモリアレイのメモリセルの１つのブロックのうちの、第１メモリセルサブブロックと第２メモリセルサブブロックとを同時に駆動する段階と、
    前記第１メモリセルサブブロックの複数のビットラインの第１のサブセットに対応している第１の複数のＮＡＮＤストリングの上の複数のメモリセルにアクセスする段階と、
    前記第２メモリセルサブブロックの複数のビットラインの第２のサブセットに対応している第２の複数のＮＡＮＤストリングの上の複数のメモリセルにアクセスする段階と
    を備え、
    前記第１メモリセルサブブロックおよび前記第２メモリセルサブブロックは隣接しており、前記第１の複数のＮＡＮＤストリングは、前記第２の複数のＮＡＮＤストリングに対してオフセットされている、メモリアレイを動作させる方法。
23. 前記複数のビットラインの第１のピッチは、前記複数のメモリセルの、ワードラインの方向の第２のピッチ未満である、請求項２２に記載のメモリアレイを動作させる方法。
24. 前記第１のピッチの前記第２のピッチに対する比率は、ｎ：１であり、ｎは１より大きい整数であり、
    前記方法はさらに、
    前記ブロックのｎ個のサブブロックを同時に駆動する段階を備える、請求項２２に記載のメモリアレイを動作させる方法。
25. 前記第１の複数のＮＡＮＤストリングの上の複数のメモリセルにアクセスする段階、および、前記第２の複数のＮＡＮＤストリングの上の複数のメモリセルにアクセスする段階は、
    前記複数のビットラインの前記第１のサブセットと前記第２のサブセットとに同時にエネルギー供給する段階を有する、請求項２２に記載のメモリアレイを動作させる方法。
26. 通信インタフェースと、ＮＡＮＤメモリアレイと、システム制御論理とを備えるシステムであって、
    前記通信インタフェースは、前記システムを無線ネットワークに通信可能に連結する１以上のアンテナを有し、
    前記ＮＡＮＤメモリアレイは、前記ＮＡＮＤメモリアレイのワードラインの方向のセルピッチと、前記ワードラインの方向のビットラインピッチとを有し、前記セルピッチは前記ビットラインピッチと異なっており、
    前記システム制御論理は、前記通信インタフェースと前記ＮＡＮＤメモリアレイと連結されており、前記システム制御論理は、前記通信インタフェースおよび前記ＮＡＮＤメモリアレイに対してデータを出し入れするための１以上のインタフェースを提供する、システム。
27. ピクチャまたはビデオを取得するためのデジタルカメラを更に備え、
    前記システム制御論理は、更に前記デジタルカメラに連結されており、前記デジタルカメラからデータを受信する、請求項２６に記載のシステム。
28. 前記セルピッチの前記ビットラインピッチに対する比率は、ｎ：１であり、ｎは１より大きい整数であり、
    前記ＮＡＮＤメモリアレイは、セルの複数のメモリブロックを含み、個々のメモリブロックが、同時に駆動されるｎ個のサブブロックを有する、請求項２６に記載のシステム。

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