KR101535765B1 - 미스매치 셀 및 비트라인 피치를 가진 nand 메모리 어레이 - Google Patents

미스매치 셀 및 비트라인 피치를 가진 nand 메모리 어레이 Download PDF

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Abstract

본 발명의 실시예들은 미스매치 셀 및 비트라인 피치를 가진 NAND 메모리 어레이들을 위한 방법들, 장치, 및 시스템 구성들을 기술한다. 다른 실시예들이 기술 및 청구될 수 있다.

Description

미스매치 셀 및 비트라인 피치를 가진 NAND 메모리 어레이{NAND MEMORY ARRAY WITH MISMATCHED CELL AND BITLINE PITCH}
본 발명의 실시예들은 일반적으로 집적 회로들에 관한 것으로, 특히, 미스매치 셀 및 비트라인 피치를 가진 NAND 메모리 어레이에 관한 것이다.
NAND 메모리 어레이에서, 한 페이지의 모든 메모리 셀들은 동시에 프로그래밍 및 판독된다. 따라서, 원칙적으로, 페이지 크기가 클수록, 프로그램/판독 동작들의 병렬성도 더 커진다. 이는 프로그램/판독 동작들 자체가 더 큰 페이지 크기의 결과로서 크게 저하되지 않으면, 더 많은 데이터 처리량을 야기할 것이다. 역사상, 프로그램/판독 타이밍이 일반적으로 저하되어 왔더라도, NAND 페이지 크기는 점점 더 많은 데이터 처리량을 지원하기 위해 대대로 꾸준히 증가해 왔다. 페이지 크기의 증가들은, 셀 피치가 대대로 축소된다는 사실로 인해 가능하다.
페이지는 어레이 면에서 단일 워드라인을 따라 (ABL(all-bitline) 아키텍처의) 모든 메모리 셀들을 포함하거나 또는 (SBL(shielded bitline) 아키텍처의) 메모리 셀들의 절반을 포함할 것이다. 다이의 크기의 한계들은 워드라인들의 절대 길이(즉, 어레이 면의 폭)를 제한한다. 이는 단일 워드라인을 따라 배치될 수 있는 메모리 셀들의 수에 대한 상한을 설정한다. 따라서, 매치된 비트라인 및 셀 피치에 따라, 지원될 수 있는 페이지 크기는 소정의 셀 피치에 대해 제한된다.
셀 피치가 셀 스케일링의 결과로서 대대로 꾸준히 감소해 왔기 때문에, 페이지 크기에 대한 제한은 NAND의 경우 상당한 이슈가 되지 않았으며, 이는 다이-크기 한계 내에서 페이지 크기 증가들을 가능케 한다. 그러나, 종래의 NAND 스케일링이 끝남에 따라, 차후 NAND 스케일링이 3차원(3-D) NAND 메모리 어레이들에 의해 달성될 수 있다.
3-D NAND 메모리 어레이들에서, 워드라인 방향의 셀 크기는 셀 채널 두께(필러 또는 라인 형태), 게이트 스택 두께(터널 산화막, 전하 트랩 층, 및 블로킹 산화막), 및 게이트 전극 두께에 의해 제한된다. 그 결과, 워드라인 방향의 셀 피치는 종래의, 즉, 2-D NAND 메모리 어레이들보다 상당히 더 클 것이다. 밀도 면에서, 더 큰 셀 피치는, 셀들의 다수의 층들이 서로의 상부에 적층된다는 사실에 의해 보상될 수 있지만, 페이지 크기는 더 큰 셀 피치 때문에 감소될 것이며, 다른 모든 것은 동일하다(다이 아키텍처, 패키지 크기 등). 따라서, 3-D NAND 메모리 어레이들의 데이터 처리량은 2-D NAND 메모리 어레이들에 비해 상당히 저하될 수 있으며, 이는 경쟁력을 제한한다.
실시예들은 첨부 도면들과 관련하여 이하의 상세한 설명에 의해 쉽게 이해될 것이다. 설명을 용이하게 하기 위해, 유사한 참조 부호들은 유사한 요소들을 나타낸다. 실시예들은 첨부 도면들의 도면들에서 제한이 아니라 일례로서 도시된다.
도 1은 일부 실시예들에 따른 2-D 메모리 어레이를 도시한다.
도 2 및 3은 일부 실시예들에 따른 3-D 메모리 어레이를 도시한다.
도 4는 일부 실시예들에 따른 액세스 동작을 실행하는 방법의 흐름도를 도시한다.
도 5는 일부 실시예들에 따른 일례의 시스템을 도시한다.
이하의 상세한 설명에서, 본 발명의 일부를 형성하고, 유사한 부호들이 유사한 부분들을 나타내며, 실행될 수 있는 실시예들이 실례로서 도시된 첨부 도면들에 대한 참조가 이루어진다. 다른 실시예들이 사용될 수 있으며, 구조적 또는 논리적 변경들이 본 발명의 범위로부터 벗어나지 않은 채로 이루어질 수 있음을 알 것이다. 따라서, 이하의 상세한 설명은 제한적인 의미로 주어진 것이 아니며, 실시예들의 범위는 첨부된 청구항들 및 그 동등물들에 의해 정의된다.
각종 동작들은, 청구된 주제를 이해하는데 가장 도움이 되는 방식으로, 다수의 별개의 활동들 또는 동작들로서 차례대로 기술될 수 있다. 그러나, 기술 순서는 이 동작들이 반드시 순서에 종속적임을 의미하는 것으로 해석되지 않아야만 한다. 특히, 이 동작들은 제시된 순서로 실행되지 않을 수 있다. 기술된 동작들은 기술된 실시예와 상이한 순서로 실행될 수 있다. 각종 추가 동작들이 실행될 수 있고/있거나, 기술된 동작들은 추가 실시예들에서 생략될 수 있다.
본 설명을 위해, 구절 "A 및/또는 B"는 (A), (B), 또는 (A 및 B)를 의미한다. 본 설명을 위해, 구절 "A, B, 및/또는 C"는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C), 또는 (A, B 및 C)를 의미한다.
본 설명은, 동일한 또는 상이한 실시예들 중 하나의 또는 그 이상의 실시예들을 각각 나타낼 수 있는, 구절들 "일 실시예에서", 또는 "실시예들에서"를 사용할 수 있다. 또한, 본 발명의 실시예들에 대하여 사용된 바와 같이, 용어들 "포함(comprising)", "포함(including)", "구비함(having)" 등은 동의어이다.
도 1은 일부 실시예들에 따른 메모리 어레이(100)를 개략적으로 도시한다. 메모리 어레이(100)는 서로 직각으로 배열된 워드라인들(104) 및 액티브 영역 섹션들, 예를 들어, 액티브 영역 스트립들(108)을 가진 2-D NAND 메모리 어레이일 수 있으며, 워드라인들(104)은 메모리 어레이(100)를 수평으로 가로지르고, 액티브 영역 스트립들(108)은 메모리 어레이(100)를 수직으로 가로지른다. 수직 및 수평 등의 퍼스펙티브-기반 기술자들(perspective-based descriptors)이 설명을 용이하게 하기 위해 사용될 수 있다. 이 기술자들은 본 발명의 실시예들의 구현들을 제한하지 않는다.
메모리 셀들(112)은 액티브 영역 스트립들(108) 및 워드라인들(104)의 오버랩에 배치된다. 메모리 셀들(112)은, 본 명세서에서 사용된 바와 같이, 워드라인들(104)의 방향으로 인접한 메모리 셀들 간의 거리일 수 있는, 특성 셀 피치(CP)에 의해 서로 떨어져 있을 수 있다. 메모리 어레이(100)는 워드라인들(104)에 직각으로 배열된 비트라인들(116)을 더 포함할 수 있다. 비트라인들(116)은, 본 명세서에서 사용된 바와 같이, 워드라인들(104)의 방향으로 인접한 비트라인들 간의 거리일 수 있는, 특성 비트라인 피치(BP)에 의해 서로 떨어져 있을 수 있다. 후술되는 바와 같이, 본 발명의 각종 실시예들은 각각의 액세스(예를 들어, 프로그램 또는 판독) 동작을 위해 더 많은 메모리 셀들(112)이 선택될 수 있게 하기 위해 셀 피치로부터 비트라인 피치를 분리한다(예를 들어, 비트라인 피치를 셀 피치보다 더 작게 만든다).
메모리 어레이(100)는 메모리 셀들(112)의 각종 세트들에 액세스하기 위해 선택적으로 제어될 수 있는 워드라인들(104)과 평행하게 배열된 다수의 전기 라인들을 더 포함할 수 있다. 전기 라인들은 선택 게이트 드레인들(SGD들), 예를 들어, SGD_n+1(120), SGD_n(124a 및 124b), 및 SGD_n-1(128); 선택 게이트 소스(SGS)(132a 및 132b); 및 공통 소스 라인(CSL)(136)을 포함할 수 있다. 전기 접점들(contacts)(140)은 비트라인들(116)을 액티브 영역 스트립들(108)에 전기적으로 연결하도록 작용할 수 있다.
메모리 어레이(100)는 제1 서브세트의 비트라인들과 대응하는 NAND 스트링들(148a)을 가진 제1 서브-블록(144a)을 포함할 수 있다. 메모리 어레이(100)는 제2 서브세트의 비트라인들과 대응하는 NAND 스트링들(148b)을 가진 제2 서브-블록(144b)을 또한 포함할 수 있다.
각종 실시예들에서, 메모리 어레이(100)의 각각의 블록은 셀-대-비트라인 피치의 비율에 기초한 다수의 서브-블록들을 포함할 수 있다. 예를 들어, 블록(144)은 2:1 셀-대-비트라인 피치 비율로 인해 2개의 서브-블록들을 포함한다. n:1이라는 일반적인 셀-대-비트라인 피치 비율의 경우, 블록당 n개의 서브-블록들이 있을 수 있다.
비트라인들의 제1 및 제2 서브세트들은 비-오버랩 서브세트들일 수 있다. 일부 실시예들에서, 비트라인들의 제1 서브세트는 제2 서브세트와 인터리빙될 수 있다. 예를 들어, 제1 서브세트는 짝수 비트라인들(예를 들어, 제2 비트라인, 제4 비트라인, 제6 비트라인 등)을 포함할 수 있으며, 제2 서브세트는 홀수 비트라인들(예를 들어, 제1 비트라인, 제3 비트라인, 제5 비트라인 등)을 포함한다. 비트라인들의 번호 매기기는 도 1의 페이지의 좌측부터 시작될 수 있다.
NAND 스트링은 소정의 액티브 영역 스트립을 따라 SGD 및 SGS 간의 메모리 셀들을 포함할 수 있다. 알 수 있는 바와 같이, NAND 스트링들(148a) 및 NAND 스트링들(148b)은 서로에 대하여 오프셋될 수 있다. 본 실시예에서, 모든 비트라인은 하나 걸러의 서브-블록에 전기적으로 연결될 수 있다. 따라서, 예를 들어, 제1 비트라인은 서브-블록(144a)에 전기적으로 연결되지 않을 수 있으며, 서브-블록(144b)에 전기적으로 연결될 수 있고, SGD_n-1(128) 아래의 서브-블록에 전기적으로 연결되지 않을 수 있으며, 등등이다. 이는 각종 액세스 동작들을 실행하기 위해 서브-블록(144a) 및 서브-블록(144b)의 동시 구동을 가능케 할 수 있다.
본 명세서에서 사용된 바와 같이, 동시 동작들은 전적으로 서로 동시에 발생하는, 예를 들어, 동시에 시작하고 종료하는 동작들, 또는 서로 부분적으로 동시에 발생하는, 예를 들어, 상이한 시작 및/또는 종료 시간들을 가진 동작들일 수 있다.
도시된 바와 같이, 셀 피치의 절반으로 비트라인 피치를 감소시키고 인접한 NAND 스트링들을 오프셋해서, 비트라인 피치 및 셀 피치가 동일한 종래의 메모리 어레이들에 대하여 페이지 크기를 효과적으로 2배로 만들 수 있다. 이러한 맥락에서, 페이지는, 제1 서브-블록, 예를 들어, 서브-블록(144a)으로부터의 제1 워드라인, 및 제2 서브-블록, 예를 들어, 서브-블록(144b)으로부터의 제2 워드라인을 가진, 한 쌍의 워드라인들을 따라 (ABL 아키텍처의) 모든 메모리 셀들이라고 할 수 있다. 한 쌍의 워드라인들은 어레이의 에지에서 서로 전기적으로 연결될 수 있으며, 단일 드라이버에 의해 구동될 수 있다. n개의 서브-블록들을 가진 실시예들에서, 페이지는 서브-블록당 하나씩, n개의 워드라인들을 따라 (ABL 아키텍처의) 모든 메모리 셀들을 포함할 수 있으며, n개의 워드라인들은 어레이의 에지에서 서로 전기적으로 연결되며, 단일 드라이버에 의해 구동된다.
서브-블록(144a)을 서브-블록(144b)과 동시에 동작시켜서, 종래의 메모리 블록의 크기의 2배인 크기를 가진 블록(144)을 효과적으로 제공한다. (2개의 서브-블록들의 워드라인들이 함께 구동될 수 있기 때문에) 블록(144) 내의 페이지들의 수는 종래의 메모리 블록과 동일할 수 있지만, 페이지 크기는 2x 더 밀집한 비트라인들(116)의 결과로서 2배가 된다. 비트라인들(116)의 수가 2배이고, 페이지 크기가 2배임에 따라, 메모리 어레이(100)에 연결된 감지 회로가 또한 2배가 되는 것이 바람직할 수 있다.
미스매치 셀 및 비트라인 피치의 장점들은, 셀 피치가 셀 특성들에 의해 제한되고 프로세스 역량보다 훨씬 더 클 수 있는, 3-D NAND 메모리 어레이보다, 셀 피치가 소정의 세대에서 프로세스 역량과 동일하거나 또는 가까운, 2-D NAND 메모리 어레이에서 덜 극적일 수 있다.
파이프형 비트 코스트 스케일러블(P-BiCS) 메모리 어레이(a pipe-shaped bit cost scalable memory array) 등의 3-D NAND 메모리 어레이에서, 워드라인 방향의 셀 피치는 다음과 같이 표현될 수 있다: 셀 피치 = 필러 직경 + 2 × 게이트 유전체 스택 두께 + 셀들 간의 제어 게이트(예를 들어, 워드라인) 두께.
필러 직경이 20 nm(나노미터)이고, 게이트 유전체 스택 두께가 25 nm이며, 셀들 간의 제어 게이트 두께가 20 nm이라는 낙관적인 가정 하에, 셀 피치는 대략 90 nm이며, 이는 대략 20 nm - 29 nm 반피치(half-pitch)인 현재 프로세스 역량보다 훨씬 더 크다. 셀 균일성, 임계 치수, 및 레지스트레이션(예를 들어, 정렬 허용 오차) 마진들에 대한 에지 프로파일의 영향이 고려될 때, 3-D NAND 메모리 어레이의 셀 피치가 상기 추정치보다 훨씬 더 클 수 있음이 가능하다. 따라서, 셀 피치보다 더 작은 피치로 비트라인들을 패턴화하는 것은 3-D NAND 메모리 어레이에서 꽤 실제적일 수 있다.
도 2 및 3은, 각각, 일부 실시예들에 따른 메모리 어레이(200)를 사시도 및 상부 평면도로 도시한다. 메모리 어레이(200)는 P-BiCS 어레이일 수 있다; 그러나, 다른 실시예들은 다른 타입들의 3-D NAND 메모리 어레이들을 포함할 수 있다.
메모리 어레이(200)는, 서로 직각으로 배열된, 워드라인들(204) 및 액티브 영역 섹션들, 예를 들어, 액티브 영역 필러들(208)을 포함하며, 워드라인들(204)은 y-방향으로 메모리 어레이(100)를 가로지르고, 액티브 영역 필러들(208)은 z-방향으로 메모리 어레이(200)를 가로지른다. 메모리 어레이(200)는 액티브 영역 필러들(208) 및 워드라인들(204)의 교차 지점에 배치된 메모리 셀들(212)을 포함할 수 있다.
메모리 어레이(200)는 메모리 어레이(200)의 상부에 배치되고 x-방향으로 메모리 어레이(200)를 가로지르는 비트라인들(216)을 또한 포함할 수 있다. 따라서, 비트라인들(216)은 워드라인들(204) 및 액티브 영역 필러들(208) 둘 다에 직각으로 배열될 수 있다.
본 실시예에서, 도 1과 관련하여 상술된 실시예와 유사하게, 비트라인 피치는, 예를 들어, 셀 피치보다 더 작으며, 셀 피치로부터 분리될 수 있다.
메모리 어레이(200)는 메모리 셀들(212)의 각종 세트들에 액세스하기 위해 선택적으로 제어될 수 있는 워드라인들(204)과 평행하게 배열된 전기 라인들을 또한 포함할 수 있다. 전기 라인들은 SGD들, 예를 들어, SGD_n-2(22), SGD_n-1(224), SGD_n(228), 및 SGD_n+1(232); SGS(234a, 234b, 234c, 234d, 및 234e); 및 CSL(236)을 포함할 수 있다. 전기 접점들(240)은 비트라인들(216)을 액티브 영역 필러들(208)에 전기적으로 연결하도록 작용할 수 있다.
메모리 어레이(200)는 제1 서브세트의 비트라인들(216), 예를 들어, 짝수 비트라인들(예를 들어, 제2 비트라인, 제4 비트라인, 제6 비트라인 등)과 대응하는 NAND 스트링들(248a)을 가진 제1 서브-블록(244a)을 포함할 수 있다. 비트라인들의 수는 도 3에 도시된 도면과 관련될 수 있으며, 번호 매기기는 페이지의 좌측부터 시작된다. 메모리 어레이(200)는 제2 서브세트의 비트라인들, 예를 들어, 홀수 비트라인들(예를 들어, 제1 비트라인, 제3 비트라인, 제5 비트라인 등)과 대응하는 NAND 스트링들(248b)을 가진 제2 서브-블록(244b)을 또한 포함할 수 있다. 제1 및 제2 서브세트들은 비-오버랩 서브세트들일 수 있고, 서로에 대하여 인터리빙될 수 있다.
본 실시예에서, NAND 스트링은 소정의 쌍의 액티브 영역 필러들에서 SGD 및 SGS 간의 메모리 셀들을 포함할 수 있다. 예를 들어, NAND 스트링들(248a)은 SGS(234c) 및 기본 기판(252) 간에 배치된 액티브 영역 필러들 및 기판(252) 및 SGD_n(228) 간의 액티브 영역 필러들의 메모리 셀들을 포함할 수 있다. 액티브 영역 필러들은 기판(252) 내에서 전기 커넥터(256)에 의해 전기적으로 연결될 수 있다. 전기 커넥터(256)는 때때로 파이프 커넥션(PC)이라고 할 수 있다. 따라서, 하나의 NAND 스트링은 도 2에 도시된 바와 같이 8개의 메모리 셀들을 포함할 수 있다.
NAND 스트링들(248a 및 248b)은 서로에 대하여 오프셋될 수 있다. 따라서, 메모리 어레이(100)와 유사하게, 메모리 어레이(200)는 각종 액세스 동작들을 실행하기 위해 서브-블록들(244a 및 244b)의 동시 구동을 제공할 수 있다.
상기 실시예들이 셀 피치의 절반인 비트라인 피치를 기술하지만, 다른 실시예들은 다른 미스매치 비트라인 및 셀 피치들을 가질 수 있다. 각종 실시예들은 셀-대-비트라인 피치의 임의의 비율을 포함할 수 있다. 예를 들어, 비트라인 피치는 셀 피치의 1/n일 수 있으며, n은 1보다 큰 정수이다.
상기 실시예들이 셀-대-비트라인 피치를 바이너리로서, 즉, 2:1로서 기술하지만, 다른 실시예들은 바이너리가 아닌 셀-대-비트라인 피치들을 가질 수 있다. 바이너리 디지털 시스템에서, 어드레싱, I/O 타이밍 등을 용이하게 하기 위해, 바이너리 페이지 크기, 예를 들어, ABL 아키텍처의 비트라인들의 총 수를 갖는 것이 선호될 수 있다. 셀-대-비트라인 피치 비율이 또한 바이너리이면, 이는 비트라인들과 완전히 연결된 바이너리 수의 셀들을 야기할 수 있다. 그러나, 비트라인들의 바이너리 수를 유지하는 것이 바이너리 페이지 크기를 보장하는데 충분할 수 있기에, 메모리 셀들의 약간의 과도-공급에 따라, 바이너리가 아닌 셀-대-비트라인 피치를 가진 실시예가 사용될 수 있다.
예를 들어, 희망 페이지 크기가 16-비트들이라고 생각해 보라. 바이너리 2:1 셀-대-비트라인 피치 비율을 해소해서, 8-셀 폭 어레이가 하나 걸러의 서브-블록에 연결된 비트라인들과 함께 사용될 수 있다. 3:1 셀-대-비트라인 피치 비율을 구현하기 위해, 5-셀 폭 어레이(5>16/3)가 3개의 서브-블록들 모두에 하나씩 연결된 비트라인들과 함께 사용될 수 있다. 이 경우에, 어떠한 비트라인들에도 연결되지 않을 어레이의 에지에 소수의 NAND 스트링들이 있을 수 있다. 그러나, 8 kB(킬로바이트) 또는 16 kB의 실제적인 페이지 크기를 생각해 보면, 낭비되는 셀들은 작은 오버헤드이다.
미스매치 비트라인 및 셀 피치의 경우, 본 기술에 의해 지원될 수 있는 페이지 크기는, 셀 피치가 아니라, 비트라인 피치에 의해서만 제한될 수 있다. 3-D NAND 메모리 어레이들의 비트라인 구성을 위해 높은-종횡비 에치가 요구되지 않기에, 이러한 어레이들 내의 비트라인 피치는 2-D NAND 메모리 어레이들의 비트라인 피치와 매칭할 수 있다. 따라서, 3-D NAND 메모리 어레이의 페이지 크기는, 3-D 메모리 어레이와 연관된 더 큰 셀 피치를 수용하기 위해 더 작을 필요 없이, 2-D NAND 메모리 어레이와 유사할 수 있다. 3-D 메모리 어레이들의 셀 피치가 더 감소되지 않더라도, 비트라인 피치가 더 고급의 리소그래피를 통해 스케일링될 수 있으면, 페이지 크기는 더 스케일링될 수 있다.
도 4는 일부 실시예들에 따른 메모리 어레이의 액세스 동작을 실행하는 방법(400)을 도시한다. 방법(400)은 메모리 어레이(100) 또는 메모리 어레이(200)와 함께 사용될 수 있다. 방법(400)은, 블록(404)에서, 제1 및 제2 서브-블록들을 동시에 구동하는 단계를 포함할 수 있다. 제1 및 제2 서브-블록들은 서로 물리적으로 및/또는 전기적으로 인접할 수 있으며, 한 블록의 메모리 셀들을 나타낼 수 있다. 2개의 서브-블록들은 적합한 선택 게이트들을 활성화함으로써 동시에 구동될 수 있다. 예를 들어, 메모리 어레이(100)에 대하여, 서브-블록(144a) 및 서브-블록(144b)은 SGD_n(124a), SGD_n(124b), 및 SGS(132a 및 132b)를 활성화함으로써 동시에 구동될 수 있다. 메모리 어레이(200)에 대하여, 서브-블록(244a) 및 서브-블록(244b)은 SGD_n(228) 및 SGS(234c 및 234d)를 활성화함으로써 동시에 구동될 수 있다.
방법(400)은, 블록(408)에서, 계속해서 제1 서브-블록의 제1 서브세트의 비트라인들, 예를 들어, 짝수 비트라인들에서 메모리 셀들에 액세스할 수 있다. 메모리 어레이(100)에 대하여, 서브-블록(144a)의 메모리 셀들은 서브-블록(144a)의 제1 서브세트의 비트라인들 및 하나의 또는 그 이상의 워드라인들을 활성화함으로써 액세스될 수 있다. 메모리 어레이(200)에 대하여, 서브-블록(244b)의 메모리 셀들은 서브-블록(244b)의 제1 서브세트의 비트라인들 및 선택된 워드라인들을 활성화함으로써 액세스될 수 있다.
방법(400)은, 블록(412)에서, 제2 서브-블록의 제2 서브세트의 비트라인들, 예를 들어, 홀수 비트라인들에서 메모리 셀들에 액세스하는 단계를 포함할 수 있다. 메모리 어레이(100)에 대하여, 서브-블록(144b)의 메모리 셀들은 서브-블록(144b)의 제2 서브세트의 비트라인들 및 하나의 또는 그 이상의 워드라인들을 활성화함으로써 액세스될 수 있다. 메모리 어레이(200)에 대하여, 서브-블록(244a)의 메모리 셀들은 서브-블록(244a)의 제2 서브세트의 비트라인들 및 선택된 워드라인들을 활성화함으로써 액세스될 수 있다. 각종 실시예들에서, 블록들(408 및 412)은 서로 또한 블록(404)과 함께 동시에 실행될 수 있다.
상기 실시예가 비트라인들의 2개의 서브세트들과 관련하여 방법을 기술하지만, 다른 실시예들은, 예를 들어, 셀-대-비트라인 피치 비율이 2:1보다 더 클 때, 더 많은 수들의 서브세트들을 포함할 수 있다. 더욱이, 상기 실시예가 2개의 서브-블록들을 서로 동시에 구동하는 방법을 기술하지만, 다른 실시예들은 2보다 더 많은 서브-블록들을 서로 동시에 구동하는 방법을 기술한다. 예를 들어, n개의 서브-블록들을 가진 블록을 가진 실시예에서, 최대 n개의 서브-블록들이 서로 동시에 구동될 수 있다.
본 명세서에 기술된 메모리 어레이들 및 방법들은 원하는 대로 구성하기 위해 임의의 적합한 하드웨어 및/또는 소프트웨어를 사용하는 시스템으로 구현될 수 있다. 도 5는, 일 실시예에서, 하나의 또는 그 이상의 프로세서(들)(504)에 연결된 시스템 제어 로직(508); 메모리 장치(512); 하나의 또는 그 이상의 통신 인터페이스(들)(516); 및 입력/출력(I/O) 장치들(520)을 포함하는 일례의 시스템(500)을 도시한다.
메모리 장치(512)는 메모리 어레이(100) 또는 메모리 어레이(200)를 포함하는 비휘발성 컴퓨터 스토리지 칩일 수 있다. 메모리 어레이 외에, 메모리 장치(512)는 그 내부에 배치된 메모리 어레이, 구동 회로(예를 들어, 드라이버들), 메모리 장치(512)를 시스템(500)의 다른 컴포넌트들과 전기적으로 연결하기 위한 입력/출력 커넥션들 등을 가진 패키지를 포함할 수 있다. 메모리 장치(512)는 시스템(500)에 대해 제거할 수 있게 또는 영구적으로 연결되도록 구성될 수 있다.
통신 인터페이스(들)(516)는 하나의 또는 그 이상의 네트워크(들)를 통해 및/또는 임의의 다른 적합한 장치와 통신하기 위해 시스템(500)용 인터페이스를 제공할 수 있다. 통신 인터페이스(들)(516)는 임의의 적합한 하드웨어 및/또는 펌웨어를 포함할 수 있다. 일 실시예의 통신 인터페이스(들)(516)는, 예를 들어, 네트워크 어댑터, 무선 네트워크 어댑터, 전화 모뎀, 및/또는 무선 모뎀을 포함할 수 있다. 무선 통신의 경우, 일 실시예의 통신 인터페이스(들)(516)는 시스템(500)을 무선 네트워크와 통신상 연결하기 위해 하나의 또는 그 이상의 안테나들을 사용할 수 있다.
일 실시예에서, 프로세서(들)(504) 중 적어도 하나는 시스템 제어 로직(508)의 하나의 또는 그 이상의 제어기(들)를 위한 로직과 함께 패키지화될 수 있다. 일 실시예에서, 프로세서(들)(504) 중 적어도 하나는 시스템 인 패키지(SiP)를 형성하기 위해 시스템 제어 로직(508)의 하나의 또는 그 이상의 제어기들을 위한 로직과 함께 패키지화될 수 있다. 일 실시예에서, 프로세서(들)(504) 중 적어도 하나는 시스템 제어 로직(508)의 하나의 또는 그 이상의 제어기(들)를 위한 로직과 동일한 다이에 통합될 수 있다. 일 실시예에서, 프로세서(들)(504) 중 적어도 하나는 시스템 온 칩(SoC)을 형성하기 위해 시스템 제어 로직(508)의 하나의 또는 그 이상의 제어기(들)를 위한 로직과 동일한 다이에 통합될 수 있다.
일 실시예의 시스템 제어 로직(508)은 프로세서(들)(504) 중 적어도 하나에 대한 및/또는 시스템 제어 로직(508)과 통신하는 임의의 적합한 장치 또는 컴포넌트에 대한 임의의 적합한 인터페이스를 제공하기 위해 임의의 적합한 인터페이스 제어기들을 포함할 수 있다. 시스템 제어 로직(508)은 시스템(500)의 각종 컴포넌트들로 및/또는 각종 컴포넌트들로부터 데이터를 이동할 수 있다.
일 실시예의 시스템 제어 로직(508)은 도 4의 방법(400)과 관련하여 상술된 바와 같은 각종 액세스 동작들을 제어하기 위해 메모리 장치(512)에 인터페이스를 제공하도록 메모리 제어기(524)를 포함할 수 있다. 메모리 제어기(524)는 본 명세서에 기술된 바와 같이 특히 메모리 장치(512)를 제어하도록 구성된 제어 로직(528)을 포함할 수 있다. 각종 실시예들에서, 제어 로직(528)은, 프로세서(들)(504) 중 적어도 하나에 의해 실행될 때, 메모리 제어기(524)로 하여금 상술된 동작들을 실행하도록 야기하는 비일시적 컴퓨터 판독 가능 매체(예를 들어, 메모리 장치(512) 또는 다른 메모리/스토리지)에 저장된 명령들을 포함할 수 있다.
각종 실시예들에서, I/O 장치들(520)은 시스템(500)과의 사용자 상호 작용을 가능케 하도록 설계된 사용자 인터페이스들, 시스템(500)과의 주변 컴포넌트 상호 작용을 가능케 하도록 설계된 주변 컴포넌트 인터페이스들, 및/또는 시스템(500)과 관련된 환경 조건들 및/또는 로케이션 정보를 결정하도록 설계된 센서들을 포함할 수 있다. 각종 실시예들에서, 사용자 인터페이스들은, 디스플레이, 예를 들어, 액정 디스플레이, 터치 스크린 디스플레이 등, 스피커, 마이크로폰, 사진들 및/또는 비디오를 캡쳐하기 위한 하나의 또는 그 이상의 디지털 카메라들, 손전등(예를 들어, 발광 다이오드 플래시), 및 키보드를 포함할 수 있지만, 이들로만 제한되지는 않는다. 각종 실시예들에서, 주변 컴포넌트 인터페이스들은, 비휘발성 메모리 포트, 오디오 잭, 및/또는 전원 인터페이스를 포함할 수 있지만, 이들로만 제한되지는 않는다. 각종 실시예들에서, 센서들은 자이로 센서, 가속도계, 근접각 센서, 환경광 센서, 및 포지셔닝 유닛을 포함할 수 있지만, 이들로만 제한되지는 않는다. 포지셔닝 유닛은, 추가로/대안으로, 포지셔닝 네트워크, 예를 들어, GPS(global positioning system) 위성의 컴포넌트들과 통신하기 위해 통신 인터페이스(들)(516)의 일부이거나, 또는 그와 상호 작용할 수 있다.
각종 실시예들에서, 시스템(500)은 랩탑 컴퓨팅 장치, 태블릿 컴퓨팅 장치, 넷북, 스마트폰 등의, 그러나 이들로만 제한되지 않은, 이동 컴퓨팅 장치; 데스크탑 컴퓨팅 장치; 워크스테이션; 서버 등일 수 있다. 시스템(500)은 더 많은 또는 더 적은 컴포넌트들, 및/또는 상이한 아키텍처들을 가질 수 있다.
특정 실시예들이 설명을 위해 본 명세서에 도시 및 기술되었지만, 동일한 목적들을 달성하도록 계획된 매우 다양한 대안 및/또는 동등한 실시예들 또는 구현들이 본 발명의 범위로부터 벗어나지 않은 채로 도시 및 기술된 실시예들을 대체할 수 있다. 본 출원은 본 명세서에 기술된 실시예들의 임의의 적용들 또는 변화들을 망라하도록 의도된 것이다. 따라서, 본 명세서에 기술된 실시예들은 청구항들 및 그 동등물들에 의해서만 제한되는 것으로 명백히 의도된 것이다.

Claims (28)

  1. NAND 메모리 어레이로서,
    복수의 워드라인들;
    개별 액티브 영역 섹션들 및 개별 워드라인들의 오버랩에 배치된 메모리 셀들을 가진 상기 복수의 워드라인들에 직각으로 배열된 복수의 액티브 영역 섹션들 - 상기 메모리 셀들은 상기 복수의 워드라인들의 방향으로 제1 피치를 가짐 - ; 및
    상기 제1 피치보다 더 작은 제2 피치를 가지고, 상기 복수의 워드라인들에 직각으로 배열된 복수의 비트라인들
    을 포함하는 NAND 메모리 어레이.
  2. 제1항에 있어서,
    상기 제2 피치는 상기 제1 피치의 1/n이며, n은 1보다 큰 정수인 NAND 메모리 어레이.
  3. 제1항에 있어서,
    제1 서브-블록의 메모리 셀들; 및
    상기 제1 서브-블록의 메모리 셀들에 인접한 제2 서브-블록의 메모리 셀들을 더 포함하고,
    상기 제1 서브-블록의 메모리 셀들 및 상기 제2 서브-블록의 메모리 셀들은 서로 동시에 구동되도록 구성된 NAND 메모리 어레이.
  4. 제3항에 있어서,
    상기 제1 서브-블록의 제1 복수의 NAND 스트링들; 및
    상기 제2 서브-블록의 제2 복수의 NAND 스트링들을 더 포함하고,
    상기 제2 복수의 NAND 스트링들은 상기 제1 복수의 NAND 스트링들에 대하여 오프셋되는 NAND 메모리 어레이.
  5. 제4항에 있어서,
    상기 제1 복수의 NAND 스트링들은 상기 복수의 비트라인들의 제1 서브세트에 대응하고, 상기 제2 복수의 NAND 스트링들은 상기 복수의 비트라인들의 제2 서브세트에 대응하며, 상기 제1 서브세트 및 상기 제2 서브세트는 비-오버랩(non-overlapping) 서브세트들인 NAND 메모리 어레이.
  6. 제5항에 있어서,
    상기 제1 서브세트는 상기 제2 서브세트와 인터리빙되는(interleaved) NAND 메모리 어레이.
  7. 제3항에 있어서,
    제1 선택 게이트 소스 및 제1 선택 게이트 드레인 - 상기 제1 서브-블록은 상기 제1 선택 게이트 소스 및 상기 제1 선택 게이트 드레인 간의 메모리 셀들을 포함함 - ; 및
    제2 선택 게이트 소스 및 제2 선택 게이트 드레인을 더 포함하고, 상기 제2 서브-블록은 상기 제2 선택 게이트 소스 및 상기 제2 선택 게이트 드레인 간의 메모리 셀들을 포함하는 NAND 메모리 어레이.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 NAND 메모리 어레이는 2차원 NAND 메모리 어레이를 포함하는 NAND 메모리 어레이.
  9. 제1항에 있어서,
    상기 제1 피치 대 상기 제2 피치의 비율은 n:1이고, n은 1보다 큰 정수이며, 상기 NAND 메모리 어레이는 복수의 메모리 블록들을 더 포함하고, 개별 메모리 블록들은 n개의 서브-블록들을 가진 NAND 메모리 어레이.
  10. 3차원(3-D) 메모리 어레이로서,
    복수의 워드라인들;
    복수의 액티브 영역 필러들;
    상기 복수의 액티브 영역 필러들 및 상기 복수의 워드라인들의 교차 지점에 배치된 메모리 셀들 - 상기 메모리 셀들은 상기 복수의 워드라인들의 방향으로 제1 피치를 가짐 - ; 및
    상기 제1 피치보다 더 작은 제2 피치를 가지고, 상기 복수의 워드라인들에 직각으로 배열된 복수의 비트라인들
    을 포함하는 3-D 메모리 어레이.
  11. 제10항에 있어서,
    상기 제2 피치는 상기 제1 피치의 1/n이며, n은 1보다 큰 정수인 3-D 메모리 어레이.
  12. 제10항에 있어서,
    제1 선택 게이트 소스 및 선택 게이트 드레인 간의 전기 경로들에 배치된 제1 서브-블록의 메모리 셀들; 및
    제2 선택 게이트 소스 및 선택 게이트 드레인 간의 전기 경로들에 배치된 제2 서브-블록의 메모리 셀들
    을 더 포함하는 3-D 메모리 어레이.
  13. 제12항에 있어서,
    상기 제1 및 제2 서브-블록들은 동시에 구동되도록 구성된 3-D 메모리 어레이.
  14. 제12항에 있어서,
    상기 제1 서브-블록의 메모리 셀들의 제1 복수의 NAND 스트링들; 및
    상기 제2 서브-블록의 메모리 셀들의 제2 복수의 NAND 스트링들을 더 포함하고,
    상기 제1 복수의 NAND 스트링들은 상기 제2 복수의 NAND 스트링들에 대하여 오프셋되는 3-D 메모리 어레이.
  15. 제14항에 있어서,
    상기 제1 복수의 NAND 스트링들은 상기 복수의 액티브 영역 필러들의 제1 쌍들의 액티브 영역 필러들에 배치되고;
    상기 제2 복수의 NAND 스트링들은 상기 복수의 액티브 영역 필러들의 제2 쌍들의 액티브 영역 필러들에 배치되는 3-D 메모리 어레이.
  16. 제14항에 있어서,
    상기 제1 복수의 NAND 스트링들은 상기 복수의 비트라인들의 제1 서브세트에 대응하고, 상기 제2 복수의 NAND 스트링들은 상기 복수의 비트라인들의 제2 서브세트에 대응하며, 상기 제1 서브세트 및 상기 제2 서브세트는 비-오버랩 서브세트들인 3-D 메모리 어레이.
  17. 제16항에 있어서,
    상기 제1 서브세트는 상기 제2 서브세트와 인터리빙되는 3-D 메모리 어레이.
  18. 제10항 내지 제17항 중 어느 한 항에 있어서,
    상기 3-D 메모리 어레이는 파이프형 비트 코스트 스케일러블 메모리 어레이(a pipe-shaped bit cost scalable memory array)를 포함하는 3-D 메모리 어레이.
  19. 제10항에 있어서,
    상기 제1 피치 대 상기 제2 피치의 비율은 n:1이고, n은 1보다 큰 정수이며, NAND 메모리 어레이는 복수의 메모리 블록들을 더 포함하고, 개별 메모리 블록들은 n개의 서브-블록들을 가진 3-D 메모리 어레이.
  20. 비휘발성 스토리지 칩으로서,
    패키지;
    입력/출력 커넥션들; 및
    상기 패키지 내에 배치되고 상기 입력/출력 커넥션들에 전기적으로 연결된 제10항의 3-D 메모리 어레이
    를 포함하는 비휘발성 스토리지 칩.
  21. 이동 통신 장치로서,
    시스템을 무선 네트워크에 통신상 연결하도록 구성된 하나의 또는 그 이상의 안테나들을 가진 통신 인터페이스;
    상기 이동 통신 장치에 대해 제거할 수 있게 또는 영구적으로 연결된 제20항의 비휘발성 스토리지 칩; 및
    상기 비휘발성 스토리지 칩의 액세스 동작들을 제어하도록 구성된 메모리 제어기
    를 포함하는 이동 통신 장치.
  22. 메모리 어레이의 동작 방법으로서,
    메모리 어레이의 메모리 셀들의 블록의 제1 및 제2 서브-블록들을 동시에 구동하는 단계;
    상기 제1 서브-블록의 비트라인들의 제1 서브세트에 대응하는 제1 복수의 NAND 스트링들 상의 메모리 셀들에 액세스하는 단계; 및
    상기 제2 서브-블록의 비트라인들의 제2 서브세트에 대응하는 제2 복수의 NAND 스트링들 상의 메모리 셀들에 액세스하는 단계를 포함하고, 상기 제1 및 제2 서브-블록들은 인접하고, 상기 제1 복수의 NAND 스트링들은 상기 제2 복수의 NAND 스트링들에 대하여 오프셋되고, 상기 메모리 셀들은 비트라인들의 상기 제1 서브세트 및 비트라인들의 상기 제2 서브세트에 직각으로 배열된 복수의 워드라인들의 방향으로 제1 피치를 갖고, 비트라인들의 상기 제1 서브세트 및 비트라인들의 상기 제2 서브세트는 상기 제1 피치보다 작은 피치를 갖는 메모리 어레이 동작 방법.
  23. 삭제
  24. 삭제
  25. 제22항에 있어서,
    상기 제1 복수의 NAND 스트링들 상의 메모리 셀들에 액세스하는 단계 및 상기 제2 복수의 NAND 스트링들 상의 메모리 셀들에 액세스하는 단계는
    상기 제1 및 제2 서브세트의 비트라인들을 동시에 활성화하는 단계를 포함하는 메모리 어레이 동작 방법.
  26. 삭제
  27. 삭제
  28. 삭제
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