CN1735972A - 使用背侧捕获的可缩放纳米晶体管和存储器 - Google Patents

Abstract

根据本发明的一个方面提供了一种器件，其中充电和放电发生在由设置在薄硅通道背侧的多层膜形成的捕获区中。导致存储功能的充电机制和前栅极晶体管运行的去耦合允许前栅极有效缩放。但是明显更重要的是这些器件的独特特征：这些结构可以作为晶体管和存储器运行。薄的有源硅通道和薄的前氧化物层提供将该结构缩放至几十纳米的能力，通过使用明显不同的两个电压范围来获得该器件的双重功能。在低电压下该结构作为正常的晶体管运行，在高电压下该结构作为存储器运行。

Description

使用背侧捕获的可缩放纳米晶体管和存储器

相关申请的交叉参考

本申请要求享有2002年12月6日提交的临时申请序列号60/431,602的优先权，其通过引用并入本文。

发明领域

本发明涉及电子电路，更具体涉及既可作为晶体管又可作为存储器件运行的半导体器件。本发明还涉及制造这种器件的方法、可制造这种器件的半导体晶片、制造这种晶片的方法以及其在集成电路应用中的用途。

发明背景

许多芯片上系统(system-on-chip，SOC)应用和多数微电子应用都需要在同一集成电路芯片上同时使用逻辑电路系统和存储电路系统。所有的独立存储芯片上都具有在其上一起的存储和逻辑。逻辑和存储器件与结构通常很不相似。存储器用途的一个常见的例子是用于数据的非易失性或长保持时间的存储。许多应用，如移动通信和需要本地存储微代码的其他应用需要同时存在非易失性存储电路系统和逻辑电路系统。这类在启动(boot-up)时加载程序的应用正变得普遍。因为实施逻辑和存储电路系统的不同方式，因此这种多数是芯片上系统例子的电路需要复杂的加工。此外，由于器件尺寸已经减小，绝缘体上硅(silicon-on-insulator，SOI)技术已经变得更加普遍，并有望成为栅极长度低于70纳米(nm)的主流技术。由于栅极堆叠(gate-stack)的厚度限制和热载流子与前浮动栅的无效耦合，传统的前浮动栅存储结构不能有效地缩放。

过去四十年里，通过氧化物-氮化物-氧化物(ONO)层叠膜中的缺陷和界面态的载流子捕获已经成功地用于非易失性存储器中。可以通过Flowler-Nordheim(FN)隧道效应或热电子注入实现在这些器件中的电荷注入。通常通过Flowler-Nordheim隧道效应去除电荷。近年来，随着晶体管尺寸已经得以微缩，技术已经变得更为复杂，由于所期望来自具有明显不同于纳米晶体的高度局部捕获的大界面态密度的贡献，在这些器件方面已经引起更多的兴趣。优点包括更薄的栅堆叠、长保持时间、合理的低功率和高耐久性。但是，由于传统ONO-基存储器的结构，导致器件通道和栅极之间的捕获层的存在限制了这些器件的缩放，这是由于静电、用于充分程序化所需的电压、速度、捕获横截面、擦除速度和非易失性的相互依赖性。

因此，存在对于克服一个或多个上述缺点的新器件及其制造方法的需求。

发明内容

根据本发明的一个方面，提供了一种新的器件结构，其中充电和放电发生在由设置在薄硅通道背侧的层叠膜形成的捕获区中。将导致存储功能的充电机制和前栅极晶体管运行去耦合，能够使前栅极有效缩放。但是明显更重要的是这些器件的独特特征：这些结构可以作为晶体管和存储器运行。薄的有源硅通道和薄的前氧化物提供将该结构缩减至几十纳米的能力，并且通过使用明显不同的两个电压范围来获得该器件的双重功能。在低电压下该结构作为正常的晶体管运行，在高电压下该结构作为存储器运行。

根据本发明的一个方面，提供了一种半导体器件。该半导体器件包括衬底、设置在衬底上的电荷捕获区、电荷捕获区上的半导体层和形成在半导体层中的至少一个晶体管。

该半导体器件可以响应第一组电压而作为晶体管运行，可以响应第二组电压作为存储器运行。第二组电压可以大于第一组电压。

电荷捕获区可以包括多层绝缘膜。在某些实施方案中，电荷捕获区包括半导体层背面上的注入层、注入层背面上的电荷捕获层和电荷捕获层背面上的控制层。注入层可以包括二氧化硅，电荷捕获层可以包括氮化硅，控制层可以包括二氧化硅。

电荷捕获区可以包括通过缺陷、体陷阱或界面陷阱来捕获电子的材料，如与硅加工相容的绝缘氧化物。在某些实施方案中，电荷捕获区包括选自氮化硅、氧化铝、氧化铪、氧化锆、硅酸铪、硅酸锆及其组合的材料。

在某些实施方案中，电荷捕获区包括无机化合物的纳米晶体，所述的无机化合物如选自与硅加工相容的硅、锗、碳及其化合物、甚至金属的材料。电荷捕获区可以包括存在于氧化物、氮化物或其他绝缘基质中的半导体材料的纳米晶体。在某些实施方案中，电荷捕获区包括与硅加工相容的绝缘体组合的纳米晶体。

衬底可以包括硅。在某些实施方案中，衬底包括III-IV族材料或锗或碳化硅。在进一步的实施方案中，衬底包括聚合物。

根据本发明的另一个方面，提供了集成电路。集成电路包括衬底、具有形成于其中的多个晶体管的半导体层，以及位于在半导体层和衬底之间的半导体层背面上的电荷捕获区。

根据本发明的另一个方面，提供了一种制造半导体器件的方法。该方法包括提供衬底，在衬底上提供电荷捕获区，在电荷捕获区上提供半导体层，和在半导体层中形成至少一个晶体管。

根据本发明的另一个方面，提供了一种半导体晶片。所述的半导体晶片包括衬底、设置在衬底上的电荷捕获区和设置在电荷捕获区上的半导体层。

根据本发明的另一个方面，提供了一种制造半导体晶片的方法。该方法包括提供衬底，在衬底上提供电荷捕获区，在电荷捕获区上提供半导体层。

根据本发明的另一个方面，提供了一种制造半导体晶片的方法。该方法包括提供第一衬底；在第一衬底上形成氧化物层；提供第二衬底；在第二衬底上形成电荷捕获区；限定第二衬底的半导体层和牺牲部分；通过将电荷捕获区与氧化物层结合来使第一衬底与第二衬底结合以形成晶片组件；从晶片组件除去第二衬底的牺牲部分，以形成具有半导体层、电荷捕获区和第一衬底的半导体晶片。

根据本发明的另一个方面，提供了一种制造半导体晶片的方法。该方法包括提供第一衬底；在第一衬底上形成第一氧化物层；提供包含绝缘体上硅(SOI)晶片的第二氧化物层，所述的绝缘体上硅具有硅衬底上的第二氧化物层和第二氧化物层上的硅层；在绝缘体上硅晶片上形成电荷捕获区；通过将电荷捕获区与第一氧化物层结合，使第一衬底与第二衬底结合以形成晶片组件；并从晶片组件除去硅衬底和第二氧化物层，以形成具有硅层、电荷捕获区和第一衬底的半导体晶片。

附图说明

为了更好地理解本发明，参照了通过引用并入本文的附图，其中：

图1是根据本发明的一个实施方案的半导体器件的示意性截面图；

图2是根据本发明的另一个实施方案的半导体器件的示意性截面图；

图3是根据本发明的NOR构造的随机存取存储器的示意图；

图4是说明根据本发明的一个实施方案的用于写入和擦除存储单元的电压例子的表格；

图5是根据本发明的一个实施方案，作为半导体器件的栅极电压函数的漏极电流的图。

图6是根据本发明的一个实施方案，作为半导体器件的衬底电压函数的漏极电流的图。

图7是作为栅极电压函数的漏极电流的图，其说明根据本发明的一个实施方案的半导体器件在两种程序状态下的存储特征；

图8是说明根据本发明的一个实施方案的0.5μm器件在擦除和写入状态下的迁移特性的图；

图9是说明0.5μm器件在擦除状态下的输出特征的图；

图10是说明根据本发明的一个实施方案的50nm×50nm器件的迁移特性的图；

图11是说明50nm×50nm器件的输出特征的图；

图12是说明根据本发明的一个实施方案的100nm×100nm器件的迁移特性的图；

图13是说明100nm×100nm器件的输出特征的图；

图14a-14e说明制造根据本发明的一个实施方案的晶片和器件的步骤；

图15a-15d说明制造根据本发明的另一个实施方案的晶片和器件的步骤。

具体实施方式

图1中示出了根据本发明的一个实施方案的半导体器件10的示意性截面图。例如，衬底14可以是硅或在其上表面上具有氧化物层的硅。但是，衬底14并不局限于硅。电荷捕获区20形成在衬底14的上表面上。举例来说，电荷捕获区20可以是选择用来执行电荷捕获功能的绝缘层或多个绝缘层，或者其中嵌入有纳米晶体的多个绝缘层。下面详细描述电荷捕获区20的结构和运行。半导体层24形成在电荷捕获区20的上表面上。可以在半导体层24中形成源极30、漏极32和栅极34以限定晶体管。本领域中公知，栅极34和半导体层24由栅极氧化物36间隔开，在栅极34下方的半导体层24中限定通道38。

可以在半导体层24中形成图1所示类型的多个半导体器件，以限定集成电路。这些器件可以是n型和p型。该器件可以相互连接，以限定逻辑电路系统、存储电路系统或逻辑电路系统与存储电路系统的组合。每个独立的半导体器件可以执行作为晶体管或存储器的功能，这依赖于偏压情况。下面描述了半导体器件的双重功能。

图2中示出了根据本发明的另一个实施方案的半导体器件的示意性截面图。图1和2中相同的元件具有相同的附图标记。在图2的实施方案中，支撑衬底14可以是n++硅衬底，半导体层24可以是薄硅层。电荷捕获区20可以包括二氧化硅注入层50、氮化硅电荷捕获层52和二氧化硅控制层54。在一个实施方案中，层50、52和54分别具有8、15和40nm的厚度。可以采用使用混合光刻法(光学和电子束)的常规CMOS技术制造该器件。

虽然这些实施方案基于使用电子的n型器件，但改变极性的其他实施方案基于使用空穴的p型器件。

具有绝缘体上硅的集成电路通常提供比本体硅中的相当实施具有在较低功率消耗下更高速度的高性能。本发明提供下述方法和结构，在某些实施方案中，绝缘体上硅基结构的实施方式应使晶体管和非易失性或长期保持存储器可得以制造，同时具有相似的横截面且工艺步骤数目的增加最小。在这些实施方案中，逻辑器件在低电压(在栅极长度小于130nm时低于2.5伏特)下使用，而具有栅极、漏极、源极和衬底的适当偏压的约5-15伏特范围内的较高电压用来运行作为非易失性或长期保持存储器的结构。该方法能够同时制造适合于多种大规模集成电路的逻辑和存储结构。

在某些实施方案中，本发明提供了用于在绝缘体上硅结构中获得存储电路系统和逻辑电路系统的方法与结构，其中用于晶体管的低偏压范围，用于存储器的较高偏压范围使得相同的结构执行作为逻辑器件或存储器的功能。结构的特征在于将载流子的存储设置在晶体管通道的背侧。这使得人们可以顺应用来在存储器中长期存储所需的绝缘体厚度限制，同时使晶体管的栅极氧化物缩放，供器件良好地运行。本发明的绝缘体上硅实施方案可以缩放至几十纳米。跨越较长区域的晶体管通道背侧电荷的存储也使得器件具有以存储器形式缩放至与晶体管类似尺寸的能力。

通过本体膜(bulk film)或界面态中的陷阱来实现晶体管通道背侧的存储。提供这种载流子捕获中心的常见形式是通过使用氧化物-氮化硅界面，其中氧化物表面可以穿透，或不穿透。氮化硅本身也提供捕获中心。也可以将与硅加工技术相容的其他材料如氧化铝用于这种捕获界面。但是，氮化硅是优选的，这是因为其作为扩散屏障的更强性质。下面描述了电荷捕获区20的其他实施方案。

因此，在绝缘体上硅(SOI)技术中，所述结构包括位于硅通道之下的电荷捕获区。如果这种电荷捕获区存在，并仅在施加足够的电压时才足以将电荷注入到界面和本体态中，则该结构可以作为晶体管和存储器运行。在图1的器件中，例如，源极、漏极和栅极上具有低电压时发生晶体管的正常运行，对于栅极长度小于150nm的技术来说，电压通常小于2.5伏特。

电荷捕获区20执行电荷捕获功能，以进行存储操作。可以使用电荷捕获区的不同配置。电荷捕获区可以包含通过缺陷或体陷阱捕获电子的材料。电荷捕获区可以包含绝缘膜或多层绝缘膜。在某些实施方案中，电荷捕获区包含半导体层背面上的注入层如二氧化硅、注入层背面上的电荷捕获层如氮化硅和电荷捕获层背面上的控制层如二氧化硅。电荷捕获区和器件也可以基于空穴捕获。

对于SOI实施，注入层可以具有约0.5nm-50nm的厚度，电荷捕获层可以具有约0.3nm-50nm的厚度，控制层可以具有约0.5nm-100nm的厚度。但是，电荷捕获区中层的厚度和层的数目并不局限于这些范围。

电荷捕获区可以包含二氧化硅-氮化硅界面，在其他的实施方案中可以包含额外的氮化硅。在硅衬底和硅半导体层的典型情况下，电荷捕获层可以包含氧化物或与硅加工相容的其他绝缘体。电荷捕获区通常充当衬底和半导体层之间的绝缘层。电荷捕获区可以包含选自氮化硅、氧化铝、氧化铪、氧化锆、硅酸铪、硅酸锆及其组合的材料。

电荷捕获区可以包含散布在绝缘介质中的无机化合物纳米晶体。在某些实施方案中，电荷捕获区包含存在于氧化物、氮化物或其他绝缘基质中的半导体材料的纳米晶体。电荷捕获区可以包含选自硅、锗及其化合物的材料的纳米晶体。在进一步的实施方案中，电荷捕获区包括和与硅加工过程相容的绝缘体组合的纳米晶体。例如，纳米晶体公开在S.Tiwari，F.Rana，K，Chan，M.Manafi，W.Chen and D.Buchanan，“Volatile and Non-Volatile Memories in Silicon with Nano-Crystal Storage”，Tech.Dig.OfIEDM，p.657，Dec.1995和1999年8月10日授权给W.Chen，T.P.Smith与S.Tiwari的美国专利No.5,937,295，Nanostructure Memory Device中。

在优选的实施方案中，衬底和半导体层是硅。在某些实施方案中，衬底是III-IV族材料。在进一步的实施方案中，衬底是聚合物。在某些实施方案中，半导体层是III-V族化合物，或聚合物，或Ge、SiC或SiGe。半导体层24可以是与衬底14相同的材料，通常具有不同的掺杂水平，且可以具有1nm-100nm的厚度。

图3中示出了根据本发明的一个实施方案的引入半导体器件的存储阵列的示意图。该阵列的每个存储单元可以包括图1所示和上述类型的半导体器件。位元00的单元包括器件70，位元01的单元包括器件72，位元10的单元包括器件74，位元11的单元包括器件76。器件70和72的漏极与位线BL0相连。器件70和72的源极及器件74和76的漏极与位线BL1相连。器件74和76的源极与位线BL2相连。器件70和74的栅极与字线WL0相连，器件72和76的栅极与字线WL1相连。衬底与参考电压如接地电压相连。将能理解的是，图3所示的阵列可以进行二维复制，以形成具有所需数目存储单元的存储器阵列。

操作中，当将负电压施加于源极、将较大的负电压施加于漏极、衬底接地且栅极处于较大的负电压下时，来自通道的载流子从源极和漏极之间形成的电子通道高能注入到下面的电荷捕获区中。存储器中的这种陷阱电荷及状态可以储存。通过适当的偏压可以实现不同存储单元的随机存取。因此在图3中，位元00可以通过施加偏压至位线BL1于-5伏特、字线WL0于-10伏特和位线BL0于-10伏特来写入电荷。通过不施加偏压至位线BL2和字线WL1，仅将位元00的晶体管70充电。可以通过向器件70的源极、漏极和栅极施加正电压如+10伏特电压来擦除位元00。将能理解的是，这些给出的电压只是举例说明，并不是对本发明范围的限制。也可以使用明显不同于晶体管工作所需电压、通常是2伏特的其他合适电压。因此，例如，可以交换施加到源极和漏极上的电压。这些电压可以通过衬底偏压的适当偏移转换成其他电压。图4中示出了适宜的写入和擦除电压的其他例子。在充电过程中，提供了漏极偏压和源极偏压的差，以产生可以有效注入到电荷捕获区中的热电子。

可使用其他偏压配置来实现存储操作。可以使用衬底作为偏压接地的共用电极来对位元00充电。通过使用用于有效注入的位线BL1和位线BL0的偏压的热电子注入使位元00置偏压。因此，位线BL1可置偏压于-5伏特，位线BL0可置偏压于-10伏特，而其他位线可以接地或开路。为了防止注入连接同一位线的其他单元中，可以通过向阵列的字线WL施加负电压如-5伏特来关闭那些晶体管。此外，存在类似于前浮动栅结构中所用的其他技术，通过这些技术在这些结构中可以实现随机存取并防止写-干扰。

图2所示和上述类型的半导体器件的所测电性质示于图5-7中。在所测试的器件中，硅层24具有约60nm的厚度，栅极氧化物36具有7nm的厚度。在电荷捕获区20中，氧化物层50具有7nm的厚度，氮化物层52具有20nm的厚度，氧化物层54具有100nm的厚度。图5是漏极32处于1伏特时作为栅极34电压函数的漏极电流的图，并说明了器件的前通道特征。图6是漏极32处于1伏特时作为衬底14电压函数的漏极电流的图，并且说明了器件的后通道特征。

图7是漏极32处于1伏特时作为栅极34电压函数的漏极电流的图，并说明了器件的存储特征。图7示出了器件的写入和擦除的10个循环。写入偏压条件为栅极34处于-7.5伏特、漏极32处于-5伏特、源极30处于-10伏特，并且衬底14处于接地状态，每次写入持续100ms(毫秒)。擦除偏压条件为栅极34处于+10伏特、漏极32处于+10伏特、源极30处于+10伏特，并且衬底14处于接地状态，每次擦除持续100ms。从图7明显可见，阈电压在记录和擦除条件之间偏移约0.5伏特。

图8和9说明图2所示和上述类型的0.5μm器件的晶体管和存储器操作。电荷捕获区20包括厚度为7nm的氧化物层50，厚度为20nm的氮化物层52和厚度为100nm的氧化物层54。图8是漏极32处于1伏特时作为栅极电压函数的漏极电流的图。曲线100表示电荷捕获区20充电之前器件的迁移特性，曲线102表示电荷捕获区20写入之后的迁移特性，曲线104表示电荷捕获区20擦除之后的迁移特性。充电后，次临界斜率(subthreshold slope)从119毫伏/十倍(mV/decade)下降至160毫伏/十倍。图9是对于不同的栅极电压，在擦除状态中作为漏极电压函数的漏极电流的图。曲线120、122、124、126和128表示栅极电压V_G分别减去0、0.2、0.4、0.6和0.8的阈电压V_T的值。

图10和11分别说明具有50nm×50nm栅极尺寸的图2所示类型的半导体器件的迁移和输出特征。图10是作为栅极电压函数的漏极电流的图。曲线130和134分别表示0.1和0.2的漏极电压。迁移特性表现出157毫伏/十倍的次临界斜率。图11是对于不同的栅极电压值，在擦除状态中作为漏极电压函数的漏极电流的图。曲线140、142、144、146和148表示栅极电压V_G分别减去0、0.1、0.2、0.3和0.4的阈电压V_T的值。

图12和13分别说明具有100nm×100nm栅极尺寸的图2所示类型的半导体器件的迁移和输出特征。图12是作为栅极电压函数的漏极电流的图。曲线150和152分别表示0.1和0.2的漏极电压。迁移特性表现出97毫伏/十倍的次临界斜率。图13是对于不同栅极电压值的擦除状态中作为漏极电压函数的漏极电流的图。曲线160、162、164、166和168表示栅极电压V_G分别减去0、0.1、0.2、0.3和0.4的阈电压V_T的值。

图8和9所示制造的器件的实验特征说明了半导体器件的双重用途。低电压(小于2伏特)下，在这些器件中获得了大于10⁷的I_on/I_off增益和120毫伏/十倍的次临界斜率，与静电设计的预期性能相一致。图10-13示出了前栅极晶体管在50nm和100nm栅极长度处的输出特征，所有都处于低漏极电压，并且至多在阈电压以上0.5伏特驱动。当用高电压(5-10伏特)注入或从捕获区除去电荷时，获得约0.5伏特的阈电压偏移。电荷捕获层厚度的减小可以减小写入和擦除电压，但是与前浮动结构一样，保持和非易失性问题将与这种设计相关。

本文所述的半导体器件和集成电路可以通过多种不同的方式制造。首先，制造基本的半导体晶片结构。图14a-14e示出了制造晶片结构方法的一个实施方案。如图14a所示，硅给体晶片200具有形成在其表面上的电荷捕获区20。在图14a的实施例中，电荷捕获区20包括氧化层212和214之间的氮化硅层210。如图14b所示，高剂量氢注入(来自离子化原子或分子束)或共注入步骤在给体晶片200中形成高浓度氢掺杂层220。层220和氧化物层214通过适当选择注入能量而间隔开，以提供半导体层222的所需厚度。氢掺杂层220限定将要在后续过程中除去的给体晶片200的牺牲部分。

如图14c所示，将n+硅衬底氧化，以形成氧化物层232。将具有层210、212、214、220和222的晶片200翻转，将氧化物层212与氧化物层232结合，以形成图14d所示的结构。然后使用剥离步骤，通过由层220中的过量氢所致的裂口切下给体晶片200的一部分，以提供图14e的晶片结构。

通过比较图14e和图2，显然n+硅衬底230与衬底14相对应，氧化物层212、232与氧化物层54相对应，氮化硅层210与氮化物层52相对应，氧化物层214与氧化物层50相对应，硅层222与硅层24相对应。仅仅举例来说，硅层222可以具有约50nm的厚度，氧化物层214可以具有约7nm的厚度，氮化硅层210可以具有约20nm的厚度，氧化物层212、232可以具有约100nm的厚度。从而将晶片准备用来采用例如传统的CMOS工艺制造硅层222中的电路系统。

图14b所示的给体晶片可以如下所述制造。从p-硅晶片200开始，在p-晶片200上生长薄的干燥氧化物以形成氧化物层214。层214的厚度可以约为7nm。然后，将通常厚度小于20nm的氮化硅层210沉积在p-晶片200上。接着，沉积低温氧化物，以在p-晶片200上形成厚度约为100nm的氧化物层212。最后，在p+晶片200上以每平方厘米6E16个原子的剂量和100keV的能量进行氢注入，以形成深度约为600nm的层220。透过层210、212和214进行氢注入。

然后，在n++晶片230上生长或沉积氧化物(图14c)，以形成氧化物层232。生长或沉积时，氧化物可以足够薄并足够光滑，以供结合。如非如此，则将氧化物层212和232抛光，直到每个厚度均小于约50nm。抛光后层212和232的表面粗糙度优选小于约2埃。接着，将层212和232的表面在氧等离子体中处理10分钟。如图14c和图14d所示，通过使氧化物层212和232接触并将晶片于250℃退火12小时，来将晶片结合在一起。通过将晶片于400℃加热30分钟来实现衬底200和层220的剥离，以提供图14e中所示的半导体晶片结构。可以通过化学机械抛光和/或氧化与蚀刻来使硅层薄至所需的厚度。

图15a-15d中示出了制造半导体晶片结构方法的另一个实施方案。在该实施方案中，在SOI晶片上形成电荷捕获区20。如图15a所示，SOI晶片300包括硅衬底310、氧化物层312和硅层314。在SOI晶片300上形成包括氧化物层320、氮化硅层322和氧化物层324的电荷捕获区20。

如图15b所示，提供了具有氧化物层322的n+硅主晶片330。将其上具有层320、322和324的SOI晶片300翻转，并将氧化物层324与氧化物层332结合。所得结构示于图15c中。然后，通过研磨、抛光和利用氧化物/硅选择性的蚀刻来除去SOI晶片300的衬底310和氧化物层312，以提供图15d所示的晶片结构。

通过比较图15d和图2，n+硅衬底330对应于图2中的衬底14，氧化物层324、332对应于氧化物层54，氮化硅层322对应于氮化物层52，氧化物层320对应于氧化物层50，硅层314对应于图2中的硅层24。随后将晶片准备用于采用传统的CMOS加工方法制造硅层314中的电路系统。

在另一个实施方案中，可以在已经形成半导体层-绝缘层-衬底结构之后，通过引入捕获中心来形成电荷捕获区。例如，可以通过离子注入或等离子体注入形成捕获中心的物质来引入捕获中心。参照图15d，可以通过将氮离子注入到硅层314背面附近的氧化物中来形成氮化硅层。也可以注入其他物质如惰性气体和形成捕获中心的其他元素或化合物来形成电荷捕获区。电荷捕获区的特征通过适当选择注入的物质、能量和剂量而定。

对于引入纳米晶体作为捕获区，可以通过化学沉积或物理沉积方法并在所述的任意晶片制备过程中退火来形成。

描述了本发明的至少一个实施方案的几个方面之后，应该理解：本领域的技术人员易于进行各种改变、变化和改进。这些改变、变化和改进也是本公开内容的一部分，也在本发明的实质和保护范围内。因此，上面的说明书和附图只是示例性的。

Claims (60)

1.一种半导体器件，包括：

衬底；

设置在衬底上的电荷捕获区；

电荷捕获区上的半导体层；和

形成在半导体层中的至少一个晶体管。

2.权利要求1所述的半导体器件，其中所述的器件响应第一组电压作为晶体管运行，响应第二组电压作为存储器运行。

3.权利要求2所述的半导体器件，其中所述的第二组电压大于所述第一组电压。

4.权利要求1所述的半导体器件，其中所述的电荷捕获区包括多层绝缘膜。

5.权利要求1所述的半导体器件，其中所述的电荷捕获区包括半导体层背面上的注入层、注入层背面上的电荷捕获层和电荷捕获层背面上的控制层。

6.权利要求5所述的半导体器件，其中所述的注入层包括二氧化硅，电荷捕获层包括氮化硅，控制层包括二氧化硅。

7.权利要求1所述的半导体器件，其中所述的电荷捕获区包括二氧化硅-氮化硅界面。

8.权利要求1所述的半导体器件，其中所述的电荷捕获区包括氮化硅。

9.权利要求1所述的半导体器件，其中所述的电荷捕获区包括氧化铝。

10.权利要求1所述的半导体器件，其中所述的电荷捕获区包括与硅加工相容的氧化物。

11.权利要求1所述的半导体器件，其中所述的电荷捕获区包括存在于氧化物、氮化物或其他绝缘基质中的半导体材料的纳米晶体。

12.权利要求1所述的半导体器件，其中所述的电荷捕获区包括存在于氧化物、氮化物或其他绝缘介质中的金属或金属氧化物的纳米晶体。

13.权利要求1所述的半导体器件，其中所述的电荷捕获区包括通过缺陷、体陷阱或界面陷阱捕获电子的材料。

14.权利要求1所述的半导体器件，其中所述的电荷捕获区包括通过缺陷、体陷阱或界面陷阱捕获空穴的材料。

15.权利要求1所述的半导体器件，其中所述的电荷捕获区包括选自氮化硅、氧化铝、氧化铪、氧化锆、硅酸铪、硅酸锆及其组合的材料。

16.权利要求1所述的半导体器件，其中所述的电荷捕获区包括选自硅、锗及其化合物的材料的纳米晶体。

17.权利要求1所述的半导体器件，其中所述的电荷捕获区包括无机化合物的纳米晶体。

18.权利要求1所述的半导体器件，其中所述的电荷捕获区包括和与硅加工相容的绝缘体组合的纳米晶体。

19.权利要求1所述的半导体器件，其中所述的衬底包括硅。

20.权利要求1所述的半导体器件，其中所述的衬底包括III-IV族材料。

21.权利要求16所述的半导体器件，其中所述的衬底包括聚合物。

22.一种集成电路，包括

衬底；

具有形成于其中的多个晶体管的半导体层；

电荷捕获区，其位于半导体层和衬底之间的半导体层的背面上。

23.权利要求22所述的集成电路，其中每个晶体管包括源极、漏极和栅极。

24.权利要求23所述的集成电路，其中配置所述晶体管以执行逻辑功能。

25.权利要求23所述的集成电路，其中所述晶体管被配置成存储器阵列。

26.一种半导体晶片，包括：

衬底；

设置在衬底上的电荷捕获区；和

设置在电荷捕获区上的半导体层。

27.权利要求26所述的半导体晶片，其中所述的电荷捕获区包括多层绝缘膜。

28.权利要求26所述的半导体晶片，其中所述的电荷捕获区包括半导体层背面上的注入层、注入层背面上的电荷捕获层和电荷捕获层背面上的控制层。

29.权利要求26所述的半导体晶片，其中所述的电荷捕获区包括氧化硅-氮化硅界面。

30.权利要求26所述的半导体晶片，其中所述的电荷捕获区包括氮化硅。

31.权利要求26所述的半导体晶片，其中所述的电荷捕获区包括氧化铝。

32.权利要求26所述的半导体晶片，其中所述的电荷捕获区包括与硅加工相容的氧化物。

33.权利要求26所述的半导体晶片，其中所述的电荷捕获区包括存在于氧化物、氮化物或其他绝缘基质中的半导体材料的纳米晶体。

34.权利要求26所述的半导体晶片，其中所述的电荷捕获区包括通过缺陷或体陷阱捕获电子的材料。

35.权利要求26所述的半导体晶片，其中所述的电荷捕获区包括选自氮化硅、氧化铝、氧化铪、氧化锆、硅酸铪、硅酸锆及其组合的材料。

36.权利要求26所述的半导体晶片，其中所述的电荷捕获区包括选自硅、锗及其化合物的材料的纳米晶体。

37.权利要求26所述的半导体晶片，其中所述的电荷捕获区包括无机化合物的纳米晶体。

38.权利要求26所述的半导体晶片，其中所述的电荷捕获区包括和与硅加工相容的绝缘体组合的纳米晶体。

39.权利要求26所述的半导体晶片，其中所述的衬底包括硅。

40.权利要求26所述的半导体晶片，其中所述的衬底包括III-IV族材料。

41.权利要求26所述的半导体晶片，其中所述的衬底包括聚合物。

42.一种制造半导体器件的方法，包括：

提供衬底；

在衬底上提供电荷捕获区；

在电荷捕获区上提供半导体层；和

在半导体层中形成至少一个晶体管。

43.权利要求42所述的方法，其中提供电荷捕获区包括提供多层绝缘膜。

44.权利要求42所述的方法，其中提供电荷捕获区包括提供注入层、电荷捕获层和控制层。

45.权利要求42所述的方法，其中提供电荷捕获区包括提供二氧化硅注入层、氮化硅电荷捕获层和二氧化硅控制层。

46.权利要求42所述的方法，其中提供电荷捕获区包括通过离子注入或等离子体注入形成捕获中心的物质，将捕获中心引入到半导体层下面的层中。

47.一种制造半导体晶片的方法，包括：

提供衬底；

在衬底上提供电荷捕获区；和

在电荷捕获区上提供半导体层。

48.权利要求47所述的方法，其中提供电荷捕获区包括通过离子注入或等离子体注入形成捕获中心的物质，将捕获中心引入到半导体层下面的层中。

49.一种制造半导体晶片的方法，包括：

提供第一衬底；

在第一衬底上形成氧化物层；

提供第二衬底；

在第二衬底上形成电荷捕获区；

限定第二衬底的半导体层和牺牲部分；

通过将电荷捕获区与氧化物层结合，使第一衬底与第二衬底结合以形成晶片组件；和

从晶片组件除去第二衬底的牺牲部分，以形成具有半导体层、电荷捕获区和第一衬底的半导体晶片。

50.权利要求49所述的方法，其中形成电荷捕获区包括形成多层绝缘膜。

51.权利要求49所述的方法，其中形成电荷捕获区包括形成注入层、电荷捕获层和控制层。

52.权利要求49所述的方法，其中形成电荷捕获区包括形成二氧化硅注入层、氮化硅电荷捕获层和二氧化硅控制层。

53.权利要求49所述的方法，其中限定半导体层和第二衬底的牺牲部分包括在限定第二衬底的半导体层和牺牲部分之间边界的深度进行氢注入。

54.权利要求49所述的方法，其中除去第二衬底的牺牲部分包括剥离第二衬底的牺牲部分。

55.权利要求49所述的方法，其中形成电荷捕获区包括通过离子注入或等离子体注入形成捕获中心的物质，将捕获中心引入到半导体层下面的层中。

56.一种制造半导体晶片的方法，包括：

提供第一衬底；

在第一衬底上形成第一氧化物层；

提供第二衬底，其包括绝缘体上硅晶片，所述的绝缘体上硅晶片具有硅衬底上的第二氧化物层和第二氧化物层上的硅层；

在绝缘体上硅晶片上形成电荷捕获区；

通过将电荷捕获区与第一氧化物层结合，使第一衬底与第二衬底结合以形成晶片组件；和

从晶片组件除去硅衬底和第二氧化物层，以形成具有硅层、电荷捕获区和第一衬底的半导体晶片。

57.权利要求56所述的方法，其中形成电荷捕获区包括形成多层绝缘膜。

58.权利要求56所述的方法，其中形成电荷捕获区包括形成注入层、电荷捕获层和控制层。

59.权利要求56所述的方法，其中形成电荷捕获区包括形成二氧化硅注入层、氮化硅电荷捕获层和二氧化硅控制层。

60.权利要求56所述的方法，其中形成电荷捕获区包括通过离子注入或等离子体注入形成捕获中心的物质，将捕获中心引入到半导体层下面的层中。

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