WO2013120285A1 - 半导体存储器件及其访问方法 - Google Patents

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WO2013120285A1
WO2013120285A1 PCT/CN2012/071713 CN2012071713W WO2013120285A1 WO 2013120285 A1 WO2013120285 A1 WO 2013120285A1 CN 2012071713 W CN2012071713 W CN 2012071713W WO 2013120285 A1 WO2013120285 A1 WO 2013120285A1
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oxide
memory device
semiconductor memory
barium
substrate
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PCT/CN2012/071713
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French (fr)
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朱正勇
骆志炯
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中国科学院微电子研究所
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface

Definitions

  • the present invention relates to a semiconductor memory device and an access method thereof, and more particularly to a semiconductor memory device using a heterogeneous crystal tube and an access method thereof. Background technique
  • capacitor C is used to store charge for representing the numbers "1" and "0", and the first control transistor Q1 and the second control transistor Q2 are used respectively. Perform write operations and read operations.
  • the 2T/1C memory cell uses capacitors to store data and must be refreshed periodically, so it can only be used as dynamic random access memory (DRAM).
  • DRAM dynamic random access memory
  • the refresh period should be less than the hold time of the capacitor.
  • the periodic refresh of the 2T/1C memory cells complicates the memory control circuitry and consumes power.
  • An object of the present invention is to provide a semiconductor memory device which can be integrated at a high density and which reduces a refresh operation and an access method thereof.
  • a semiconductor memory device including an oxide heterojunction transistor including an oxide substrate, an oxide film on an oxide substrate, wherein an oxide is provided
  • the interface layer between the substrate and the oxide film exhibits characteristics of two-dimensional electron gas; source and drain electrodes on the oxide film and electrically connected to the interface layer; front gate on the oxide film; and oxidation a back gate on a lower surface of the substrate, wherein a source electrode and a drain electrode of the oxide heterojunction transistor are respectively connected to a first word line and a first bit line for performing a read operation, and the front gate and the back gate are respectively And a second word line for performing a write operation Connected to the second bit line.
  • a semiconductor memory device including an oxide heterojunction transistor including a semiconductor substrate, a buried back gate on a semiconductor substrate, and a back gate are provided An oxide underlayer; an oxide film on the oxide underlayer, wherein the interfacial layer between the oxide underlayer and the oxide film exhibits characteristics of a two-dimensional electron gas; is located on the oxide film and interfaces with the interface layer Electrically connected source and drain electrodes; and a front gate on the oxide film, wherein the source and drain electrodes of the oxide heterojunction transistor are respectively associated with a first word line and a first bit for performing a read operation The line connection is connected, and the front gate and the back gate are respectively connected to the second word line and the second bit line for performing a write operation.
  • a method of accessing the above semiconductor memory device comprising: applying a constant current to a source electrode and a drain electrode through a first word line and a first bit line in a read operation, and Measuring the voltages on the source and drain electrodes to obtain the resistance state of the interface layer; and in the writing operation, while maintaining the first word line and the first bit line floating, passing the second word line and the second bit The line, the front gate and the back gate are biased to change the resistance state of the interface layer.
  • the semiconductor memory device of the present invention is a memory device of a 1T configuration in which an oxide heterojunction transistor functions as both a memory element and a control element.
  • the semiconductor memory device does not require the use of an additional capacitor.
  • the memory footprint of the memory device of the present invention is significantly reduced relative to a memory device using a capacitor, thereby improving the integration of the memory cells. Moreover, by utilizing the memory effect of the oxide heterojunction field effect transistor, the stored data can be maintained for a long time, and the frequency of the refresh operation can be reduced. If the oxide heterojunction field effect transistor has a hold time greater than the duty cycle, no refresh operation is required. Thus, the IT memory device of the present invention can significantly reduce power consumption and can reduce the complexity of the memory control circuit.
  • the fabrication process of the semiconductor memory device of the present invention is fully compatible with existing semiconductor processes, such as growth techniques including epitaxial thin films (PLD, MBE, ALD, CVD, sputtering, etc.), patterning techniques (lithography, electron beam exposure techniques) Etc.), etching (dry plasma etching, chemical etching solution etching, etc.), metal deposition and stripping techniques, planarization techniques (S0G, CMP, etc.), implantation and thermal annealing.
  • growth techniques including epitaxial thin films (PLD, MBE, ALD, CVD, sputtering, etc.
  • patterning techniques lithography, electron beam exposure techniques
  • Etc. etching
  • etching dry plasma etching, chemical etching solution etching, etc.
  • metal deposition and stripping techniques planarization techniques (S0G, CMP, etc.)
  • implantation and thermal annealing implantation and thermal annealing.
  • FIG. 1 shows a schematic structural view of an oxide heterojunction transistor in accordance with an embodiment of the present invention.
  • FIG. 2 shows an equivalent circuit diagram of a semiconductor memory device in which an oxide heterojunction transistor shown in FIG. 1 is used, according to an embodiment of the present invention.
  • FIG. 3 illustrates the use of a memory array in accordance with an embodiment of the present invention.
  • the oxide heterojunction transistor 10 includes an oxide substrate 11 such as barium titanate, and an oxide film 12 such as lanthanum aluminate on the oxide substrate 11.
  • the oxide film 12 may be a layer epitaxially grown on the oxide substrate 11.
  • the oxide substrate 11 and the oxide film 12 form a heterojunction.
  • the interface between the oxide substrate 11 and the oxide film 12 i.e., the interface of the heterojunction
  • the interface is represented as a separate interface layer 13 in Fig. 1 to illustrate the oxide difference.
  • the interface layer 13 exhibits characteristics of a two-dimensional electron gas.
  • the interface layer 13 serves as a channel region in the oxide heterojunction transistor 10.
  • the source electrode 14 and the drain electrode 15 are located on the oxide film 12, and are electrically connected to the interface layer 13 via respective conductive vias 16, respectively.
  • the front gate 17 is located on the oxide film 12, and an electric field is applied to the interface layer 13 via the oxide film 12 during operation.
  • the back gate 18 is located on the lower surface of the oxide substrate 11, and an electric field is applied to the interface layer 13 via the oxide substrate 11 during operation. Since the oxide substrate 11 will serve as a back gate dielectric, it may be desirable to limit its thickness, for example, less than 1 micron. The thickness of the oxide substrate 11 can be reduced by ion thinning of the oxide substrate 11.
  • the source electrode 14, the drain electrode 15, and the front gate 17 may be formed of the same conductive layer (metal such as Au, Ag, Cu, Al, Ti, Cu, Ni, Cr, Pt, oxide such as indium oxide) on the oxide film 12. Tin, zinc aluminum oxide, zinc tin oxide, bismuth ruthenate, and possibly also heavily doped polysilicon and barium titanate are patterned.
  • the back gate 18 may be a conductive layer on the lower surface of the oxide substrate 11 (metal such as Au, Ag, Cu, Al, Ti, Cu, Ni, Cr, Pt, oxide such as indium tin oxide, zinc aluminum oxide, oxidation Zinc tin, bismuth ruthenate, in addition to heavy doped polysilicon and barium titanate, etc.).
  • the oxide heterojunction transistor 10 is electrically connected to an external circuit via the source electrode 14, the drain electrode 15, the front gate 17, and the four lead terminals (not shown) of the back gate 18.
  • the above-described oxide heterojunction transistor 10 is formed in the following steps.
  • Epitaxial growth of about 3 unit cells on an oxide substrate 11 such as barium titanate by pulsed laser deposition (PLD), molecular beam epitaxy (MBE), chemical vapor deposition (CVD) or the like, for example
  • an oxide film 12 of barium aluminate for example
  • the oxide film 12 is patterned to form a contact hole reaching the interface layer 13, and a metal is used.
  • the conductive material fills the contact hole to form the conductive via 16 .
  • the patterning may include the steps of: forming a patterned photoresist mask on the oxide film 12 by a photolithography process including exposure and development; by dry etching, such as ion milling, plasma etching, reactive ions Etching, laser ablation, or by wet etching in which an etchant solution is used, the exposed portion of the oxide film 12 is removed, thereby forming a contact hole.
  • dry etching such as ion milling, plasma etching, reactive ions Etching, laser ablation, or by wet etching in which an etchant solution is used
  • a conductive material layer is deposited to fill the contact holes, and the conductive vias 16 are obtained by metal stripping techniques. If necessary, the surface of the semiconductor structure can be planarized by chemical mechanical planarization (CMP) or other methods.
  • CMP chemical mechanical planarization
  • a conductive material layer is formed on the oxide film 12 by a conventional deposition process, and the conductive material layer is patterned to form the source electrode 14, the drain electrode 15, and the front gate 17, wherein the source electrode 14 and the drain electrode 15 They are respectively aligned and in electrical contact with the respective conductive paths.
  • a conductive material layer is formed as a back gate 18 on the lower surface of the oxide substrate 11 by a conventional deposition process.
  • the back gate 18 can also be a patterned layer of conductive material if desired.
  • a suitable growth of the oxide film 12 may be performed by atomic layer deposition or other epitaxial techniques without affecting the memory effect of the oxide heterojunction transistor.
  • the insulating material acts as a protective layer (not shown).
  • the oxide heterojunction transistor 10 includes the oxide substrate 11 and the oxide film 12.
  • the oxide heterojunction field effect transistor 10 can include an oxide substrate layer (eg, barium titanate, not shown) formed on a semiconductor substrate (eg, silicon, not shown), And an oxide film formed on the oxide underlayer.
  • the semiconductor substrate can be doped to be electrically conductive to form a buried back gate 18, which acts as a back gate dielectric.
  • the oxide substrate 11, the oxide substrate, and/or the oxide film 12 may be composed of at least one material selected from the group consisting of barium aluminate, barium titanate, potassium citrate, lithium niobate, tantalum Lithium acid, lead titanate, lead zirconate, barium titanate, barium strontium hydride, calcium silicate, barium strontium strontium, barium strontium strontium, barium zirconate, magnesium oxide, aluminum oxide, silicon dioxide, zinc oxide, barium oxide , cerium oxide, cerium oxide, nickel oxide, cerium oxide, tungsten oxide, copper oxide, titanium oxide, zirconium oxide.
  • the oxide substrate 11, the oxide substrate, and/or the oxide film 12 may be any combination (e.g., laminate) of the foregoing materials.
  • the oxide substrate 11, oxide substrate and/or oxide film 12 may be doped or undoped.
  • the oxide substrate 11 may be a single crystal substrate.
  • the oxide substrate and/or oxide film 12 may be an epitaxial layer.
  • the back gate 18 can pass through an additional conductive via (not shown) and is placed on the oxide film 12
  • the surface wiring is electrically connected, thereby simplifying the layout of the oxide heterojunction transistor.
  • Fig. 2 shows an equivalent circuit diagram of a semiconductor memory device in which the oxide heterojunction transistor 10 shown in Fig. 1 is used, in accordance with an embodiment of the present invention.
  • the source electrode 14 and the drain electrode 15 of the oxide heterojunction transistor 10 are respectively connected to a first word line WL (R) for performing a read operation and a first bit line BL (R), the front gate 17 and the back gate 18 is respectively connected to a second word line WL (W) and a second bit line BL (W) for performing a write operation.
  • a semiconductor memory device is a memory device of a 1T configuration in which an interface layer in an oxide heterojunction transistor is used instead of a capacitor to store data.
  • the oxide heterojunction transistor functions both as a storage element and as a control element, thereby significantly simplifying the structure of the memory device.
  • a constant current is applied to the source electrode 14 and the drain electrode 15 through the first word line WL (R) and the first bit line BL (R), and the voltages on the source electrode 14 and the drain electrode 15 are measured.
  • the semiconductor memory device reads the stored data by measuring the resistance state of the interface layer 13.
  • the front gate 17 and the back gate 18 apply a specific bias voltage to change the resistance state of the interface layer. Since the first word line WL (R) and the first bit line BL (R) are floating, the voltages on the front gate dielectric and the back gate dielectric are maintained at a certain ratio. This ratio is related to the thickness of the front gate dielectric and the back gate dielectric. If the thickness of the back gate dielectric is much greater than the thickness of the front gate dielectric, most of the voltage drop is on the back gate dielectric.
  • the interface layer 13 will be converted to a low resistance state when V BUW) - V WL(W) ⁇ V TL .
  • V BUW represents the number "1"; the V BUW) - when ⁇ 3 ⁇ 4 ( « ⁇ - ⁇ , the interfacial layer 13 into a high impedance state, for example, represents a digital" 0 "; in -V T2 ⁇ V BU « - V WUW) ⁇
  • ⁇ and V T2 are the first threshold voltage and the second threshold voltage which respectively cause the two resistance state transitions of the interface layer 13.
  • the semiconductor memory device writes the stored data by voltage modulating the resistance state of the interface layer 13.
  • Figure 3 illustrates the use of a memory array in accordance with an embodiment of the present invention, wherein each memory cell includes a semiconductor memory device as shown in Figure 2.
  • the memory shown in Fig. 3 includes a total of nine memory cells of three rows and three columns, wherein one memory cell 100 in the uppermost left position is shown by a dashed box.
  • a first word line WL (R) and a first bit line BL (R) for performing a read operation, and a second word line WL (W) and a third for performing a write operation are provided Two bit line BL (W).

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Abstract

提供一种半导体存储器件及其访问方法，其中半导体存储器件包括氧化物异质结晶体管，所述氧化物异质结晶体管包括氧化物衬底；位于氧化物衬底上的氧化物薄膜，其中氧化物衬底和氧化物薄膜之间的界面层表现出二维电子气的特性；位于氧化物薄膜上并且与界面层电连接的源电极和漏电极；位于氧化物薄膜上的前栅；以及位于氧化物衬底下表面上的背栅，其中，氧化物异质结晶体管的源电极和漏电极分别与用于执行读取操作的第一字线和第一位线相连接，前栅和背栅分别与用于执行写入操作的第二字线和第二位线相连接。该半导体存储器件是1T配置的存储器件，其结构简单，并且提高了集成度。

Description

半导体存储器件及其访问方法 本申请要求了 2012年 2月 13日提交的、 申请号为 201210031886. 7、发明名称为
"半导体存储器件及其访问方法"的中国专利申请的优先权， 其全部内容通过引用结 合在本申请中。 技术领域
本发明涉及一种半导体存储器件及其访问方法， 更具体地， 涉及使用异质结晶体 管的半导体存储器件及其访问方法。 背景技术
在两晶体管 /一电容器 （2T/1C) 配置的存储器单元中， 电容器 C用于存储电荷， 用于表示数字 " 1 "和 " 0 "， 第一控制晶体管 Q1和第二控制晶体管 Q2分别用于执行 写入操作和读取操作。
2T/1C存储器单元利用电容器存储数据， 必须定期进行刷新， 因此只能作为动态 随机存取存储器（DRAM)。刷新周期应当小于电容器的保持时间。 2T/1C存储器单元的 定期刷新使得存储器控制电路复杂化并耗费电能。
在 2T/1C存储器单元中， 为了获得尽可能大的保持时间， 需要形成大电容值的电 容器， 这增加了芯片占用面积， 从而减小了存储器单元的集成度。
因此， 仍然期望开发其中不使用电容器的存储器单元。 发明内容
本发明的目的是提供一种可以高密度集成并且减小刷新操作的半导体存储器件 及其访问方法。
根据本发明的一方面， 提供一种半导体存储器件， 包括氧化物异质结晶体管， 所 述氧化物异质结晶体管包括氧化物衬底； 位于氧化物衬底上的氧化物薄膜， 其中氧化 物衬底和氧化物薄膜之间的界面层表现出二维电子气的特性；位于氧化物薄膜上并且 与界面层电连接的源电极和漏电极； 位于氧化物薄膜上的前栅； 以及位于氧化物衬底 下表面上的背栅， 其中， 氧化物异质结晶体管的源电极和漏电极分别与用于执行读取 操作的第一字线和第一位线相连接，前栅和背栅分别与用于执行写入操作的第二字线 和第二位线相连接。
根据本发明的另一方面， 提供一种半导体存储器件， 包括氧化物异质结晶体管， 所述氧化物异质结晶体管包括半导体衬底； 位于半导体衬底上的掩埋的背栅； 位于背 栅上的氧化物基底层； 位于氧化物基底层上的氧化物薄膜， 其中氧化物基底层和氧化 物薄膜之间的界面层表现出二维电子气的特性；位于氧化物薄膜上并且与界面层电连 接的源电极和漏电极； 以及位于氧化物薄膜上的前栅， 其中， 氧化物异质结晶体管的 源电极和漏电极分别与用于执行读取操作的第一字线和第一位线相连接，前栅和背栅 分别与用于执行写入操作的第二字线和第二位线相连接。
根据本发明的另一方面， 提供一种访问上述半导体存储器件的方法， 包括： 在读 取操作中， 通过第一字线和第一位线， 向源电极和漏电极施加恒定的电流， 并测量源 电极和漏电极上的电压， 以获得界面层的电阻态； 以及在写入操作中， 在保持第一字 线和第一位线浮置的同时， 通过第二字线和第二位线， 向前栅和背栅施加偏压， 以改 变界面层的电阻态。
本发明的半导体存储器件是 1T配置的存储器件， 其中的氧化物异质结晶体管既 作为存储元件，又作为控制元件。因而，该半导体存储器件不需要使用额外的电容器。
相对于使用电容器的存储器件， 本发明的存储器件的芯片占用面积显著减小， 从 而提高中了存储器单元的集成度。并且，利用氧化物异质结场效应晶体管的记忆效应， 可以长久保持存储的数据， 降低刷新操作的频率。 如果氧化物异质结场效应晶体管的 保持时间大于工作周期， 甚至不需要进行刷新操作。 因而， 本发明的 IT存储器件可 以明显降低能耗， 并且可以减小存储器控制电路的复杂程度。
本发明的半导体存储器件的制备工艺与现有的半导体工艺完全兼容，例如包括外 延薄膜的生长技术 （PLD， MBE, ALD, CVD、 溅射等）， 图形化技术 （光刻、 电子束曝 光技术等）， 刻蚀（干法等离子体刻蚀、化学腐蚀液刻蚀等）、金属淀积以及剥离技术， 平坦化技术 （S0G、 CMP等）， 注入及热退火等技术。 因而， 可以低成本地制造本发明 的半导体存储器件。
附图说明
图 1示出了根据本发明的实施例的氧化物异质结晶体管的结构示意图。
图 2示出了根据本发明的实施例的半导体存储器件的等效电路图， 其中使用图 1 所示的氧化物异质结晶体管。
图 3示出了使用根据本发明的实施例的存储器阵列。 具体实施方式
在下文中， 通过附图中示出的具体实施例来描述本发明。 但是应该理解， 这些描 述只是示例性的， 而并非要限制本发明的范围。 此外， 在以下说明中， 省略了对公知 结构和技术的描述， 以避免不必要地混淆本发明的概念。
在图 1中示出了氧化物异质结晶体管 10的结构示意图。 该氧化物异质结晶体管 10包括例如钛酸锶的氧化物衬底 11、位于氧化物衬底 11上的例如铝酸镧的氧化物薄 膜 12。 氧化物薄膜 12可以是在氧化物衬底 11上外延生长的层。 氧化物衬底 11和氧 化物薄膜 12形成异质结。 尽管氧化物衬底 11和氧化物薄膜 12之间的界面 （即异质 结的界面）并不是单独的层， 但在图 1中将该界面表示成单独的界面层 13， 以便说明 氧化物异质结晶体管 10的原理。该界面层 13表现出二维电子气的特性。该界面层 13 在氧化物异质结晶体管 10作为沟道区。
源电极 14和漏电极 15位于氧化物薄膜 12上，分别经由各自的导电通道 16与界 面层 13电连接。 前栅 17位于氧化物薄膜 12上， 在工作时经由氧化物薄膜 12向界面 层 13施加电场。 背栅 18位于氧化物衬底 11的下表面上， 在工作时经由氧化物衬底 11向界面层 13施加电场。由于氧化物衬底 11将作为背栅介质， 因此可能需要限制其 厚度， 例如小于 1微米。 可以通过对氧化物衬底 11的离子减薄来减小氧化物衬底 11 的厚度。
源电极 14、漏电极 15、前栅 17可以由位于氧化物薄膜 12上的同一个导电层（金 属如 Au、 Ag、 Cu、 Al、 Ti、 Cu、 Ni、 Cr、 Pt, 氧化物如氧化铟锡、 氧化锌铝、 氧化锌 锡、 钌酸锶， 此外还可以是重掺杂的多晶硅和钛酸锶等） 经过图案化形成。 背栅 18 可以是位于氧化物衬底 11下表面上的导电层 （金属如 Au、 Ag、 Cu、 Al、 Ti、 Cu、 Ni、 Cr、 Pt, 氧化物如氧化铟锡、 氧化锌铝、 氧化锌锡、 钌酸锶， 此外还可以是重掺杂的 多晶硅和钛酸锶等）。 该氧化物异质结晶体管 10经由源电极 14、 漏电极 15、 前栅 17 和背栅 18的四个引线端 （未示出） 实现与外部电路的电连接。
作为示例， 按照以下步骤形成上述的氧化物异质结晶体管 10。
通过脉冲激光沉积 （PLD)、 分子束外延 （MBE)、 化学气相沉积 （CVD) 或类似的 沉积技术， 在例如钛酸锶的氧化物衬底 11上外延生长厚度约为 3个单胞的例如铝酸 镧的氧化物薄膜 12。
然后， 对氧化物薄膜 12进行图案化， 形成到达界面层 13的接触孔， 并采用金属 等导电材料填充接触孔而形成导电通道 16。
该图案化可以包括以下步骤：通过包含曝光和显影的光刻工艺，在氧化物薄膜 12 上形成含有图案的光抗蚀剂掩模； 通过干法蚀刻， 如离子铣蚀刻、 等离子蚀刻、 反应 离子蚀刻、激光烧蚀， 或者通过其中使用蚀刻剂溶液的湿法蚀刻， 去除氧化物薄膜 12 的暴露部分， 从而形成接触孔。
进一步地， 沉积导电材料层以填充接触孔， 再利用金属剥离技术即可获得导电通 道 16。 如果有必要的话， 可通过化学机械平面化 （CMP) 或其他方法平整半导体结构 的表面。
然后， 通过常规的沉积工艺， 在氧化物薄膜 12上形成导电材料层， 并对导电材 料层进行图案化以形成源电极 14、 漏电极 15和前栅 17， 其中， 源电极 14和漏电极 15分别与各自的导电通道对准且电接触。
然后， 通过常规的沉积工艺， 在氧化物衬底 11 的下表面上形成导电材料层作为 背栅 18。 如果需要， 背栅 18也可以是经过图案化的导电材料层。
优选地， 为了保护氧化物薄膜 12及界面层 13， 在不影响氧化物异质结晶体管的 记忆效应的情形下， 可以利用原子层淀积或其他外延技术， 在氧化物薄膜 12上面生 长合适的绝缘材料作为保护层 （未示出）。
在上述的实施例中，氧化物异质结晶体管 10包括氧化物衬底 11和氧化物薄膜 12。 然而，在替代的实施例中，氧化物异质结场效应晶体管 10可以包括在半导体衬底（例 如硅， 未示出） 上形成的氧化物基底层 （例如钛酸锶， 未示出）、 以及在氧化物基底 层上形成的氧化物薄膜。该半导体衬底可以掺杂成导电性的，从而形成掩埋的背栅 18， 氧化物基底层则作为背栅介质。
氧化物衬底 11、氧化物基底和 /或氧化物薄膜 12可以由选自以下材料构成的组中 的至少一种材料组成： 铝酸镧、 钛酸锶、 钽酸钾、 钽酸锂、 铌酸锂、 钛酸铅、 锆酸铅、 钛酸钡、 钒酸镧、 铪酸钙、 钪酸钆、 钪酸镝、 锆酸锶、 氧化镁、 氧化铝、 二氧化硅、 氧化锌、 氧化钽、 氧化铪、 氧化镧、 氧化镍、 氧化铌、 氧化钨、 氧化铜、 氧化钛、 氧 化锆。例如氧化物衬底 11、氧化物基底和 /或氧化物薄膜 12可以是前述材料的任意组 合 （例如叠层）。
氧化物衬底 11、氧化物基底和 /或氧化物薄膜 12可以是掺杂或未掺杂的。氧化物 衬底 11可以是单晶衬底。 氧化物基底和 /或氧化物薄膜 12可以是外延层。
优选地， 背栅 18可以通过附加的导电通道（未示出）与位于氧化物薄膜 12上表 面的布线电连接， 从而简化氧化物异质结晶体管的布局。
优选地， 源电极 14和漏电极 15的导电通道 16可以与前栅 17部分交叠， 从而形 成源 /漏延伸区， 以改善前栅 17对沟道的控制。 图 2示出了根据本发明的实施例的半 导体存储器件的等效电路图，其中使用图 1所示的氧化物异质结晶体管 10。氧化物异 质结晶体管 10的源电极 14和漏电极 15分别与用于执行读取操作的第一字线 WL (R) 和第一位线 BL (R)相连接，前栅 17和背栅 18分别与用于执行写入操作的第二字线 WL (W) 和第二位线 BL (W)相连接。
如图 2所示， 根据本发明的半导体存储器件是 1T配置的存储器件， 其中， 采用 氧化物异质结晶体管中的界面层代替电容器存储数据。氧化物异质结晶体管既作为存 储元件， 又作为控制元件， 从而显著简化存储器件的结构。
在读取操作中，通过第一字线 WL (R)和第一位线 BL (R)， 向源电极 14和漏电极 15 施加恒定的电流， 并测量源电极 14和漏电极 15上的电压， 以获得界面层的电阻态是 高阻态还是低阻态 （相应地， 表示数字 " 0 "或 " 1 ")。 该半导体存储器件通过测量界 面层 13的电阻态来读取存储的数据。
在写入操作中， 在保持第一字线 WL (R)和第一位线 BL (R)浮置的同时， 通过第二 字线 WL (W)和第二位线 BL (W)， 向前栅 17和背栅 18施加特定的偏压， 以改变界面层 的电阻态。 由于第一字线 WL (R)和第一位线 BL (R)浮置， 前栅介质和背栅介质上的电 压保持一定的比例。 该比例与前栅介质和背栅介质的厚度相关。 如果背栅介质的厚度 远大于前栅介质的厚度， 则大部分的电压降在背栅介质上。
假定前栅 17的电位为 VWUW)， 后栅 18的电位为 VBL (w)， 则在 VBUW)- VWL(W)≥ VTL时， 界面层 13将转变为低阻态， 例如表示数字 " 1 "; 在 VBUW)- ¥¾(«≤-^时， 界面层 13 转变为高阻态， 例如表示数字 " 0 "; 在 -VT2〈VBU«- VWUW)〈VTL时， 界面层 13的电阻态不 变。 ^和 VT2分别是是引起界面层 13的两个电阻态转变的第一阈值电压和第二阈值电 压。 该半导体存储器件通过对界面层 13的电阻态进行电压调制来写入存储的数据。
图 3示出了使用根据本发明的实施例的存储器阵列，其中每一个存储单元包括图 2所示的一个半导体存储器件。 在图 3中示出的存储器包括 3行 3列共 9个存储器单 元， 其中采用虚线框示出了最左上位置的一个存储器单元 100。
针对每一个存储单元， 提供用于执行读取操作的第一字线 WL (R)和第一位线 BL (R)， 以及用于执行写入操作的第二字线 WL (W)和第二位线 BL ( W)。 因而， 可以对 存储器阵列中的特定存储单元进行寻址以执行读取操作和写入操作。 以上参照本发明的实施例对本发明予以了说明。但是， 这些实施例仅仅是为了说 明的目的， 而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物 限定。 不脱离本发明的范围， 本领域技术人员可以做出多种替换和修改， 这些替换和 修改都应落在本发明的范围之内。

Claims

权 利 要 求
1、 一种半导体存储器件， 包括氧化物异质结晶体管， 所述氧化物异质结晶体管 包括氧化物衬底； 位于氧化物衬底上的氧化物薄膜， 其中氧化物衬底和氧化物薄膜之 间的界面层表现出二维电子气的特性；位于氧化物薄膜上并且与界面层电连接的源电 极和漏电极； 位于氧化物薄膜上的前栅； 以及位于氧化物衬底下表面上的背栅， 其中，氧化物异质结晶体管的源电极和漏电极分别与用于执行读取操作的第一字 线和第一位线相连接，前栅和背栅分别与用于执行写入操作的第二字线和第二位线相 连接。
2、 根据权利要求 1所述的半导体存储器件， 其中氧化物衬底由选自以下材料构 成的组中的至少一种材料组成： 铝酸镧、钛酸锶、钽酸钾、钽酸锂、铌酸锂、钛酸铅、 锆酸铅、 钛酸钡、 钒酸镧、 铪酸钙、 钪酸钆、 钪酸镝、 锆酸锶、 氧化镁、 氧化铝、 二 氧化硅、 氧化锌、 氧化钽、 氧化铪、 氧化镧、 氧化镍、 氧化铌、 氧化钨、 氧化铜、 氧 化钛和氧化锆。
3、根据权利要求 1所述的半导体存储器件， 其中氧化物衬底是掺杂或未掺杂的。
4、 根据权利要求 1所述的半导体存储器件， 其中氧化物衬底是单晶衬底。
5、 一种半导体存储器件， 包括氧化物异质结晶体管， 所述氧化物异质结晶体管 包括半导体衬底； 位于半导体衬底中的掩埋的背栅； 位于背栅上的氧化物基底层； 位 于氧化物基底层上的氧化物薄膜，其中氧化物基底层和氧化物薄膜之间的界面层表现 出二维电子气的特性； 位于氧化物薄膜上并且与界面层电连接的源电极和漏电极； 以 及位于氧化物薄膜上的前栅，
其中，氧化物异质结晶体管的源电极和漏电极分别与用于执行读取操作的第一字 线和第一位线相连接，前栅和背栅分别与用于执行写入操作的第二字线和第二位线相 连接。
6、 根据权利要求 5所述的半导体存储器件， 其中氧化物基底层由选自以下材料 构成的组中的至少一种材料组成： 铝酸镧、 钛酸锶、 钽酸钾、 钽酸锂、 铌酸锂、 钛酸 铅、 锆酸铅、 钛酸钡、 钒酸镧、 铪酸钙、 钪酸钆、 钪酸镝、 锆酸锶、 氧化镁、 氧化铝、 二氧化硅、 氧化锌、 氧化钽、 氧化铪、 氧化镧、 氧化镍、 氧化铌、 氧化钨、 氧化铜、 氧化钛和氧化锆。
7、 根据权利要求 5所述的半导体存储器件， 其中氧化物基底层是掺杂或未掺杂 的。
8、 根据权利要求 5所述的半导体存储器件， 其中氧化物基底层是外延层。
9、 根据权利要求 1或 5所述的半导体存储器件， 其中氧化物薄膜由选自以下材 料构成的组中的至少一种材料组成： 铝酸镧、 钛酸锶、 钽酸钾、 钽酸锂、 铌酸锂、 钛 酸铅、 锆酸铅、 钛酸钡、 钒酸镧、 铪酸钙、 钪酸钆、 钪酸镝、 锆酸锶、 氧化镁、 氧化 铝、 二氧化硅、 氧化锌、 氧化钽、 氧化铪、 氧化镧、 氧化镍、 氧化铌、 氧化钨、 氧化 铜、 氧化钛和氧化锆。
10、根据权利要求 1或 5所述的半导体存储器件， 其中氧化物薄膜是掺杂或未掺 杂的。
11、 根据权利要求 1或 5所述的半导体存储器件， 其中氧化物薄膜是外延层。
12、根据权利要求 1或 5所述的半导体存储器件， 还包括位于氧化物薄膜上的保 护层。
13、 一种访问根据权利要求 1-12中任一项所述的半导体存储器件的方法， 包括: 在读取操作中， 通过第一字线和第一位线， 向源电极和漏电极施加恒定的电流， 并测量源电极和漏电极上的电压， 以获得界面层的电阻态； 以及
在写入操作中， 在保持第一字线和第一位线浮置的同时， 通过第二字线和第二位 线， 向前栅和背栅施加偏压， 以改变界面层的电阻态。
14、 根据权利要求 13所述的方法， 其中在写入操作中， 如果所述偏压为负并且 其绝对值大于第一阈值 Vtl， 则在半导体存储器件中写入数字 " 1 "; 如果所述偏压为正 并且其绝对值大于第二阈值 Vt2， 则在半导体存储器件中写入数字 "0 "。
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