CN113437021B - 薄膜材料的异质结的制备方法及其制得的薄膜 - Google Patents

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Abstract

本发明公开一种薄膜材料的异质结的制备方法及其制得的薄膜，其中，该制备方法包括采用单一材质在衬底上外延生长具有各向异性的第一薄膜层；对第一薄膜层进行离子注入，使之形成含有注入离子的注入层和不含注入离子的非注入层，且注入层因离子的注入发生结构相变，非注入层保持原有结构相，以在注入层和非注入层之间形成异质结结构。由此，注入层与非注入层因相结构不同而出现不同的性能，从而使两者之间因实现耦合而形成异质结结构。由于本发明不是通过依次沉积两种不同材料的薄膜的方式形成异质结，简化了制备异质结的操作过程；而且，由于异质结薄膜是形成在一种材质的薄膜材料中，使得制得的薄膜材料能够进一步小型化。

Description

薄膜材料的异质结的制备方法及其制得的薄膜
技术领域
本发明涉及一种制备异质结的方法，具体涉及一种薄膜材料的异质结的制备方法以其制得的薄膜。
背景技术
随着科学技术的快速发展，人们对电子器件的小型化有了更高的要求，而解决电子器件的小型化的关键在于如何将其中起功能作用的结构小型化。例如，在薄膜材料中制备异质结结构，使得薄膜材料因具有量子效应、迁移率大，以及特别的二度空间特性等特性，能够实现高速电子器件、光电子器件、集成光学和集成电路等领域电子器件的小型化。
但是，目前，在薄膜材料中制备异质结结构的方法较为繁琐：例如，常见的异质结结构需要由至少两种不同的材料构成(薄膜结构如图1所示)，制备时需要更换材料，导致制备过程繁琐，效率低；又如，在对异质结结构进行功能调控时，需要借助电场、磁场等外场激励，操作过程繁琐。
发明内容
为了解决薄膜材料中异质结结构制备过程繁琐、制备效率低等问题，发明人在研究过程中发现现有技术无法解决薄膜材料制备异质结结构过程繁琐的原因在于，现有技术在薄膜材料中制备异质结结构时，都是需要通过将两种材料的薄膜依次沉积的方式制得，这种制备方式不改变，无法从根源上解决薄膜材料中异质结结构制备过程繁琐的问题。因此，发明人在研发过程想到，能否在单一材料的薄膜材料中制备异质结结构，以从根源上解决薄膜材料的异质结结构制备过程繁琐的问题。在这个研发方向的指引下，发明人进行了大量的研究和试验，发现在具有各向异性的单一材质的薄膜中注入离子，能够在该单一材质的薄膜中形成异质结，以解决通过两种薄膜材料制备异质结时必然带来的操作过程繁琐的问题。
为此，根据本发明的第一个方面，提供了一种薄膜材料的异质结的制备方法，该方法包括采用单一材质在衬底上外延生长具有各向异性的第一薄膜层；对第一薄膜层进行离子注入，使之形成含有注入离子的注入层和不含注入离子的非注入层，且注入层因离子的注入发生结构相变，非注入层保持原有结构相，以在注入层和非注入层之间形成异质结结构。
由于第一薄膜层是外延生长在衬底上的，且外延生长在衬底上的单一材质的第一薄膜层具有各向异性的特性，使得第一薄膜层中的注入层与非注入层因相结构不同而出现不同的性能，从而使两者之间因实现耦合而形成异质结结构。由于本发明在薄膜材料中制备的异质结是通过在单一材质中注入离子，使之因部分出现结构相变而形成异质结结构，而不是通过依次沉积两种不同材料的薄膜的方式形成异质结，简化了制备异质结的操作过程；而且，由于异质结薄膜是形成在一种材质的薄膜材料中，而不是形成在两种材质的薄膜之间，即仅需在衬底上外延生长一层薄膜，而无需生长两层薄膜，使得制得的薄膜材料能够进一步小型化。
在一些实施方式中，第一薄膜层的材质为氧化物。
在一些实施方式中，第一薄膜层的材质为强关联电子体系氧化物。由于强关联电子体系氧化物的性能与其电子、自旋、轨道和晶格等自由度具有密切联系，当离子注入其中后，其会因注入离子对晶格产生的作用而出现性能的改变。
在一些实施方式中，离子为He离子、Ne离子或Ar离子。由于注入的离子选用惰性气体离子，可以保证第一薄膜层注入离子后，因发生表面层的结构相变而在第一薄膜层中形成异质结结构；而且，由于惰性气体离子注入第一薄膜层中时不会在其中引入电子，可以避免第一薄膜层的系统被破坏，保证注入离子后的第一薄膜层结构的稳定性。
在一些实施方式中，氧化物为SrRuO3、Co2FeO4或LaCoO3。
在一些实施方式中，氧化物为SrRuO3，衬底为SrTiO3单晶衬底。
在一些实施方式中，离子注入的剂量范围为8×1014cm-2～3.75×1015cm-2。以避免因注入剂量太低而无法实现第一薄膜层中注入层发生结构相变，同时，避免因注入剂量太高而导致第一薄膜层被打坏。
在一些实施方式中，第一薄膜层的厚度范围为20nm～100nm；离子注入的能量范围为1keV～10keV。由此，可以避免因离子注入能量过低，导致注入层无法发生结构相变；同时，可以避免因第一薄膜层的厚度过薄或离子注入能量过高，导致第一薄膜层被注穿，无法在第一薄膜层中形成注入层和非注入层，从而导致无法在第一薄膜层中形成异质结；还可以避免因第一薄膜层的厚度过薄导致第一薄膜层不易在衬底上外延生长，导致在离子注入过程中，第一薄膜层中紧贴衬底的部分无法因衬底的对其发生结构相变的限制而形成非注入层，使得无法在第一薄膜层中形成异质结。
在一些实施方式中，离子自第一薄膜层的背离衬底的一侧注入。由此，第一薄膜层的背离衬底的一侧由于没有衬底的限制，可以因离子注入而发生结构相变，形成注入层；而第一薄膜层的接近衬底的一侧由于衬底的限制，不易发生结构相变，仍然保留原来的结构相，为非注入层；注入层与非注入层因结构相不同，使得两者之间因实现耦合而形成异质结结构。
根据本发明的一个方面，提供了一种具有异质结的薄膜，其通过前述制备方法制得。由于采用前述制备方法制得的具有异质结的薄膜中的异质结是在单一材质的薄膜层中形成的，而不是像现有技术的薄膜是通过依次生长两种不同材质的薄膜层的方式形成异质结的，从而，使得通过本发明前述制备方法制得的具有异质结的薄膜的外型能够进一步小型化。
附图说明
图1为现有技术的具有异质结的薄膜的结构示意图；
图2为本发明一实施方式的薄膜材料的异质结的制备方法的流程示意图；
图3为本发明为图2所示的薄膜材料的异质结的制备方法的制备步骤示意图；
图4为采用现有技术制得的具有异质结的薄膜和采用图2所示的制备方法制得的具有异质结的薄膜的XRD图；
图5为随着对外延生长在STO衬底上的SRO进行离子注入的剂量的增加制得不同结构的注入层的流程示意图；
图6为本发明离子注入前后的具有异质结的薄膜的磁滞回线图；
附图标记：20、衬底；30、材料A；40、材料B；50、第一薄膜层；51、注入层；52、非注入层；60、STO衬底；61、SRO正交相层；62、SRO四方相层；63、SRO超四方相层。
具体实施方式
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”，不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。在本文中所用的术语一般为本领域技术人员常用的术语，如果与常用术语不一致，以本文中的术语为准。
在本文中，术语“外延生长”是指在单晶衬底(基片)上生长一层有一定要求的、与衬底晶向相同的单晶层，犹如原来的晶体向外延伸了一段。
在本文中，术语“各向异性”是指晶体的各向异性即沿晶格的不同方向，原子排列的周期性和疏密程度不尽相同，由此导致晶体在不同方向的物理化学特性也不同。
在本文中，术语“结构相变”是指由于温度、压力、各种物理场等的改变而引起的结构状态的变化称为结构相变。结构相变分为两个基本类型，重构型和位移型，这样的分类是基于形成周期性网格的化学键经相变后受到破坏与否。
在本文中，术语“异质结”是指具有量子效应、迁移率大，以及特别的二度空间特性等特性的，同一种材质的薄膜层中，不同相结构之间形成的结构。
在本文中，术语“交换偏置”是指包含铁磁(FM)/反铁磁(AFM)界面的体系在外磁场中从高于反铁磁奈尔温度冷却到低温后，铁磁层的磁滞回线将沿磁场反方向偏离原点，同时伴随着矫顽力的增加的现象。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图2和图3示意性地显示了根据本发明的一种实施方式的薄膜材料的异质结的制备方法。
如图2和图3所示，该薄膜材料的异质结的制备方法包括采用单一材质在衬底20上外延生长具有各向异性的第一薄膜层50；对第一薄膜层50进行离子注入，使之形成含有注入离子的注入层51和不含注入离子的非注入层52，且注入层51因离子的注入发生结构相变，非注入层52保持原有结构相，以在注入层51和非注入层52之间形成异质结结构。
由于第一薄膜层50是外延生长在衬底20上的，当离子注入第一薄膜层50中时，由于衬底20的限制，以及第一薄膜层50的各向异性，使得第一薄膜层50的远离衬底20的一侧因离子的注入发生结构相形成注入层51，而第一薄膜层50的接近衬底20的一侧不会发生结构相变形成非注入层52，注入层51与非注入层52因相结构不同而出现不同的性能，从而使两者之间因耦合而形成异质结结构。由于本发明在薄膜材料中制备的异质结是通过在单一材质中注入离子，使之因部分出现结构相变而形成异质结结构，而不是通过依次沉积两种不同材料的薄膜的方式形成异质结，简化了制备异质结的操作过程。
在优选实施例中，为了避免离子注入第一薄膜层50时，因给第一薄膜层50中引入电子而导致第一薄膜层50的系统被破坏，选取惰性气体离子作为注入的离子。进一步的，为了使得注入层51发生的结构相变之后得到的结构相可控，需要控制注入的离子的半径，避免因注入的离子的半径过大，导致注入层51在离子注入后发生的结构相变的具体结构不受控制。具体的，将注入的离子的半径控制在Ar离子的半径以下，示例性的，注入的离子可以采用He离子、Ne离子或Ar离子。当注入层51中注入离子后，被注入的离子仅会占据注入层51材料的晶格中的间隙位置，使注入层51材料的晶格的其中一个晶轴方向的参数发生变化，由此，随着离子注入剂量的增加，注入层51的单一晶轴方向得到进一步拉伸，从而使得注入层51因注入离子发生的结构相变得到的结构相可控。
作为第一薄膜层50的其中一种实现方式，第一薄膜层50的材质采用氧化物。在优选实施例中，制作第一薄膜层50的材质采用强关联电子体系氧化物。示例性的，用于制备第一薄膜层50的强关联电子体系氧化物可以采用SrRuO3、Co2FeO4或LaCoO3。具体的，一般根据第一薄膜层50的材质选定衬底20的材质，为了便于第一薄膜层50能够顺利在衬底20上外延生长，衬底20一般选取与第一薄膜层50的材质的晶格参数失配小的材质。例如，当第一薄膜层50的材质选用SrRuO(简称SRO)时，衬底20的材质选用SrTiO3(简称STO)。进一步的，当选择的用于制备第一薄膜层50的材质为具有多种结构相的材质时，可以在保持离子的注入能量不变的情况下，改变离子的注入剂量，以改变第一薄膜层50中的注入层51的结构相，以SRO材质制备第一薄膜层50为例，如图5所示，初始外延生长在STO衬底60上的SRO正交相层61的结构相为正交相，随着离子注入剂量的增加，以SRO为材质的第一薄膜层50中的注入层51的结构相先是由正交相转变为四方相，以使SRO正交相层61中的部分形成SRO四方相层62，接着随着离子注入剂量的进一步增加，SRO四方相层62中的四方相结构转变为超四方相结构，形成超四方相结构层63。由于结构相转变的过程较为缓慢，一般以0.02×1014cm-2的注入剂量为一增加或减少单位，来实现离子注入剂量的调整。
由于这类氧化物与其他氧化物相比存在电子、自旋、轨道和晶格等自由度之间的强相互作用，当以这类氧化物制备第一薄膜层50，并在第一薄膜层50中注入离子，使之因形成含有注入离子的发生结构相变的注入层和不含注入离子的非注入层而在注入层与非注入层之间形成异质结结构，由于注入层与非注入层的零距离接触，两者中的多种自由度进一步耦合和竞争，使得异质结界面处发生晶格局域畸变、对称性破缺等，进而诱导处多种相互作用(如：双交换、电子-声子相互作用等)，导致多种序参数的突变，涌现出新奇的截面量子态，如：界面铁磁、铁磁与超导共存和量子振荡效应等，最终导致第一薄膜层50的磁化强度、磁晶各向异性、电阻率和金属绝缘体转变中的至少一个性能发生变化。示例性的，以SRO作为制备第一薄膜层50的材质，采用本发明的异质结的制备方法在第一薄膜层50中制备出的异质结出现了交换偏置效应(如图6所示)。
在对第一薄膜层50进行离子注入的具体实施方式中，将离子注入的剂量范围控制在8×1014cm-2～3.75×1015cm-2，从而，既可以避免因注入剂量太低而无法实现第一薄膜层50中注入层51发生结构相变，又可以避免因注入剂量太高而导致第一薄膜层50被打坏；当第一薄膜层50的厚度范围为20nm～100nm时，将离子注入的能量范围控制在1keV～10keV，具体的，第一薄膜层50的厚度越低时，离子注入时采用的能量越低，当第一薄膜层50的厚度越高时，离子注入时采用的能量越高，从而，在保证注入层51能够发生结构相变的同时，避免第一薄膜层50因离子注入时能量过高而被注穿导致无法在第一薄膜层50中形成异质结；还可以避免因第一薄膜层50的厚度过薄导致第一薄膜层50不易在衬底20上外延生长，导致在离子注入过程中，第一薄膜层50中紧贴衬底20的部分无法因衬底20的对其发生结构相变的限制而发生结构相变。
在优选实施例中，为了使第一薄膜层50中的离子注入部分更易发生结构相变形成注入层51，将离子自第一薄膜层50的背离衬底20的一侧注入。由此，第一薄膜层50的背离衬底20的一侧由于没有衬底20的限制，更易因离子注入而发生结构相变，形成注入层51；而第一薄膜层50的接近衬底20的一侧由于衬底20的限制，不易发生结构相变，仍然保留原来的结构相，为非注入层52；注入层51与非注入层52因结构相不同，因耦合而形成异质结结构。
以下以在外延生长在STO衬底上的SRO薄膜中注入He离子为例，对薄膜材料的异质结的制备方法进行实例性说明。
实施例1
条件1：选用STO单晶衬底作为衬底20；
条件2：在STO单晶衬底上外延生长厚度为100nm的SRO薄膜作为第一薄膜层50，得到原始样品；
条件3：在SRO薄膜的背离STO单晶衬底的一侧注入剂量为1×1015cm-2的He离子，注入能量控制为3.5keV，完成离子注入后，得到注入样品，也即得到具有异质结的薄膜。
根据图4所示检测内容可知，在未注入He离子之前，原始样品中只有STO衬底峰和SRO正交相峰；当原始样品中注入剂量为1015cm-2、能量为3.5keV的He离子后，得到的注入样品除了具有STO衬底峰和SRO正交相峰之外，还具有SRO四方相峰。由此可知，在本实施例中，通过在特定厚度的SRO薄膜中注入特定剂量和特定能量的He离子，可以控制SRO薄膜中的部分出现结构相变；同时，由于SRO薄膜具有各向异性，SRO正交相与SRO四方相的性能不同，从而使得SRO正交相与SRO四方相之间因耦合而形成异质结结构。
而且，由于SRO为强关联电子体系氧化物，其性能与其电子、自旋、轨道和晶格等具有密切联系，当离子注入其中后，异质结结构出现了交换偏置效应，如图6所示，从图6中的(a)图可以看出，未注入离子的第一薄膜层50(未注入样品)的零场冷磁滞回线(ZFC-MH)和场冷磁滞辉县(FC-MH)两条回线重合，没有出现交换偏置效应；而从图6中的(b)图可以看出，注入离子后、形成有异质结结构的第一薄膜层50(注入后异质结样品)的ZFC-MH与FC-MH这两条线不重合，磁滞回线在水平方向上偏移，出现了明显的交换偏置效应。
实施例2
本实施例与实施例1的不同之处主要在于：在条件2中，SRO薄膜的厚度为20mm；在条件3中，离子的注入剂量为8×1014cm-2、注入能量为1keV。
实施例3
本实施例与实施例1的不同之处主要在于：在条件3中，离子的注入剂量为3.75×1015cm-2、注入能量为10keV。
在本发明中，在STO单晶衬底上外延生长STO薄膜的具体实现方式可以采用现有技术实现，例如，在温度为680℃，氧压为75mTorr的条件下，采用脉冲激光沉积(Pulsed LaserDeposition，简称PLD)法在STO单晶衬底上外延生长SRO薄膜，具体的，采用波长为248nm、频率为6Hz和能量为1.5J/cm2的激光轰击SRO靶材，让SRO原子沉积在以TiO2为终止面的(001)方向的STO单晶衬底上，从而制备出正交相的外延SRO薄膜。示例性的，在本发明中的激光通过KrF准分子激光器获得。
本发明对脉冲激光沉积和离子注入所选用的设备不作具体限定，只要能够满足前述离子注入的参数设置即可。例如，可以采用型号为wayes-PLD450的脉冲激光沉积镀膜设备；采用型号为VarianE220的离子注入机。
根据本发明的一个方面，提供了一种具有异质结的薄膜，其通过前述制备方法制得。由于采用前述制备方法制得的具有异质结的薄膜中的异质结是在单一材质的薄膜层中形成的，而不是像现有技术的薄膜是通过依次生长两种不同材质的薄膜层的方式形成异质结的，从而，使得通过本发明前述制备方法制得的具有异质结的薄膜的外型能够进一步小型化。
以上所述的仅是本发明的一些实施方式。对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。

Claims (7)

1.薄膜材料的异质结的制备方法，其特征在于，包括：
采用单一材质在衬底上外延生长具有各向异性的第一薄膜层，所述第一薄膜层的材质为氧化物；在具有各向异性的单一材质的第一薄膜层中注入单一离子，能够在所述第一薄膜层中形成异质结；其中，在所述第一薄膜层中注入离子，以在所述第一薄膜层中形成异质结实现为包括：
对第一薄膜层进行离子注入，所述离子自所述第一薄膜层的背离所述衬底的一侧注入，使之形成含有注入离子的注入层和不含注入离子的非注入层，所述注入层位于所述第一薄膜层的背离衬底的一侧，所述注入层由于没有衬底的限制，注入层因其材料的晶格中的间隙被注入的离子占据、晶格参数发生变化而发生结构相变，所述非注入层位于所述第一薄膜层的接近衬底的一侧，所述非注入层由于受到所述衬底的限制不易发生结构相变，仍保持原有结构相，所述注入层和非注入层之间形成异质结结构；
所述离子为He离子、Ne离子或Ar离子。
2.根据权利要求1所述的薄膜材料的异质结的制备方法，其特征在于，所述第一薄膜层的材质为强关联电子氧化物。
3.根据权利要求2所述的薄膜材料的异质结的制备方法，其特征在于，所述氧化物为SrRuO3、Co2FeO4或LaCoO3。
4.根据权利要求3所述的薄膜材料的异质结的制备方法，其特征在于，所述氧化物为SrRuO3，所述衬底为SrTiO3单晶衬底。
5.根据权利要求1至4任意一项所述的薄膜材料的异质结的制备方法，其特征在于，所述离子注入的剂量范围为8×1014cm-2～3.75×1015cm-2。
6.根据权利要求5所述的薄膜材料的异质结的制备方法，其特征在于，所述第一薄膜层的厚度范围为20nm～100nm；
所述离子注入的能量范围为1keV～10keV。
7.具有异质结的薄膜，其特征在于，其通过权利要求1至6任意一项所述的制备方法制得。
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* Cited by examiner, † Cited by third party
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US4509990A (en) * 1982-11-15 1985-04-09 Hughes Aircraft Company Solid phase epitaxy and regrowth process with controlled defect density profiling for heteroepitaxial semiconductor on insulator composite substrates
JP2005019932A (ja) * 2003-02-20 2005-01-20 Sony Corp ヘテロ接合およびその製造方法ならびに量子カオス装置およびその製造方法ならびに半導体装置およびその製造方法ならびに量子カオスの制御方法
US6825102B1 (en) * 2003-09-18 2004-11-30 International Business Machines Corporation Method of improving the quality of defective semiconductor material
CN1323428C (zh) * 2004-03-03 2007-06-27 中国科学院半导体研究所 制造半导体双极器件的方法
CN101826549B (zh) * 2009-03-05 2012-06-13 中国科学院物理研究所 半导体异质结构、其制备方法及半导体装置
US8274138B2 (en) * 2009-09-30 2012-09-25 Eastman Kodak Company II-VI semiconductor nanowires
CN103247627B (zh) * 2012-02-13 2016-05-25 中国科学院微电子研究所 半导体存储器件及其访问方法
CN104392912B (zh) * 2014-11-05 2017-11-10 中国东方电气集团有限公司 一种在半导体器件中形成n型埋层的方法
WO2018220447A2 (en) * 2017-06-01 2018-12-06 Segton Advanced Technologie Sas Improved process for manufacturing a crystalline metamaterial within a silicon light-to-electricity converter
CN109065442A (zh) * 2018-04-17 2018-12-21 江南大学 一种利用氟离子注入实现氮化镓中诱导形成2dhg的方法
CN108400164B (zh) * 2018-04-23 2021-01-22 广东美的制冷设备有限公司 异质结碳化硅的绝缘栅极晶体管及其制作方法
CN109904065B (zh) * 2019-02-21 2021-05-11 中国科学院上海微系统与信息技术研究所 异质结构的制备方法

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