KR101082220B1 - 메모리 셀, 전자 시스템, 메모리 셀 형성 방법과 메모리 셀 프로그래밍 방법 - Google Patents

메모리 셀, 전자 시스템, 메모리 셀 형성 방법과 메모리 셀 프로그래밍 방법 Download PDF

Info

Publication number
KR101082220B1
KR101082220B1 KR1020107010498A KR20107010498A KR101082220B1 KR 101082220 B1 KR101082220 B1 KR 101082220B1 KR 1020107010498 A KR1020107010498 A KR 1020107010498A KR 20107010498 A KR20107010498 A KR 20107010498A KR 101082220 B1 KR101082220 B1 KR 101082220B1
Authority
KR
South Korea
Prior art keywords
charge trapping
delete delete
regions
memory cell
memory
Prior art date
Application number
KR1020107010498A
Other languages
English (en)
Other versions
KR20100071101A (ko
Inventor
규 에스 민
레트 티. 브리워
테자스 크리슈나모한
토마스 엠. 그래팅어
디. 브이. 니르말 라마스와니
로날드 에이. 웨이머
아루프 바타차리야
Original Assignee
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크. filed Critical 마이크론 테크놀로지, 인크.
Publication of KR20100071101A publication Critical patent/KR20100071101A/ko
Application granted granted Critical
Publication of KR101082220B1 publication Critical patent/KR101082220B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42332—Gate electrodes for transistors with a floating gate with the floating gate formed by two or more non connected parts, e.g. multi-particles flating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42348—Gate electrodes for transistors with charge trapping gate insulator with trapping site formed by at least two separated sites, e.g. multi-particles trapping site
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/02—Structural aspects of erasable programmable read-only memories
    • G11C2216/06—Floating gate cells in which the floating gate consists of multiple isolated silicon islands, e.g. nanocrystals
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/902—Specified use of nanostructure
    • Y10S977/932—Specified use of nanostructure for electronic or optoelectronic application
    • Y10S977/943—Information storage or retrieval using nanostructure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

어느 실시예는 유전물질에 의하여 서로로부터 이격되는 수직 적층된 전하 트래핑 지역을 가지는 메모리 셀을 포함한다. 유전물질은 고 유전상수 유전물질을 포함할 수 있다. 하나 또는 그 이상의 전하 트래핑 지역은 금속 물질을 포함할 수 있다. 그러한 금속 물질은 나노도트들 같은 다수의 이산 격리 섬(island)으로 나타난다. 어느 실시예들은 터널 유전체 위에 형성되는 2개의 전하 트래핑 지역에 메모리 셀을 형성하는 방법을 포함하는데, 지역들은 서로 수직으로 치환되며, 다른 지역에 비해 깊은 트랩(trap)을 갖는 터널 유전체에 가까운 지역이다. 어느 실시예는 메모리 셀을 포함하는 전자 시스템을 포함한다. 어느 실시예는 수직 적층된 전하 트래핑 지역을 갖는 메모리 셀을 프로그램하는 방법을 포함한다.

Description

메모리 셀, 전자 시스템, 메모리 셀 형성 방법과 메모리 셀 프로그래밍 방법{MEMORY CELLS, ELECTRONIC SYSTEMS, METHODS OF FORMING MEMORY CELLS, AND METHODS OF PROGRAMMING MEMORY CELLS}
본 발명은 메모리 셀, 전자 시스템, 메모리 셀 형성 방법과 메모리 셀, 프로그래밍 방법에 관한 것이다.
메모리 장치들은 전자 시스템들에 데이터 저장소를 제공한다. 메모리의 유형중 하나는 플래시(flash) 메모리로 알려진 비휘발성(non-volatile) 메모리이다. 플래시 메모리는 블럭에서 지워지고 리프로그램밍(reprogram)될 수 있는 EEPROM (electrically-erasable programmable read-only memory)이다. 많은 현대의 PC(personal computer)들은 플래시 메모리 칩(chip)에 저장되는 BIOS을 가진다. 그러한 BIOS를 종종 플래시 BIOS라고 불린다. 플래시 메모리는 또한, 제조자(manufacturer)가 새로운 통신 프로토콜(protocol)들이 표준화되면, 그 프로토콜을 지원하는 것을 가능케하고, 향상된 특징으로 장치를 원격 업그레이드하는 능력을 제공하는 것을 가능케 하기 때문에, 무선 전자 장치에 잘 쓰인다.
전형적인 플래시 메모리는 행렬 방식으로 배열된 많은 수의 비휘발성 메모리 셀을 포함하는 메모리 배열을 포함한다. 셀들은 보통 블럭으로 그룹(group)된다. 블럭 안에 각각의 셀들은 플로팅(floating) 게이트를 충전하여 전기적으로 프로그램될 것이다. 전하는 블럭을 지우는 동작(erase operation)에 의하여 플로팅(floating) 게이트에서 제거될 수 있다. 데이터는 플로팅 게이트에 전하로 셀에 저장된다.
NAND는 플래시 메모리의 기본적인 구조이다. NAND 셀 유닛(unit)은 메모리 셀의 연속적인 조합에 직렬로 연결된 최소한 한개의 선택된 게이트를 포함한다(일반적으로 NAND 스트링으로 언급되는 연속 조합으로). NAND 스트링의 게이트들은 전통적으로 싱글 레벨 셀(SLC)이었지만, 제조자들은 NAND 스트링들의 게이트들에 멀티 레벨 셀(MLC)의 이용하는 것으로 변하고 있다. SLC는 단지 한 데이터 비트(bit)를 저장하지만, MLC는 다중 데이터 비트(bit)를 저장한다. 따라서 메모리(memory) 어레이(array) 밀도는 SLC에서 MLC로 변하여 최소한 두 배로 될 수 있다.
MLC는 장치들의 프로그래밍 면에서 SLC와 다르다. 특히, 만약 장치가 단지 두 개의 메모리 상태(0 또는 1)를 가지면서, 하나의 메모리 상태는 플로팅 게이트에 저장된 전하의 한 수준에 대응하고(예를 들어, 완전 충전된 장치에 대응하고), 다른 것은 플로팅 게이트에 저장된 전하의 다른 수준에 대응하도록 프로그램되면(예를 들어 완전 방전된 장치에 대응하면), 장치는 SLC로써 프로그램될 수 있다. 대안적으로, 만약 장치가 4개 메모리 상태들을 갖도록 프로그램되면, 장치는 두 비트의 메모리를 가지는 MLC로써 프로그램될 수 있다. 메모리의 상태는 최저 저장된 전하부터(예를 들어 완전 방전된 것) 최고 저장된 전하(예를 들어 완전 충전된 것) 순으로, 11,01,00,10 메모리 상태로 지정될 수 있다. 따라서, 11 상태는 최저 저장된 전하 상태에 대응하고, 10 상태는 최고 저장된 전하 상태에 대응하고, 01과 00 상태는, 예를 들어, 저장된 전하의 제1과 제2 중간 수준에 대응한다.
장치들이 MLC 또는 SLC로 이용되는지 여부에 상관없이, 기생적인(parasitic) 용량결합효과와 스트레스 유도 게이트 누설을 피하고, 큰 메모리 윈도우(비휘발성 셀을 충전시키는 전하 윈도우이고, 일정시간에 셀에 전하가 얼마나 있는지에 따라 정의되는 메모리 윈도우)를 갖기 위한 지속적인 목표가 있다. 큰 메모리 윈도우는 MLC 장치의 다중 메모리 상태를 서로 확실히 분리하는 것을 가능케 할 것이다.
금속 전하 트랩(MCTs)과 같은 전하 트래핑(trapping) 물질은 비휘발성 메모리 셀에 사용하는 것이 가능하지만, 큰 메모리 윈도우를 얻는 것, 비휘발성 장치에 의한 양호한 전하 보유, 수많은 NAND 어레이 장치 간의 획일성(즉, 셀간 시그마 변동을 피하는 것)등이 어려운 것이다.
하나 또는 그 이상의, 위에서 논의한 문제점을 극복 또는 경감하는 것 및/또는 하나 또는 그 이상의 위에서 논의한 목표를 달성하는 구조와 제조과정을 개발하는 것이 바람직하다.
도 1은 일 실시예에 따른 메모리 시스템의 단순화된 블록도이다.
도 2는 일 실시예에 따른 NAND 메모리 어레이의 회로도이다.
도 3은 메모리 셀의 일 실시예를 도시하는 반도체 웨이퍼(wafer)의 일부의 도식적인 단면도이다.
도 4는 메모리 셀의 다른 실시예를 도시하는 반도체 웨이퍼의 일부의 도식적인 단면도이다.
도 5-11은 일 실시예에 따른 메모리 셀을 제조하는 과정의 다양한 단계들을 도시한다.
도 12은 메모리 셀의 다른 실시예를 도시하는 반도체 웨이퍼의 일부의 도식적인 단면도이다.
도 13은 도 12의 실시예의 에너지 밴드 다이어그램이다.
도 14는 메모리 셀의 다른 실시예를 도시하는 반도체 웨이퍼의 일부의 도식적인 단면도이다.
도 15는 도 14의 실시예의 에너지 밴드 다이어그램이다.
도 16은 컴퓨터 실시예의 개략도이다.
도 17은 도 16 컴퓨터 실시예의 마더보드(motherboard)의 특별한 특징을 보여주는 블록도이다.
도 18은 전자 시스템의 실시예의 하이 존(high zone) 블록도이다.
도 19는 메모리 장치의 실시예의 단순화된 블록도이다.
도 1은 일 실시예에 따른 메모리 시스템(500)의 단순화된 블럭 다이어그램이다. 메모리 시스템(500)은 집적회로 플래시 메모리 장치(502)를 포함하는데 (예를 들어, NAND 메모리 장치), 이것은 플로팅-게이트 메모리 셀의 어레이(504), 주소 디코더(506), 로우(row) 액세스(access) 회로(508), 컬럼(column) 액세스 회로(510), 제어 회로(512), 입출력 회로(I/O, 514), 주소 버퍼(buffer)(516)를 포함한다. 메모리 시스템(500)은 외부 마이크로 프로세서(520)나, 전자 시스템의 부분으로 메모리 접근을 위한 메모리장치(502)에 전기적으로 연결된 다른 메모리 제어기를 포함한다. 메모리 장치(502)는 프로세서(520)으로부터 제어 링크(522)를 통하여 제어 신호를 받는다. 메모리 셀들은 데이터(DQ) 링크(524)를 통하여 접근되는 데이터를 저장하는데 사용된다. 주소 신호는 주소 링크(526)을 통하여 받고, 메모리 어레이(504)에 접근하는 주소 디코더(506)에 디코드 된다. 주소 버퍼 회로(516)는 주소 신호들을 래치(latch)한다. 메모리 셀은 제어신호와 주소신호에 반응하여 접근될 수 있다.
도 2는 NAND 메모리 어레이(200)의 회로도이다. 그것은 도 1의 메모리 어레이(504) 부분일 수 있다. 메모리 어레이(200)는 워드라인(2021에서 202N까지)과 교차되는 로컬 비트라인(2041에서 204M까지)을 포함한다. 워드라인(202)의 수와 비트라인(204)의 수는 각각의 2의 몇 제곱(some power of two), 예를 들어, 256 워드라인과 4096 비트라인일 수 있다. 로컬 비트라인(204)은 글로벌 비트라인(미도시)에 다대일 관계로 연결되어 있을 것이다.
메모리 어레이(200)는 NAND 스트링들(2061에서 206M까지)을 포함한다. 각각의 NAND 스트링들은 플로팅(floating) 게이트 트랜지스터들(2081에서 208N까지)을 포함한다. 플로팅(floating) 게이트 트랜지스터들은 워드라인(202)와 로컬 비트라인(204)의 교차점에 위치한다. 플로팅(floating) 게이트 트랜지스터들(208)은 데이터 저장소에 비휘발성 메모리 셀을 나타낸다. 각각의 NAND 스트링(206)의 플로팅 게이트 트랜지스터들(208)은 소스 선택 게이트(210)와 드레인 선택 게이트(212) 사이에 소스에서 드레인으로 직렬로 연결되어있다. 각각의 소스 선택 게이트(210)는 로컬 비트라인(204)과 소스 선택 라인(214)의 교차점에 위치하는 반면, 각각의 드레인 선택 게이트(212)는 로컬 비트라인(204)과 드레인 선택 라인(215)의 교차점에 위치한다.
각각의 소스 선택 게이트(210)의 소스는 공통 소스라인(216)에 연결되어있다. 각각의 소스 선택 게이트(210)의 드레인은 대응하는 NAND 스트링(206)의 제1 플로팅-게이트 트랜지스터(208)의 소스에 연결되어있다. 예를 들어, 소스 선택 게이트(2101)의 드레인은 대응하는 NAND 스트링(2061)의 플로팅-게이트 트랜지스터(2081)의 소스에 연결되어있다. 소스 선택 게이트(210)는 소스 선택 라인(214)에 연결되어있다.
각각의 드레인 선택 게이트(212)의 드레인은 드레인 콘택트(228)에서 대응하는 NAND 스트링에 대한 로컬 비트라인(204)에 연결되어있다. 예를 들어, 드레인 선택 게이트의 드레인(2121)은 드레인 콘택트(2281)에서 대응하는 NAND 스트링(2261)에 대한 로컬 비트라인(2041)에 연결되어있다. 각 드레인 선택 게이트(212)의 소스는 대응하는 NAND 스트링(206)의 마지막 플로팅-게이트 트랜지스터(208)의 드레인에 연결되어있다. 예를 들어, 드레인 선택 게이트(2121)의 소스는 대응하는 NAND 스트링(2061)의 플로팅 게이트 트렌지스터(208N)의 드레인에 연결되어있다.
플로팅 게이트 트랜지스터(208)는 소스(230)과 드레인(232), 플로팅 게이트(234)와 제어 게이트(236)를 포함한다. 플로팅 게이트 트랜지스터(208)는 워드라인(202)에 연결된 그들의 제어 게이트(236)를 가진다. 플로팅 게이트 트랜지스터(208)의 컬럼(column)은 주어진 로컬 비트라인(204)에 연결된 그것들의 NAND 스트링(206)이다. 플로팅 게이트 트랜지스터(208)의 로우(row)는 주어진 워드라인(202)에 공통으로 연결된 그것들의 트랜지스터들이다.
어느 실시예에서, 비휘발성 메모리 셀은 유전물질에 의하여 서로 분리된 개개의 지역(zone)을 갖는 전하 트래핑 지역의 수직 적층을 포함한다.
개개의 전하 트래핑 지역은 전하 트래핑 물질의 하나 또는 그 이상의 레이어를 포함할 수 있고, 어느 실시예에서는 금속 물질을 포함할 수 있다. 금속 물질은 연속적인 레이어로서 형성이 될 수 있고, 이산적인 격리된 섬(island)으로서 형성될 수 있다. 어느 실시예에서는, 적어도 어느 섬(island)들은 나노 입자일 수 있고, 최고 단면을 따라서 약 1000 나노미터(nanometer)보다 작거나 같은, 그리고 빈번히 10 나노미터보다 작을 수 있거나 또는 심지어 3 나노미터보다 작은 구조일 수 있다고 이해되는 나노 입자들일 것이다. 어느 실시예에서는, 나노 입자들은 약 1 나노미터부터 약 100 나노미터의 최대의 단면 크기(dimension)를 가질 수 있다. 나노입자는 약 20 전하와 작거나 같은 전하가 트랩되도록 구성될 수 있고, 예를 들어, 약 1 전하에서 약 20 전하까지 트랩 되도록 구성될 수 있다. 나노 입자들은 실질적으로 구형이고, 그러한 실시예에서 나노도트(nanodots)로서 언급될 수 있다.
최소한 서로 전하 트래핑 지역을 분리시키는 어느 유전물질은 고 유전상수(high-k) 물질일 수 있다.(고 "유전상수" 물질은 실리콘 이산화물의 유전상수보다 큰 유전상수를 갖는 유전물질임) 어느 실시예에서는, 어느 고 유전상수 유전물질은, (실리콘 질화물 같은) 전하 트래핑 물질이고, 다른 실시예에서는 고 유전상수 유전물질의 전체는 전하 트래핑 물질이 아니다. 고 유전상수 유전물질은, 예를 들어 다양한 산화물 및/또는 산질화물 (알루민산염(aluminate)와 규산염(silicate)을 포함하는 산화물)을 포함할 수 있다. 예를 들어, 고 유전상수 유전물질은 하나 또는 그 이상의 알미늄(aluminum), 지르코늄(zirconium), 하프늄(hafnium)을 포함하는 하나 또는 그 이상의 산화물 또는 산질화물을 포함할 수 있다. 다른 실시예에서, 고 유전 상수 물질은 하나 또는 그 이상의 란탄계열의 하나 또는 그 이상의 산화물이나 산질화물으로 구성된다("란탄계열"이라는 용어는 원자번호가 57-71까지의 원소로서, 구체적으로 La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu 중 임의의 것을 말한다).
어느 실시예에서는, 서로 전하 트래핑 지역을 분리하는 어느 유전물질은 고 유전상수 유전물질이고, 나머지 유전물질은 실리콘 이산화물 같은 적합한 조성으로 포함할 수 있다.
수직 적층 전하 트래핑 지역을 포함하는 메모리 셀의 예시적인 실시예는 반도체 구조(10)의 부분인 비휘발성 메모리 셀(15)로서 도 3에 도시되어있다.
반도체 구조는 베이스(12)를 포함한다. 베이스(12)는 반도체 기판 또는 반도체 기판의 일부로 언급될 수 있는 P형 도펀트(dopant) 배경으로 가볍게 도핑(dope)되어 있는 단일 결정 실리콘을 포함하거나, 구성되거나, 주로 구성된다. "반도전성 기판"과 "반도체 기판"이라는 용어는 반도전성 웨이퍼(혼자서 또는 그 위에 조립라인의 다른 물질을 포함하는)같은 벌크 반도전성 물질과 반도전성 물질 레이어(혼자서 또는 조립라인의 다른 물질을 포함하는)를 포함하는, 다만 제한되지 않는, 반도전성 물질(예를 들어 실리콘 및/도는 게르마늄)을 포함하는 어느 구조를 의미하는 것으로 정의된다. "기판"이라는 용어는 위에서 설명한 반도전성 기판을 포함하는, 다만 제한되지 않는, 어떤 지지 구조를 의미한다.
게이트 스택(14)은 베이스(12)에 의하여 지지된다. 게이트 스택은 터널 유전체(16)과 제1 전하 트래핑 지역(18), 제1 전하 트래핑 지역 위의 제1 바디 유전물질(20), 제2 전하 트래핑 지역(22), 제2 전하 트래핑 지역 위의 제2 바디 유전물질(24), 제3 전하 트래핑 지역(26), 제3 전하 트래핑 지역의 차단 유전물질(28), 및 차단 유전물질 위의 제어 게이트(30)를 포함한다.
도시된 실시예는 3개의 수직 적층 전하 트래핑 지역(18,22,26)을 포함한다. 다른 실시예는 약 3개의 수직 적층 전하 트래핑 지역을 가진다. NAND 메모리 어레이에 대한 비휘발성 메모리 셀의 예시적인 실시예들에서, 2개의 수직 적층 전하 트래핑 지역 내지 5개의 수직 적층 전하 트래핑 지역이 존재할 수 있다.
각각의 도시된 전하 트래핑 지역은 전하 트래핑 물질의 다수의 이산 섬을 포함한다(섬은 지역(18,22,26)안에 이름표(19,23,27)로 붙어있다). 섬은 금속 같은 전기적 전도성 물질을 포함하고 있다고 도시되어 있고, 그러나 다른 실시예에서 최소한 어느 섬들은 전하 트래핑 유전물질을 포함할 수 있다. 섬들은 어느 실시예에서는 나노입자(예를 들어 나노도트 같은 물질)에 대응한다. 전하 트래핑 물질은 금속, 전도성 있게 도핑(dope)된 반도체 물질(예를 들어, 전도성 있게 도핑된 실리콘이나 게르마늄), 유전체에서 금속-도핑(dope)된 지역, 및/또는 실리콘 질화물을 포함할 것이다. 금속 및/또는 반도체 물질을 이용하는 장점은, 그런 것은 전자로 프로그램되나 정공으로 지워지는 실리콘 질화물과 대조적으로, 전자로 우선적으로 프로그램되거나 지워진다. 정공으로 지워지는 것은 실리콘 질화물를 손상시킬 수 있고, 정공이 지나가는 다른 물질을 손상시킬 수 있다.
만약 전하 트래핑 섬이 금속을 함유하는 물질를 포함하면, 어떤 적절할 형태안에 그러한 물질이 있을 것이고, 예를 들어, 금속 클러스터나, 금속 나노 크리스탈(nanocrystal), 도핑된 금속 합유 조성 및/또는 금속 도핑된 조성에 대응할 수 있다. 어느 실시예에서는, 전하 트래핑 섬은 Au, Ag, Co, Ge, Ir, Ni, Pd, Pt, Re, Ru, Si, Ta, Te, Ti, W 으로 구성되거나, 주로 구성되거나, 포함할 수 있다.
지역(18,22,26)의 전하 트래핑 물질은 서로 같거나 다를 수 있다. 어느 실시예에서는, 한 지역의 전하 트래핑 물질은 다른 지역의 트래핑 물질과 크기, 분포, 조성, 밀도(나노입자의 개체군 밀도에 관련되고, 특히, 단위면적당 나노입자의 수에 관련된 개체군 밀도), 그리고 트래핑 에너지(트랩의 전위 에너지 깊이에 관련된 트래핑 에너지)의 면에서 하나 또는 그 이상이 다르다. 어느 실시예에서는, 다양한 전하 트래핑 지역 안에 전하 트래핑 물질 사이의 차이는, 터널 유전체로부터 다양한 지역의 거리에 차이와 함께, 지역이, 비휘발성 메모리 장치의 프로그래밍 동안에 실질적으로 서로 다르게 행동하는 것을 가능케 한다. 다른 실시예에서, 다양한 전하 트래핑 지역안에 전하 트래핑 물질 사이의 차이는 지역이, 터널 유전체(16)로부터 지역들의 다른 거리에도 불구하고, 비휘발성 메모리 장치의 프로그래밍동안 서로 비슷하게 행동하는 것을 가능케 한다.
어느 실시예에서, 터널 유전체(16)에 가장 가까운 지역의 전하 트랩들(도시된 실시예에서 지역(18)의 전하 트랩들)은 상대적으로 다른 지역의 전하 트랩들과 비교하여 깊고, 터널 유전체로부터 가장 먼 지역에 있는 전하 트랩들(도시된 실시예에서 지역(26)의 전하 트랩들)은 다른 지역의 전하 트랩들과 비교하여 상대적으로 얇을 것이고, 터널 유전체로부터 중간 거리의 지역에 있는 전하 트랩들(도시된 실시예에서 지역(22)의 전하 트랩들)은 다른 지역들과 비교하여 중간일 것이다. 그러한 것은 비휘발성 메모리 셀의 프로그래밍 동안 지역들이 서로 대략 동일하게 할 것이고, 특히 다양한 지역에 전하의 삽입을 가능하게 하고/하거나, 터널 유전체로부터 지역의 거리를 다르게 하는 것에도 불구하고, 다양한 지역으로부터 전하의 변위를 서로 대략 비슷하게 할 것이다.
바디 유전물질(20과 24)은 어느 적절한 조성이나 조성의 조합을 포함할 수 있고, 서로 다르거나 같을 수 있다. 어느 실시예에서는, 유전물질(20과 24) 중 적어도 하나는 고 유전상수 유전물질을 포함할 것이다. 고 유전상수 유전물질의 적어도 일부는 실리콘 질화물 같은 전하 트래핑 물질일 것이고; 고 유전상수 유전물질은 그래서 전하 트래핑 지역의 전하 트래핑 특성을 보충할 것이다. 전하 트래핑 유전체는 전자와 정공에 의한 풀 메모리 스택(full memory stack)에 접근하기 위한 다른 전하 트래핑 지역 사이의 지워지고 프로그램 도중 캐리어 수송을 더 도와줄 것이다.
다른 실시예에서는, 유전물질(20과 24)의 적어도 하나는 전하 트래핑되지 않은 고 유전상수 유전물질로 구성될 것이다. 어느 실시예에서는, 터널 유전체에 가장 가까운 전하 트래핑 지역 바로 위에 있는 바디(body) 유전물질(도시된 실시예에서 바디 유전물질(20))은 전하 트래핑되지 않은 고 유전상수 유전물질로 구성될 것이다. 예를 들어, 그러한 유전물질은, x, y, p, q 가 0보다 클때, HfO2, Al2O3, HfAlxOy, HfSipOq, ZrO2과 그들의 혼합물, 란탄계 산화물로 구성된 그룹으로부터 선택된 하나 또는 그 이상의 산화물로 구성될 수 있다. 대안적으로 또는 추가적으로, 유전물질(20과 24)의 적어도 하나는 예를 들어, PrON (화학량론의 관점보다는 구성요소의 관점에서 도시됨) 같은 란탄계 산질화물로 구성될 수 있다. PrON은 약 40 아톰퍼센트(atom percent) Pr, 약 10 아톰퍼센트 부터 약 20 아톰퍼센트까지의 O, 약 30 아톰퍼센트 부터 약 50 아톰까지의 N을 포함할 것이다. 예를 들어, PrON 은 약 40 아톰퍼센트의 Pr, 약 20 아톰퍼센트의 O, 그리고 약 40 아톰퍼센트의 N을 포함할 수 있다. 대안적으로, 또는 추가적으로, 고 유전상수 유전물질은 란탄계 규산염(즉, 란탄계 실리콘과 산소를 포함할 수 있음)이나 란탄계 알루민산염(즉, 란탄계 알루미늄과 산소를 포함할 수 있음)을 포함할 수 있다.
바디 유전물질은 추가적으로 또는 대안적으로 고 유전상수가 아닌 유전물질을 포함할 수 있고, 예를 들어 실리콘 이산화물로 구성되거나, 주로 구성되거나, 포함할 것이다. 그러나, 높은 유전상수 유전물질의 이용은 유전물질이 특정의 원하는 수행 특성으로 변화하는 것을 가능케 한다.
바디 유전물질은 약 0.5 나노미터에서 약 30 나노미터까지 두께가 형성된다. 어느 실시예에서는, 바디 유전물질은 약 1 나노미터에서 약 10 나노미터의 유효 실리콘 이산화물 두께를 형성할 수 있다.("유효 실리콘 이산화물 두께"라는 용어는 실리콘 이산화물의 언급한 두께와 같은 유전체 캐패시턴스를 갖는 두께를 의미함) 어느 실시예에서는 약 1 나노미터에서 약 3 나노미터의 유효 실리콘 이산화물의 두께를 형성할 수 있다.
어느 실시예에서는, 물질(20과 24)은 격리(spacing) 물질로서 고려될 수 있고, 거기서 그들은 수직으로 변위된 전하 트래핑 지역들을 서로 격리할 수 있다. 적어도 격리 물질중 하나는 질화규소의 하나 또는 그 이상, 란탄계 산화물, 란탄계 산질화물, 하프늄 산화물, 알루미늄 산화물, 하프늄 알루미늄 산화물, 하프늄 규산염, 하프늄 실리콘 산질화물, 실리콘 이산화물, 지르코늄 실리콘 산질화물, 지르코늄 알루민산염, 지르코늄 규산염, 지르코늄 산화물, 란탄계 규산염, 란탄계 알루민산염을 하나 또는 그 이상 포함한다.
터널 유전물질(16)은 임의의 적절한 조성이나 조성의 조합을 포함하고, 예를 들어 하나 또는 그 이상의 실리콘 이산화물과 다양한 란탄계 산화물로 구성되거나, 주로 구성되거나 포함한다. 터널 유전물질은 약 1 나노미터에서 약 7 나노미터까지 동일한 실리콘 이산화물 두께를 형성될 수 있다.
블로킹 유전물질(28)은 위에서 바디 유전물질(20과 24)로 논의한 임의의 조성들을 포함할 것이다. 따라서, 블로킹 유전물질은 임의의 다양한 고 유전상수 유전체 조성을 포함할 수 있고, 고 유전상수 유전체 구조는 알루미늄 산화물, 하프늄 실리콘 산질화물(화학량론의 관점보다는 구성요소의 관점에서 도시된 HfSiON), 하프늄 산화물, 란탄계 규산염과 란탄계 알루민산염을 포함한다. 블로킹 유전물질은 일반적으로 터널 유전물질보다 높은 유전 상수를 가지고 있다. 블로킹 유전물질은 약 0.5 나노미터에서 약 10 나노미터까지 유효 실리콘 이산화물 두께로 형성될 수 있다.
제어 게이트(30)는 임의의 적절한 조성이나 조성의 조합을 포함할 것이다. 예를 들어, 제어 게이트는 하나 또는 그 이상의 다양한 금속들(예를 들어, 텅스텐, 티타늄등), 금속을 함유하는 조성(예를 들어, 금속 규소화합물, 금속 질화물등), 전도성 있게 도핑된 반도체 물질(예를 들어, 전도성 있게 도핑된 실리콘등)을 포함할 것이다. 어느 실시예에서, 제어 게이트는 블로킹 유전물질에 대한 금속 질화물 패시베이션(passivation) 레이어를 포함할 수 있고, 금속 질화물 패시베이션(passivation) 레이어 위에 도핑된 반도체 물질을 포함할 수 있다. 금속 질화물 패시베이션은 도핑된 반도체 물질에서 블로킹 유전체까지 도펀트를 블록할 수 있다. 금속 질화물 패시베이션(passivation) 레이어는, 예를 들어, 티타늄 질화물이나 탄탈륨 질화물을 포함할 수 있다.
한쌍의 소스/드레인 지역(32)는 게이트 스택(14)의 반대편에 형성된다. 도시된 실시예에서, 소스/드레인 지역은 베이스(12)의 반도체 물질의 전도성 있게 도핑된 지역이다. 지역(32)는 N-type 이나 P-type으로 주로 도핑된다.
도 3의 비휘발성 메모리 셀(15)은 SLC 장치 또는 MLC 장치로서 이용된다.
어느 실시예에서, 다양한 전하 트래핑 지역(18,22,26)은 단일 전하 트래핑 유닛으로 함께 프로그램되고 지워진다. 특히, 바디 유전물질과 전하 트래핑 물질의 조합은 지역이 모두 적절히 원하는 전위까지 충전되도록 재단된다. 예를 들어, 재단의 일부는 다양한 지역(18,22,26)을 가로지르는 전하 트래핑 깊이가 터널 유전물질로부터 지역의 거리를 다르게 하는 것을 보상하도록, 다양한 지역 안의 전하 트래핑 물질을 이용하는 것을 포함한다. 전자는 메모리 셀(15)의 프로그래밍 동안, 수직 적층 전하 트래핑 지역으로 주입된다. 지역(18)의 섬(19)사이를 지나는 전자는 지역(22와 24)안에 전하 트래핑 물질에 의하여 모아질 수 있다. 이것은 단일 전하 트래핑 레이어를 함유하는 셀에 비하여 메모리 셀(15)의 메모리 윈도우를 증가시킬 수 있고, 여기서 단일 전하 트래핑 레이어에 의하여 모여지는 것보다, 더 많은 전자가 메모리 셀(15)의 다양한 수직 적층 전하 트래핑 레이어에 의하여 모일 수 있다. 추가적인 메모리 셀(15)의 전하 트래핑 레이어는 또한 단일 전하 트래핑 레이어만을 갖는 메모리 셀과 관련된 전하 보유를 증가시킬 것이다. 그러한 증가는 적어도 부분적으로는 더 높은 전하 보유력에 기인할 것이다.
다른 실시예에서, 다양한 전하 트래핑 지역(18,22,26)은 서로에 대하여 다른 프로그래밍 전압에 종속될 것이고, 물리적으로 분리된 전하 트래핑 지역이 MLC 장치의 다른 메모리 상태와 대응하도록 하기 위하여, 독립적으로 프로그램 될 것이다. MLC 장치는 최초에 제1 메모리 상태가 되도록 제공된다. 제 1 메모리 상태는 지역(18,22,24)이 충전되지 않는 상태에 대응할 수 있고, 하나 또는 그 이상의 지역이 약간의 전하를 전달하는 지역, 그러나 완전히 충전되지 않은 지역의 상태에 대응할 수 있다. 프로그래밍 전압은 세 전하 트래핑 지역중 단지 하나에 주로 전하가 주입되는 제1 수준이 인가되고(예를 들어, 최하 프로그래밍 수준은 물리적으로 더 낮은 전하 트래핑 지역(18)에 대응할 것이다.), 그러한 레이어는 충전되어 셀의 프로그래밍 상태를 제1 메모리 상태에서 제2 메모리 상태로 올린다. 프로그래밍 전압은 세 전하 트래핑 지역중 단지 두개를 충전시키기에 충분한 수준까지 올라갈 수 있고(예를 들어, 더 낮은 프로그래밍 수준은 물리적으로 더 낮은 두 전하 트래핑 지역(18, 22)에 대응한다), 메모리 셀의 프로그래밍 상태를 제2 메모리 상태에서 제3 메모리 상태로 올린다. 결국, 프로그래밍 전압은 모든 세 개의 전하 트래핑 지역을 충전시키기에 충분한 수준까지 올릴 수 있고, 그에 의해 메모리 셀의 프로그래밍 상태를 제3 메모리 상태에서 제4 메모리 상태로 올린다.
어느 실시예에서, 상기에서 설명한 MLC 프로그래밍은 서로 다른 메모리 상태의 메모리 어레이의 다양한 메모리 셀을 프로그램하는데 이용될 수 있다. 높은 메모리 상태로의 메모리 셀의 프로그래밍은 이상에서 설명한 것과 같이, 더 낮은 메모리 상태를 통하여 순차적으로 진행될 수 있고, 혹은 대안적으로, 프로그래밍 전압은 단일 프로그래밍 단계에서 더 높은 메모리 상태를 얻기에 충분한 전압에서 처음으로 제공될 수 있다. 메모리 어레이의 다수의 메모리 셀들이 프로그램되는 실시예에서, 비휘발성 메모리 셀(15)은 메모리 어레이로 합쳐진 많은 수의 동일한 셀들의 하나의 예로 고려될 수 있다. 어레이의 프로그래밍은 제1 메모리 상태에서 한 세트의 셀들을 남기는 것, 제2 메모리 상태로 셀들의 다른 세트를 프로그램밍하고, 제3 메모리 상태로 셀들의 다른 세트를 프로그래밍하고, 제4 메모리 상태로 셀들의 다른 세트를 프로그래밍하는 것을 포함할 것이다.
도 3은 수직 적층된 전하 트래핑 지역(혹은 레이어로 언급됨)을 가진 비휘발성 메모리 셀의 일 실시예를 도시한다. 다른 실시예는 도 4에서 도시한다. 도 4와 관련하여, 비슷한 숫자는 적절한 곳에서, 도 3을 설명할 때 상기에서 쓰인 바와 같이 쓰일 것이다.
도 4는 비휘발성 메모리 셀(40)을 포함하는 반도체 구조(10)를 도시한다. 메모리 셀(40)은 베이스(12) 위의 게이트 스택(42)을 포함한다.
게이트 스택(42)은 터널 유전물질(16), 제1 전하 트래핑 지역(18), 바디 유전물질(20), 제2 전하 트래핑 지역(22), 제2 바디 유전물질(24) 제3 전하 트래핑 지역(26), 블로킹 유전물질(28)과 제어 게이트(30)를 포함한다.
전하 트래핑 지역(18, 22, 26)은 각각 레이어(44, 46, 48)를 포함한다. 그러한 레이어들은 임의의 적절한 조성 또는 조성의 조합을 포함할 것이고, 따라서, 실리콘 질화물과 다양한 금속(예를 들어, 백금, 루테늄, 티타늄과 니켈) 중 하나 또는 그 이상으로 구성되거나, 주로 구성되거나, 포함할 것이다. 도 4의 전하 트래핑 레이어는 도 4의 단면도에 도시된 게이트를 가로질러 연속하고, 이는 도 3의 비연속적인 전하 트래핑 레이어와 대조된다.
도 4의 전하 트래핑 레이어는 도 3을 참고하여 위에서 논의한 프로그래밍과 동일하게 프로그램될 것이다.
어느 실시예에서는, 비휘발성 메모리 셀들은 도 3에서 도시된 형태의 비연속적인 레이어에 대응하는 하나 또는 그 이상의 전하 트래핑 레이어 및 도 4에서 도시된 형태의 연속적인 레이어에 대응하는 하나 또는 그 이상의 전하 트래핑 레이어를 갖는 수직 적층 전하 트래핑 레이어를 갖도록 형성될 것이다.
도 3과 4의 비휘발성 메모리 셀은 임의의 적절한 공정으로 형성된다. 수직 적층된 전하 트래핑 레이어를 갖는 비휘발성 메모리 셀을 형성하는 예시적인 과정은 도 5-11과 관련하여 설명되어있다. 도 5-11과 관련하여, 비슷한 숫자는 도 3에서 설명할때 쓰인 것과 동일하게 적절한 곳에 쓰일 것이다.
도 5와 관련하여, 구조(10)는 터널 유전물질(16)이 베이스(12)를 가로질러 형성된 처리 단계에서 도시되어 있고, 금속을 함유하는 레이어(50)는 터널 유전물질 위에 형성되어 있다.
도 6과 관련하여, 금속 함유 레이어는 그 레이어를 복수의 이산 섬(19)으로 부수는(break) 어닐(anneal)을 받게 된다. 섬들(19)은 제1 전하 트래핑 레이어(또는 지역)(18)에 대응한다.
도 7과 관련하여, 유전물질(20)은 섬들(19)의 위와 사이에 형성되고, 금속 포함 레이어(52)는 유전물질(20) 위에 형성된다.
도 8과 관련하여, 금속 포함 레이어(52)는 그 레이어를 이산 섬들(23)로 부수는 어닐을 받게 된다. 섬들(23)은 제2 전하 트래핑 레이어(22)(또는 지역)에 대응한다.
도 9와 관련하여, 블로킹 유전물질(28)은 섬들(23)의 위와 사이에 형성되고, 제어 게이트(30)는 유전물질 위에 형성된다. 유전물질(16, 20, 28, 30)은 제어 게이트 및 지역(18, 22)의 전하 트래핑 물질과 함께 게이트 스택(54)을 형성한다. 게이트 스택(54)은 도 3의 게이트 스택(14)과 비슷하나, 도 3에 도시된 3개의 전하 트래핑 지역 대신에 2개의 전하 트래핑 지역을 포함한다.
도 10과 관련하여, 게이트 스택(54)은 게이트로 패터닝된다. 그러한 패터닝은, 게이트 스택 위에 패터닝된 마스크(미도시)를 제공하고 마스크에서 게이트 스택으로 패턴을 전사하고 그 후 마스크를 제거함으로써 달성될 수 있다. 마스크는, 예를 들어, 사진석판술로(photolithographically) 패터닝되는 포토레지스트를 포함한다.
도 11과 관련하여, 소스/드레인 영역(32)은 전도성을 높이는 도펀트(dopant)를 베이스(12)에 주입함으로써 게이트의 대향측 상에 형성된다.
도 5-11의 나노입자를 형성하는 방법은 예시적인 방법이고, 다른 실시예에서는 다른 방법이 사용될 수 있다. 예를 들어, 나노 입자들은, 얇은 필름(특히, 약 1 나노미터에서 약 1.2 나노미터 두께의 필름)의 성막(deposition)에 이어서, 전자빔(e-beam) 증발, 임베딩(embedding) 절연체로 금속 코스퍼터링(co-sputtering), 펄싱된(pulsed) 핵 생성, 및/또는 템플레이팅된 자기 조립을 함으로써 형성될 수 있다.(도 12와 관련하여 상세하게 논의됨)
위에서 논의된 비휘발성 메모리 셀은 종래의 비휘발성 메모리 셀에 비하여 많은 장점을 제공할 것이다. 예를 들어, 수직 적층 전하 트래핑 지역에 의하여 제공되는 전하의 캡쳐(capture) 확률을 높일 수 있다. 특히, 트랩의 다중 레이어들의 존재는 캐리어 트래핑 이벤트 확률을 증가시키고, 메모리 스택을 통한 탄도학적(ballistic) 전자 배출의 확률을 줄인다. 또 다른 장점은 트랩의 다중 레이어들이, 큰 메모리 윈도우가 비휘발성 메모리 셀과 연관되는 것을 가능하게 한다는 점일 수 있다. 이것은 주어진 문턱 전압에 대한 블로킹 유전체에서 전기장을 줄여서 향상시킬 수 있다.(수직으로 분배되는 전하로 인하여) 또 다른 장점은 전하의 보유를 증가시키는 것이다. 특히, 트랩된 전하의 수직으로 분배되는 속성은 터널을 가로지르는 전기장 드랍(electric field drop)을 가능케하고, 블로킹 유전체가 데이터 보유력을 향상시킬 데이터 보유 모드(제로 게이트 바이어스) 동안에 줄어드는 것을 가능하게 한다. 다른 장점은 일반적인 비휘발성 메모리 셀에 비하여 문턱 전압에서 감소된 셀간 시그마 변화(variation)일 수 있다. 특히, 문턱 전압은 트래핑 센터의 수에 의존하고, 개개의 장치에서 트래핑 센터의 합쳐진 수를 증가시키는 것은 장치당 트래핑 센터의 총량의 작은 변화의 통계적인 관련성(relevance)을 낮춘다. 트래핑 센터의 수직 적층은 개개의 메모리 셀에 대해 가능한 트랩의 총 수를 증가시킬 것이고, 트랩의 총 수에 비례하여 통계적인 시그마(sigma)를 줄일 것이다. 수직 적층 트래핑 레이어들의 다양한 장점은 50 나노미터 노드를 넘어서는 NAND 플래시 스케일링일 수 있다.
메모리 셀의 수직 적층 트래핑 레이어들은 특정 어플리케이션에 맞춰 재단될 것이다. 예를 들어, 금속 전하 트랩의 다중 레이어들은, 원하는 데이터 보유 특성과 같은 다양한 원하는 수행 특성을 맞추기 위하여 조절되는 다양한 계층의 트랩 에너지로 쌓인다. 터널 유전체에 가장 가까운 트래핑 레이어는 가장 깊은 트랩 에너지를 가질 수 있고, 수직 스택의 다른 트래핑 레이어들은 (트랩에너지들이 다양한 레이어의 다른 작동 기능을 선택하여 조절되는) 더 얇은 트랩 에너지들을 갖는다.
어느 실시예에서는, 하나 또는 그 이상의 바디 유전물질은 전하 트래핑 물질(예를 들어, 실리콘 질화물)을 또한 포함할 수 있다. 그러한 전하 트래핑 유전물질은 메모리 셀의 프로그래밍 동안 전자를 잡는 것을 도울 수 있다. 그러한 전하 트래핑 유전물질은 트래핑 지역 사이의 전기장을 줄이고, 다양한 트래핑 지역 사이에 전류를 줄여서 데이터 보유를 도와줄 것이다.
어느 실시예에서는, 터널링과 블로킹 유전체 사이의 비대칭적인 유전 상수가 실현될 수 있다.
도 12는 수직 적층 전하 트래핑 지역을 갖는 비휘발성 메모리 셀의 다른 실시예를 보여준다. 특히, 도 12는 비휘발성 메모리 셀(102)을 포함하는 반도체 구조(100)를 보여준다. 메모리 셀(102)은 베이스(12) 위의 게이트 스택(104)을 포함한다.
게이트 스택(104)은 터널 유전물질(106), 제1 전하 트래핑 지역(108), 바디 유전물질(110), 제2 전하 트래핑 지역(112), 블로킹 유전물질(114), 및 제어 게이트(30)를 포함한다. 메모리 셀은 소스/드레인 영역(32)을 또한 포함한다.
제1 전하 트래핑 지역(108)은 나노입자(109)를 포함하고, 제2 전하 트래핑 지역(112)은 나노입자(111)를 포함한다. 나노입자(109와 111)는 나노도트(nanodot)일 수 있고, 조성, 크기(특히 평균 단면적)와 개체군 밀도가 서로 같을 수 있거나, 또는 조성, 평균 단면적, 개체군 밀도 중 하나 이상이 다를 수 있다. 나노입자(109와 111)는 도 3의 나노입자의 상기에서 논의한 조성 중 임의의 것을 포함할 수 있고, 따라서 Au, Ag, Co, 전도성 있게 도핑된 Ge, Ir, Ni, Pd, Pt, Re, Ru, 전도성 있게 도핑된 Si, Ta, Te, Ti, W 중 하나 이상으로 구성되거나, 주로 구성되거나, 포함할 수 있다.
터널 유전체(106)는 란탄계 산화물, 란탄계 규산염 및/또는 란탄계 알루민산염으로 구성되거나, 주로 구성되거나, 포함할 수 있고, 특정 실시예에서는 프라세오디뮴(praseodymium) 산화물로 구성될 수 있다. 어느 실시예에서는 란탄계 산화물은 산소를 갖는 하나 또는 그 이상의 란탄계로 구성되거나, 주로 구성되거나, 포함할 수 있다. 특정 실시예에서는, 터널 유전체는 Pr 및 O; Pr, Si 및 O; 또는 Pr, Al 및 O로 구성되거나, 주로 구성되거나, 포함할 수 있다. 터널 유전체는 약 2 나노미터에서 약 5 나노미터의 균등한 산소 두께로 형성될 수 있다.
란탄계 산화물, 란탄계 규산염, 란탄계 알루민산염은 전형적인 터널 유전체(특히, 실리콘 이산화물)에 비해서 최소한 두 요소에 의하여 프로그래밍 전압을 유리하게 줄일 수 있을 것이다. 더욱이, 란탄계 산화물, 란탄계 규산염, 란탄계 알루민산염의 큰 밴드 갭(gap)은 나노입자에 저장되는 전하 보유에 도움이 될 것이고, 특히, 다수의 전하들이 개개의 나노입자들에 저장될 때 더 그러하다.
만약 터널 유전체가 란탄계와 산소로 구성되면, 터널 유전체는 오존의 펄스, 란탄계를 함유하는 전구물질(precursor)(예를 들어, Pr(mmp) 등의 Pr을 포함하는 유기 전구물질), 수증기를 이용하여 원자 레이어 증착(deposition)(ALD)에 의하여 형성될 수 있다. 최초 오존 펄스는 기저(underlying) 표면에 존재하는 댕글링 본드(dangling bond)를 퀸칭(quench)하는데 사용될 것이다. 산소의 높은 부분 압력은 원하는 화학량론(stoichiometry)을 보유하는 란탄계 산소의 층층으로 세워지는 동안 유지된다. 간헐적인 빠른 열 어닐(anneal)은 O-H 결합과 Si-H 결합간의 합체를 피하고, 란탄계 산화물(예를 들어, Pr2O3)을 안정화하기 위하여, 질소 산소 화합물 안에서 약 800℃ 내지 약 1000℃의 온도에서 ALD 중에 수행될 수 있다.
바디 유전체(110)는 하나 또는 그 이상의 란탄계 산질화물로 구성되거나, 주로 구성되거나, 포함할 수 있고, 특정 실시예에서는 프라세오디뮴 산질화물로 이루어질 수 있다. 란탄계 산질화물은 란탄계, 산소와 질소를 함유하는 물질이 되는 것으로 고려될 수 있고; 따라서 바디 유전체는 대안적으로 산소 및 질소와 함께, 하나 또는 그 이상의 란탄계로 구성되거나, 주로 구성되거나, 포함하는 것으로 언급될 수 있다. 특정 실시예에서는, 바디 유전체는 Pr, O 와 N으로 구성되거나, 주로 구성되거나, 포함한다. 바디 유전체는 균등한 산화물 두께의 약 2 나노미터 내지 약 5 나노미터의 제1 및 제2 전하 트래핑 지역(108,112) 사이의 두께를 가질 것이다.
란탄계 산질화물은 나노입자에 저장되는 전하의 전하 보유를 도와주는 적절한 밴드 갭(gap)을 가질 것이고, 특히 다수의 전하가 개개의 나노입자에 저장될 수 있다. 더욱이, 란탄계 산질화물은 연속적인 과정 동안 불순물(contaminant)의 이동을 블로킹하여 기저 유전물질에 대한 구조적인 안정성을 제공할 수 있다.
블로킹 유전체(114)는 도 3과 도 4의 유전체(28)를 블로킹하기 위해 위에서 논의한 조성물 중 임의의 것을 포함할 수 있다. 어느 실시예에서는, 블로킹 유전체(114)는 하프늄 산화제(HfO), 하프늄 실리콘 질산화제(HfSiON), 지르코늄 산화제(ZrO), 실리콘 알루미늄 질산화제(SiAlON), 알루미늄 하프늄 질산화제(AlHfON), 실리콘 탄탈륨 질산화제(SiTaON), 알루미늄 탄탈륨 질산화제(AlTaON), 지르코늄 실리콘 질산화제(ZrSiON), 란탄계 실리콘 질산화제(예를 들어 LaSiON), 란탄계 알루미늄 질산화제(예를 들어 LaSiON) 중 하나 이상을 포함할 수 있다. 화학식은 요소의 화학량론적인 관계를 도시하기보다 화합물이 포함하는 요소를 도시하는 것을 보여준다. 블로킹 유전체는 약 30 옹스트롬(angstroms) 균등 산소 두께에서 약 80 옹스트롬(angstroms) 균등 산소 두께까지의 두께로 형성된다.
블로킹 유전체에 산질화물을 함유하는 화합물을 이용하는 것의 장점은, 그러한 화합물은 제어 게이트(116)에 존재하 수 있는 도펀트(dopant) 또는 불순물(contaminant)의 이동을 방지할 수 있다는 것이다. 그러한 것은 도펀트(dopant) 또는 불순물(contaminant)이 블로킹 유전체의 아래에 있는 물질에 도달하는 것을 막을 수 있다. 어느 실시예에서, 금속 질화물 패시베이션(passivation) 레이어들(도 3의 제어 게이트(30)과 관련하여 위에서 논의됨)은, 만약 산질화물을 함유하는 화합물이 블로킹 유전체에 사용되면, 제어 게이트(116)에서 빠질 수 있다.
비록 전하 트래핑 지역(108, 112)이 모두 나노입자를 포함하도록 보여지더라도, 다른 실시예에서 하나 또는 양쪽의 전하 트래핑 지역은 연속적인 레이어(예를 들어, 도 4와 관련하여 위에서 설명된 계속적인 레이어)를 포함할 수 있다.
전하 트래핑 지역(108 및 112)이 나노입자를 포함하는 실시예에서, 그러한 나노입자는 임의의 적절한 과정으로 형성될 수 있다. 어느 실시예에서, 나노입자의 자체 조립(self-assembly) 방법은 나노입자의 일정한 분포, 크기와 나노입자의 분리를 얻기 위하여 사용될 수 있다. 자체 조립은 PS 메트릭스 안에 PMMA 실린더를 만드는 어닐링(annealing)이 따르는 폴리스틸렌(PS)과 폴리(메틸 메타크릴산염) (PMMA)의 2블록 혼성중합체의 형성을 포함할 수 있다. PMMA는 제거될 것이고, 기저 물질 위에 PS를 남긴다. 기저 물질은 식각되어 하드 마스크(hard mask)를 형성할 것이고, 후속하여 나노입자 물질(예를 들어 백금)의 얇은 필름은 하드 마스크 위와 오프닝(opening) 안에 형성될 수 있다. 만약 하드 마스크가 바디 유전체의 원하는 물질을 포함하면, 여분의 나노입자 물질은 오프닝 사이로부터 제거되어 오프닝 내의 나노입자가 바디 유전물질 안에 남도록 할 것이다. 만약 하드 마스크가 원하는 바디 유전물질을 제외한 물질을 포함하면, 다른 단계는 나노입자와 관련하여 다른 물질을 선택적으로 제거하고, 그 후에 그것을 원하는 바디 유전물질로 교체하는 단계로 통합된다.
자기 조립된 주기적 오프닝을 형성하는 다른 방법은 추가적으로, 또는 대안적으로 PMMA/PS 방법을 이용하는 것이다. 예를 들어, 표면은 자기 조립된 모노레이어를 형성하기 위하여 페닐 트리톡식 실레인(PTS)으로 일단 처리한 후에, 샤페로닌 단백질 솔루션이 적용되어 PTS의 최상부에 정리된 단백질 실린더 세트를 형성할 수 있다. 도넛 모양의 자체 조립 단백질은 기저 물질 안에 오프닝의 주기적인 패턴을 형성하는 기저 물질에 선택적인 식각(etching)을 위하여 형판(template)으로 작용할 수 있다. 그러한 오프닝은 연속적인 나노입자의 제작을 위하여 쓰일 것이다.
다른 방법은 자기 조립된 중합의 형판을 바로 란탄계 산화물 터널 유전체에 형성하고, 뉴클레이션(nucleation) 센터(center)를 만들고 향상시키는 아르곤으로 인슐레이터(insulator)의 노출된 템플레이팅(template)된 표면을 이온 주입(implant)하고, 자기 조립 중합체를 제거하고, 그 후 나노 도트 물질(예를 들어, 백금)과 바디-유전물질(예를 들어, 프라세오디뮴 질산화제)을 스퍼터링(sputtering)에 의하여 상호 퇴적(co-deposit)하는 방법이다. 후속하는 어닐링(anneal)이 구조를 안정화시키기 위해 행해질 수 있다.
도 13은 도 12의 메모리 셀의 특정 실시예의 밴드 갭(gap) 다이어그램을 보여준다. 도 13의 실시예는 PrO의 터널 유전체(106)(특정 화학량론의 관점보다는 구성요소 성분의 관점에서 도시됨), PrON의 바디 유전체(110)(특정 화학량론의 관점보다는 구성요소 성분의 관점에서 도시됨), HfSiON의 블로킹 유전체(114)(특정 화학량론의 관점보다는 구성요소 성분의 관점에서 도시됨)를 이용한다. 다양한 예시적인 에너지 레벨과 천이는 도 13에서 일렉트론 볼트(eV)로 도시된다. 터널 유전체로써 PrO의 결합은 매우 작은 누설을 제공하고, 그것은 많은 자릿수만큼 전하 보유력을 향상시킬 수 있다.
도 14는 수직 적층 전하 트래핑 지역을 가진 비휘발성 메모리 셀의 다른 실시예를 도시한다. 특히, 도 14는 비휘발성 메모리 셀(152)을 포함하는 반도체 구조(150)를 보여준다. 메모리 셀(152)은 베이스(12) 위에 게이트 스택(154)을 포함한다.
게이트 스택(154)은 터널 유전물질(156), 유지물질(retaining material, 160) 내에 임베딩된(embeded) 제1 전하 트래핑 지역(158), 격리 물질(162), 유지물질(166) 내에 임베딩된 제2 전하 트래핑 지역(164), 격리 물질(168), 유지물질(172) 내에 임베디딩된 제3 전하 트래핑 지역(170), 블로킹 유전물질(174), 및 제어 게이트(30)를 포함한다. 메모리 셀은 소스/드레인 영역(32)을 또한 포함할 수 있다.
제1 전하 트래핑 지역(158)은 나노도트(159)를 포함하고, 제2 전하 트래핑 지역(164)은 나노도트(161)를 포함하고, 제3 전하 트래핑 지역(170)은 나노도트(163)를 포함한다. 나노도트들(159, 161, 163)은 조성이 서로 같거나, 또는 조성이 서로 다를 수 있다. 어느 실시예에서는, 나노도트들(159, 161, 163)은 Au, Ag, Co, 전도성 있게 도핑된 Ge, Ir, Ni, Pd, Pt, Re, Ru, 전도성 있게 도핑된 Si, Ta, Te, Ti, W 중 하나 이상으로 구성되거나, 주로 구성되거나, 포함할 수 있다.
터널 유기체로부터 더 먼 전하 트래핑 지역 내의 나노도트들은 터널 유기체에 가까운 전하 트래핑 지역 내의 나노도트들보다 작다. 특히, 나노도트(159)의 개체군의 평균 단면적은 나노도트(161)의 개체군의 평균 단면적보다 크고, 나노도트(161)의 개체군의 평균 단면적은 나노도트(163)의 개체군의 평균 단면적보다 크다. 어느 실시예에서, 나노도트의 평균 단면적은 하나의 전하 트래핑 지역에서 그 위의 전하 트래핑 지역으로 이동하는 과정에서 적어도 10 퍼센트 감소할 것이다. 따라서, 나노도트(163)의 개체군은 나노도트(161)의 개체군보다 최소한 10퍼센트 작은 평균 단면적을 가질 것이고, 나노도트(161)의 개체군은 나노도트(159)의 개체군보다 최소한 10퍼센트 작은 평균 단면적을 가질 것이다. 어느 실시예에서는, 나노도트들(159, 161, 163)의 개체군 밀도는 최소 10%만큼 서로에 대하여 다를 것이다.
개별적인 나노 도트들과 관련된 트래핑 에너지, 개개의 나노도트들에 보유된 충전량, 나노도트들의 평면의 전하 저장 밀도는 나노도트들의 크기와 조성에 관련될 수 있다. 특히 작은 나노도트는 큰 나노도트보다 얕은 전하 트랩을 가지고, 적은 전하를 보유하지만, 만약 큰 나노도트와 같은 거리에 위치한다면, 작은 나노도트는 더 높은 평면 전하 밀도를 제공한다. 트랩 깊이의 변화와 보유 전하의 양은, 적어도 나노도트가 약 1나노미터 내지 약 10나노미터의 지름을 가질 때, 양자 제한(quantum confinement)과 쿨롱(coulomb) 봉쇄(blockade)로부터 기인할 수 있다.
양자 제한은 나노입자가 충분히 작을때, 전기적 특성(전자가 올라가거나 떨어질 수 있는 에너지 레벨의 구성)이 어떻게 변화하는지 설명한다. 크기는 일반적으로 10 나노미터(nm)이거나 그보다 작다. 특히 그 현상은, "엑시톤 보아 반경(exciton Bohr radius)"으로 불리는 임계적인(critical) 양자 측량에 접근하는 크기(dimension)로 압착되는 전자와 정공으로부터 기인한다. 입자의 크기가 클수록, 바닥 상태가 더 낮아지고, 따라서 전하가 더 길게 유지된다. 입자의 크기가 작을수록, 전자는 더 쉽게 얕은 에너지 레벨에 머무르면서, 더 쉽게 나올 수 있다.
쿨롱 봉쇄는, 기본 전하의 존재에 의해 생성된 대향하는 정전기장으로 인해, 낮은 바이어스에서 전류를 억압하는 것이다. 나노입자는 그것이 전하를 끌어들일때, 전하 센터가 된다. 나노입자는 다수의 전자를 캡쳐할 수 있다. 그러나 전자가 캡쳐될 때마다, 나노입자 주위의 정전기장은 다른 전자들과 반발할 때까지 증가하고, 따라서, 전자의 이동과 저장을 억제한다. 따라서, 추가로 들어오는 전자들은 높은 에너지 상태를 가지고 들어오고, 결과적으로 누설될 수 있다. 따라서, 나노도트에 의하여 캡쳐되는 전자가 많을수록, 일부 전자의 전하보유 시간은 더 낮아진다.
전하 트래핑 지역들(158, 164, 170)의 개별적인 나노도트들은 인접 나노도트들과의 혼선을 피하기 위하여 적어도 약 3.5 나노미터 정도만큼 서로 이격되어 있다. 만약 인접 나노도트들 사이의 공간이 다양한 전하 트래핑 지역 안에서 거의 같다면, 더 작은 나노도트들 내의 지역은 더 큰 나노도트 내의 지역들보다 더 높은 나노도트의 개체군 밀도를 가질 것이다.
전하 트래핑 지역이 터널 유전체로부터 멀어짐에 따라 트래핑 지역들 내에 점점 더 작은 나노도트를 위치시키면, 다양한 전하 트래핑 지역의 트래핑 특성은 서로 매치될 것이다. 특히, 만약 터널 유전체로부터 떨어진 지역이 터널 유전체에 더 가까운 지역과 동일한 트래핑 에너지를 가지면, 전자나 정공이 더 먼 지역에 도달하기 위한 추가적인 거리로 인하여, 터널 유전체로부터 더 먼 지역은 터널 유전체에 더 가까운 지역보다 방전하기가 더 어렵다. 그러나, 터널 유전체로부터 더 먼 지역의 트래핑 에너지를 낮추어서, 그런 지역은 이제 터널 유전체에 더 가까운 지역으로부터 방전하는데 이용되는 에너지와 비슷한 에너지로 방전할 수 있다. 따라서, 더 가까운 전하 트래핑 지역과 더 먼 전하 트래핑 지역은 비슷한 에너지로 프로그램되고 지워질 수 있다. 더 가까운 전하 트래핑 지역과 더 먼 전하 트래핑 지역은 따라서 전하를 트랩하기 위한 프로그램 및 소거 동작 동안 함께 작동한다. 그러한 것은 각각의 메모리 셀 안에서 많은 트랩을 제공하여 다수의 메모리 셀에 걸쳐 프로그램 전압의 획일성을 증가시킬 수 있고, 그래서 일부 전하 트랩의 셀간 변동이 개별적인 셀들의 전체적인 성능에 덜 중요하게 된다. 다수의 메모리 셀 장치들에 걸친 획일성의 증가는 장치들에 걸친 전하 저장 상태의 확산의 감소로 언급될 것이다. 프로그래밍 및 소거 중에 더 가까운 전하 트래핑 지역과 더 먼 전하 트래핑 지역의 단일 개체로서 이용하는 것은 개별적인 메모리 셀들의 메모리 윈도우를 증가시킬 것이다.
터널 유전체에 가까운 전하 트래핑 지역에 비하여 먼 전하 트래핑 지역의 트래핑 에너지의 변화는 터널 유전체에 가까운 전하 트래핑 지역의 나노도트에 이용되는 물질에 비하여 먼 전하 트래핑 지역의 나노도트에 더 낮은 일 함수(work function) 물질을 이용함으로써 향상될 수 있다.
터널 유전체에서 먼 지역과 터널 유전체에서 가까운 지역의 트래핑 에너지를 메칭하는 것은, 나노도트가 임베딩된 물질에 의해, 그리고 트래핑 지역들 사이에 제공된 격리 물질에 의해 향상될 수 있다. 예를 들어, 터널 유전체로부터 먼 격리 물질은 터널 유전체로부터 가까운 격리 물질보다 전자 및/또는 정공을 더 잘 투과하도록 형성될 수 있다. 투과성의 변화는 물질이 터널 유전체로부터 더 멀기 때문에, 물질의 조성과 두께 중 하나 또는 양쪽을 변화시킴으로써 달성될 수 있다.
도 14의 게이트 스택(154)에 이용될 수 있는 예시적인 물질과 두께는 다음과 같다. 터널 유전체(156)는 약 3 나노미터 내지 약 7 나노미터, 그리고, 약 3 나노미터 내지 3.5 나노미터일 수 있는 두께로 형성된 실리콘 이산화물로 구성되어있다. 나노도트(159)는 백금이나 루테늄으로 구성될 수 있고, 트래핑 에너지가 약 5eV이도록 하는 지름을 가진 구형(shpere)일 수 있다. 나노도트(159)가 임베딩된 물질(160)과, 물질(162)은 모두 실리콘 이산화물로 이루어져 있고, 나노도트(159)의 최상부 표면 위에 약 2 나노미터 내지 약 2.5 나노미터의 총 두께로 형성될 수 있다. 나노도트(161)는 텅스텐으로 구성될 수 있고, 트래핑 에너지가 약 4.5 eV 인 지름을 가진 구형일 수 있다. 나노도트(161)가 임베딩된 물질(166)과, 물질(168)은 모두 실리콘 산질화물로 구성될 수 있고, 나노도트(161)의 최상부 표면 위에 약 2 나노미터의 총 두께로 형성될 수 있다. 나노도트(163)는 Au, 전도성 있게 도핑된 Ge, 전도성 있게 도핑된 Si로 구성될 수 있고, 트래핑 에너지가 약 4 eV이도록 하는 지름을 가진 구형일 수 있다. 나노도트(163)가 임베딩된 물질(172)과, 전하 블로킹 물질(174)은 알루미늄 산화물로 구성될 수 있고, 나노도트(163) 위에 18 나노미터의 두께(즉, 약 8 나노미터의 균등한 산화물 두께)를 가질 수 있다.
트래핑 에너지는 나노입자의 크기 및/또는 나노입자 물질의 일 함수에 대한 유전체 배리어의 관계에 의해 영향을 받는다. 따라서, 트랩 깊이는 나노입자 크기를 재단함으로써, 및/또는 나노입자물질/유전물질 조합을 조절함으로써 조절될 수 있다.
물질(166 및 168)에 대한 실리콘 산질화물의 이용은, 실리콘 산질화물이 자체로 전하 트래핑 물질이라는 점에서 전하의 트래핑을 향상시킬 수 있다.
위에서 논의한 특정 물질들은 도 14의 실시예의 레이어와 나노도트에 대한 예시적인 물질이다. 다른 실시예에서, 다른 물질들이 추가로 혹은 대안적으로, 설명된 특정 물질에 사용될 수 있다. 예를 들어, 도 1-13에 관하여 위에서 논의한 격리 물질은 물질들(160, 162, 166, 168, 172)의 하나 또는 그 이상에 대하여 쓰일 수 있고, 도 1-13에 관하여 위에서 논의한 터널 유전물질의 어느 것은 유전물질(156)에 대해 쓰일 수 있고, 도 1-13에 관하여 위에서 논의한 전하 블로킹 물질 중 어느 것은 블로킹 물질(174)에 대해 쓰일 수 있고, 도 1-13에 관하여 위에서 논의한 나노도트 물질 중 어느 것은 나노도트들(159, 161, 163)에 대해 쓰일 수 있다.
도 15는 도 14의 메모리 셀 실시예의 일례의 밴드 갭 다이어그램을 보여준다.
도 1-15에서 상기 언급한 메모리 셀들은 메모리 어레이에 합쳐질 것이고, 그러한 어레이는 컴퓨터 시스템, 카메라, 전화기, 자동차, 시계 등의 다양한 전자 시스템에 플래시 메모리로 사용될 수 있다.
도 16은 컴퓨터 시스템(400)의 일 실시예를 도시한다. 컴퓨터 시스템(400)은 모니터(401) 또는 다른 통신 출력 장치, 키보드(402) 또는 다른 통신 입력 장치, 및 마더보드(404)를 포함한다. 마더보드(404)는 마이크로프로세서(406) 또는 다른 데이터 처리 유닛과 적어도 하나의 메모리 장치(408)를 가진다. 메모리 장치(408)는 메모리 셀의 어레이를 포함하고, 그러한 어레이는 그 어레이의 개별적인 메모리 셀들에 접근하기 위한 어드레싱(addressing) 회로에 연결될 수 있다. 더욱이, 메모리 셀 어레이는 메모리 셀들로부터 데이터를 판독하기 위한 판독 회로에 연결될 수 있다. 어드레싱 및 핀독 회로는 메모리 장치(408)와 프로세서(406) 사이에서 정보를 전달하기 위하여 이용될 수 있다. 그러한 것이 도 17에 도시된 마더보드(404)의 블록도에 도시되어 있다. 그러한 블록도에서, 어드레싱 회로는 410으로, 리드 회로는 412로 도시되어있다.
프로세서 장치(406)는 프로세서 모듈에 대응할 수 있고, 및 모듈을 이용하는 관련 메모리는 플래시 구조를 포함할 수 있다.
메모리 장치(408)는 메모리 모듈에 대응할 수 있고, 플래시 메모리를 포함할 수 있다.
도 18은 전자 시스템(700)의 하이 존(high zone) 조직의 단순화된 블록도를 도시한다. 시스템(700)은 예를 들어, 컴퓨터 시스템, 프로세스 제어 시스템, 또는 프로세서와 관련 메모리를 사용하는 다른 시스템에 대응할 수 있다. 전자 시스템(700)은 프로세서(702), 제어 유닛(704), 메모리 장치 유닛(706), 입출력(I/O) 장치(708)를 포함하는 기능 요소를 가진다(시스템은 다수의 프로세서, 제어 유닛, 메모리 장치 유닛 및/또는 입출력 장치를 다양한 실시예에서 가질 수 있다는 것이 이해되어야 함). 일반적으로 전자 시스템(700)은 입출력 장치(708)와 메모리 장치 유닛(706), 프로세서(702) 사이에 다른 상호작용과 프로세서(702)에 의한 데이터에 수행되는 동작을 구체화하는 명령어들의 네이티브(native) 세트를 가질 수 있다. 제어 유닛(704)은 명령어들이 메모리 장치(706)로부터 페치(fetch)되어 실행되도록 하는 동작들의 세트를 통한 계속적인 순환에 의해, 입출력 장치(708)와 메모리 장치(706), 프로세서(702)의 모든 동작을 조정한다. 메모리 장치(706)는 플래시 카드 등의 플래시 메모리를 포함할 수 있다.
도 19는 전자 시스템(800)의 단순화된 블록도이다. 시스템(800)은 메모리 셀(804)의 어레이를 가진 메모리 장치(802), 주소 디코더(806), 로우(row) 액세스 회로(808), 컬럼(column) 액세스 회로(810), 제어 동작의 판독/기입 제어 회로(812), 입/출력 회로(814)를 포함한다. 메모리 장치(802)는 전원 회로(816), 센서(820)를 더 포함하는데, 센서에는 메모리 셀이 낮은 문턱 전도 상태인지 높은 문턱 비전도 상태인지를 판단하는 전류 센서 같은 것이 있다. 도시된 전원 회로(816)는 전원공급회로(880), 기준 전압을 제공하는 회로(882), 제1 워드라인에 펄스들을 제공하는 회로(884), 제2 워드라인에 펄스들을 제공하는 회로(886), 비트라인에 펄스들을 제공하는 회로(888)를 포함한다. 시스템(800)은 프로세서(822) 또는 메모리 액세스를 위한 메모리 제어기를 포함한다.
메모리 장치(802)는 와이어링(wiring) 또는 금속화된 라인들을 통해 프로세서(822)로부터 제어 신호를 수신한다. 메모리 장치(802)는 입출력 라인을 통하여 접근되는 데이터를 저장하는데 사용한다. 프로세서(822) 또는 메모리 장치(802) 중 적어도 하나는 플래시 메모리를 포함한다.
다양한 전자 시스템은 프로세서와 메모리 장치 간의 통신 시간을 줄이기 위하여 단일 패키지 처리 유닛에서 혹은 단일 반도체 칩에서 만들어진다.
전기 시스템은 메모리 모듈, 장치 드라이버, 파워 모듈, 통신 모뎀, 프로세서 모듈과 어플리케이션 특정 모듈에 사용될 수 있고, 멀티레이어, 멀티칩 모듈을 포함할 수 있다.
전자 시스템은 시계, 텔레비젼, 휴대폰, 퍼스널 컴퓨터, 자동차, 산업 제어 시스템, 항공기 같은 넓은 범위의 시스템에 사용될 수 있다.

Claims (35)

  1. 삭제
  2. 삭제
  3. 메모리 셀로서,
    란탄계 원소(lanthanide), 산소 및 질소를 함유하는 적어도 하나의 유전체 재료를 포함하는 영역에 의해 서로 수직으로 이격되는 한 쌍의 수직으로 적층된 전하 트래핑(trapping) 지역들을 포함하고,
    상기 한 쌍의 전하 트래핑 지역들 모두가 복수의 나노도트들(nonodots)을 포함하고, 상기 전하 트래핑 지역들 중 하나의 모든 나노도트들은 제1 평균 단면적을 갖는 제1 개체군을 형성하고, 상기 전하 트래핑 지역들의 다른 하나의 나노도트들 모두는 제2 평균 단면적을 갖는 제2 개체군을 형성하고, 상기 제1 평균 단면적은 상기 제2 평균 단면적과 적어도 10% 차이 나는 메모리 셀.
  4. 제3항에 있어서,
    상기 수직으로 적층된 전하 트래핑 지역들의 상부의 나노도트 개체군은 상기 수직으로 적층된 전하 트래핑 지역들의 하부의 나노도트 개체군보다 더 작은 평균 단면적을 갖는 메모리 셀.
  5. 제3항에 있어서,
    상기 전하 트래핑 지역들 아래의 터널 유전체; 및
    상기 전하 트래핑 지역들 위의 제어 게이트
    를 포함하는 메모리 셀.
  6. 메모리 셀로서,
    터널 유전체;
    상기 터널 유전체 위의 제1 나노도트 지역 - 상기 제1 나노토드 지역의 나노도트들은 제1 평균 단면적을 가짐 -;
    상기 제1 나노도트 지역 위의 제2 나노도트 지역 - 상기 제2 나노도트 지역의 나노도트들은 상기 제1 평균 단면적과 적어도 10% 차이 나는 제2 평균 단면적을 가짐 -;
    상기 제1 및 제2 나노도트 지역들 사이의 적어도 하나의 격리 물질; 및
    상기 제2 나노도트 지역 위의 제어 게이트
    를 포함하는 메모리 셀.
  7. 제6항에 있어서, 상기 제2 나노도트 지역 위에 하나 또는 그 이상의 추가적인 나노도트 지역들을 더 포함하는 메모리 셀.
  8. 제7항에 있어서, 상기 하나 또는 그 이상의 추가적인 나노도트 지역들 중의 하나는 제3 나노도트 지역이고, 상기 제1, 제2, 제3 나노도트 지역들은 트랩 깊이가 서로 다른 메모리 셀.
  9. 제7항에 있어서, 나노도트 지역들의 총 수가 3 내지 5인 메모리 셀.
  10. 제6항의 메모리 셀을 포함하는 전자 시스템.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
  33. 삭제
  34. 삭제
  35. 삭제
KR1020107010498A 2007-10-12 2008-09-23 메모리 셀, 전자 시스템, 메모리 셀 형성 방법과 메모리 셀 프로그래밍 방법 KR101082220B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/871,339 2007-10-12
US11/871,339 US7898850B2 (en) 2007-10-12 2007-10-12 Memory cells, electronic systems, methods of forming memory cells, and methods of programming memory cells

Publications (2)

Publication Number Publication Date
KR20100071101A KR20100071101A (ko) 2010-06-28
KR101082220B1 true KR101082220B1 (ko) 2011-11-09

Family

ID=40534058

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020107010498A KR101082220B1 (ko) 2007-10-12 2008-09-23 메모리 셀, 전자 시스템, 메모리 셀 형성 방법과 메모리 셀 프로그래밍 방법

Country Status (7)

Country Link
US (2) US7898850B2 (ko)
EP (1) EP2198457A4 (ko)
JP (1) JP2010541296A (ko)
KR (1) KR101082220B1 (ko)
CN (1) CN101821849B (ko)
TW (1) TWI373846B (ko)
WO (1) WO2009051944A2 (ko)

Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120168853A1 (en) * 2007-06-22 2012-07-05 Hua Ji Semiconductor non-volatile memory device
US7898887B2 (en) 2007-08-29 2011-03-01 Agere Systems Inc. Sense amplifier with redundancy
US7898850B2 (en) 2007-10-12 2011-03-01 Micron Technology, Inc. Memory cells, electronic systems, methods of forming memory cells, and methods of programming memory cells
US7759715B2 (en) 2007-10-15 2010-07-20 Micron Technology, Inc. Memory cell comprising dynamic random access memory (DRAM) nanoparticles and nonvolatile memory (NVM) nanoparticle
US8059459B2 (en) 2007-10-24 2011-11-15 Zeno Semiconductor, Inc. Semiconductor memory having both volatile and non-volatile functionality and method of operating
KR20090053140A (ko) * 2007-11-22 2009-05-27 삼성전자주식회사 반도체 소자 및 그 형성 방법
US7745295B2 (en) * 2007-11-26 2010-06-29 Micron Technology, Inc. Methods of forming memory cells
KR101426846B1 (ko) 2008-06-30 2014-08-06 삼성전자주식회사 비휘발성 기억 소자
US7973357B2 (en) * 2007-12-20 2011-07-05 Samsung Electronics Co., Ltd. Non-volatile memory devices
KR20100027871A (ko) * 2008-09-03 2010-03-11 삼성전자주식회사 비휘발성 메모리 소자
KR20100062212A (ko) * 2008-12-01 2010-06-10 삼성전자주식회사 반도체 메모리 장치
US7968406B2 (en) 2009-01-09 2011-06-28 Micron Technology, Inc. Memory cells, methods of forming dielectric materials, and methods of forming memory cells
US8093129B2 (en) * 2009-02-03 2012-01-10 Micron Technology, Inc. Methods of forming memory cells
US8242008B2 (en) * 2009-05-18 2012-08-14 Micron Technology, Inc. Methods of removing noble metal-containing nanoparticles, methods of forming NAND string gates, and methods of forming integrated circuitry
KR101217574B1 (ko) * 2009-06-16 2013-01-18 한국전자통신연구원 나노선 메모리
US8772856B2 (en) * 2010-01-25 2014-07-08 Micron Technology, Inc. Charge storage nodes with conductive nanodots
US8288811B2 (en) 2010-03-22 2012-10-16 Micron Technology, Inc. Fortification of charge-storing material in high-K dielectric environments and resulting apparatuses
US8530305B2 (en) * 2010-04-19 2013-09-10 Micron Technology, Inc. Nanodot charge storage structures and methods
US8748964B2 (en) * 2010-10-22 2014-06-10 Micron Technology, Inc. Gettering agents in memory charge storage structures
JP5584155B2 (ja) * 2011-03-16 2014-09-03 株式会社東芝 半導体メモリ
US8329543B2 (en) * 2011-04-12 2012-12-11 Freescale Semiconductor, Inc. Method for forming a semiconductor device having nanocrystals
KR20130037062A (ko) * 2011-10-05 2013-04-15 에스케이하이닉스 주식회사 비휘발성 메모리 소자 및 캐패시터
US8679912B2 (en) * 2012-01-31 2014-03-25 Freescale Semiconductor, Inc. Semiconductor device having different non-volatile memories having nanocrystals of differing densities and method therefor
US20130219107A1 (en) * 2012-02-21 2013-08-22 Sandisk Technologies Inc. Write abort recovery through intermediate state shifting
US8822288B2 (en) * 2012-07-02 2014-09-02 Sandisk Technologies Inc. NAND memory device containing nanodots and method of making thereof
CN103545260B (zh) * 2012-07-10 2015-11-25 中芯国际集成电路制造(上海)有限公司 非易失性存储器及其形成方法
US9178077B2 (en) 2012-11-13 2015-11-03 Micron Technology, Inc. Semiconductor constructions
US8823075B2 (en) * 2012-11-30 2014-09-02 Sandisk Technologies Inc. Select gate formation for nanodot flat cell
US9105737B2 (en) 2013-01-07 2015-08-11 Micron Technology, Inc. Semiconductor constructions
US8853769B2 (en) 2013-01-10 2014-10-07 Micron Technology, Inc. Transistors and semiconductor constructions
US9219070B2 (en) 2013-02-05 2015-12-22 Micron Technology, Inc. 3-D memory arrays
US8987802B2 (en) * 2013-02-28 2015-03-24 Sandisk Technologies Inc. Method for using nanoparticles to make uniform discrete floating gate layer
US9331181B2 (en) 2013-03-11 2016-05-03 Sandisk Technologies Inc. Nanodot enhanced hybrid floating gate for non-volatile memory devices
US9159845B2 (en) * 2013-05-15 2015-10-13 Micron Technology, Inc. Charge-retaining transistor, array of memory cells, and methods of forming a charge-retaining transistor
US9177808B2 (en) 2013-05-21 2015-11-03 Sandisk Technologies Inc. Memory device with control gate oxygen diffusion control and method of making thereof
US9337210B2 (en) 2013-08-12 2016-05-10 Micron Technology, Inc. Vertical ferroelectric field effect transistor constructions, constructions comprising a pair of vertical ferroelectric field effect transistors, vertical strings of ferroelectric field effect transistors, and vertical strings of laterally opposing pairs of vertical ferroelectric field effect transistors
US9281203B2 (en) * 2013-08-23 2016-03-08 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon dot formation by direct self-assembly method for flash memory
US9064821B2 (en) 2013-08-23 2015-06-23 Taiwan Semiconductor Manufacturing Co. Ltd. Silicon dot formation by self-assembly method and selective silicon growth for flash memory
JP6292507B2 (ja) * 2014-02-28 2018-03-14 国立研究開発法人物質・材料研究機構 水素拡散障壁を備える半導体デバイス及びその製作方法
CN104952802B (zh) * 2014-03-25 2018-08-10 中芯国际集成电路制造(上海)有限公司 闪存存储单元的形成方法
US9735359B2 (en) * 2014-04-23 2017-08-15 Micron Technology, Inc. Methods of forming a memory cell material, and related methods of forming a semiconductor device structure, memory cell materials, and semiconductor device structures
KR102321877B1 (ko) 2015-02-16 2021-11-08 삼성전자주식회사 전하 저장층들을 포함하는 비휘발성 메모리 장치
US9711224B2 (en) 2015-03-13 2017-07-18 Micron Technology, Inc. Devices including memory arrays, row decoder circuitries and column decoder circuitries
US9721960B2 (en) 2015-03-13 2017-08-01 Micron Technology, Inc. Data line arrangement and pillar arrangement in apparatuses
WO2016172636A1 (en) * 2015-04-24 2016-10-27 NEO Semiconductor, Inc. Dual Function Hybrid Memory Cell
JP6419644B2 (ja) 2015-05-21 2018-11-07 東京エレクトロン株式会社 金属ナノドットの形成方法、金属ナノドット形成装置及び半導体装置の製造方法
US10446571B2 (en) 2016-06-01 2019-10-15 Micron Technology, Inc. Memory circuitry comprising a vertical string of memory cells and a conductive via and method used in forming a vertical string of memory cells and a conductive via
US10014311B2 (en) 2016-10-17 2018-07-03 Micron Technology, Inc. Methods of forming an array of elevationally-extending strings of memory cells, methods of forming polysilicon, elevationally-extending strings of memory cells individually comprising a programmable charge storage transistor, and electronic components comprising polysilicon
US10276576B2 (en) 2017-07-05 2019-04-30 Micron Technology, Inc. Gated diode memory cells
US20190013387A1 (en) 2017-07-05 2019-01-10 Micron Technology, Inc. Memory cell structures
US10176870B1 (en) 2017-07-05 2019-01-08 Micron Technology, Inc. Multifunctional memory cells
US10411026B2 (en) 2017-07-05 2019-09-10 Micron Technology, Inc. Integrated computing structures formed on silicon
US10153348B1 (en) 2017-07-05 2018-12-11 Micron Technology, Inc. Memory configurations
US10153381B1 (en) 2017-07-05 2018-12-11 Micron Technology, Inc. Memory cells having an access gate and a control gate and dielectric stacks above and below the access gate
US10374101B2 (en) 2017-07-05 2019-08-06 Micron Technology, Inc. Memory arrays
US10297493B2 (en) 2017-07-05 2019-05-21 Micron Technology, Inc. Trench isolation interfaces
US10262736B2 (en) 2017-07-05 2019-04-16 Micron Technology, Inc. Multifunctional memory cells
US10153039B1 (en) 2017-07-05 2018-12-11 Micron Technology, Inc. Memory cells programmed via multi-mechanism charge transports

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070048926A1 (en) 2005-08-31 2007-03-01 Micron Technology, Inc. Lanthanum aluminum oxynitride dielectric films
US20070045719A1 (en) 2005-09-01 2007-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-purpose semiconductor device
US20070052011A1 (en) * 2005-08-24 2007-03-08 Micron Technology, Inc. Scalable multi-functional and multi-level nano-crystal non-volatile memory device

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4870470A (en) * 1987-10-16 1989-09-26 International Business Machines Corporation Non-volatile memory cell having Si rich silicon nitride charge trapping layer
US5714766A (en) * 1995-09-29 1998-02-03 International Business Machines Corporation Nano-structure memory device
US7012297B2 (en) * 2001-08-30 2006-03-14 Micron Technology, Inc. Scalable flash/NV structures and devices with extended endurance
US6784480B2 (en) * 2002-02-12 2004-08-31 Micron Technology, Inc. Asymmetric band-gap engineered nonvolatile memory device
US7005697B2 (en) * 2002-06-21 2006-02-28 Micron Technology, Inc. Method of forming a non-volatile electron storage memory and the resulting device
US6888200B2 (en) * 2002-08-30 2005-05-03 Micron Technology Inc. One transistor SOI non-volatile random access memory cell
KR100885910B1 (ko) 2003-04-30 2009-02-26 삼성전자주식회사 게이트 적층물에 ｏｈａ막을 구비하는 비 휘발성 반도체메모리 장치 및 그 제조방법
KR100973282B1 (ko) * 2003-05-20 2010-07-30 삼성전자주식회사 나노 결정층을 구비하는 소노스 메모리 장치
US7209389B2 (en) * 2004-02-03 2007-04-24 Macronix International Co., Ltd. Trap read only non-volatile memory (TROM)
US7158410B2 (en) * 2004-08-27 2007-01-02 Micron Technology, Inc. Integrated DRAM-NVRAM multi-level memory
US7208793B2 (en) * 2004-11-23 2007-04-24 Micron Technology, Inc. Scalable integrated logic and non-volatile memory
US20060131633A1 (en) * 2004-12-21 2006-06-22 Micron Technology, Inc. Integrated two device non-volatile memory
US7166888B2 (en) * 2005-01-27 2007-01-23 Micron Technology, Inc. Scalable high density non-volatile memory cells in a contactless memory array
US7276760B2 (en) * 2005-02-25 2007-10-02 Micron Technology, Inc. Low power memory subsystem with progressive non-volatility
US7365388B2 (en) * 2005-02-25 2008-04-29 Micron Technology, Inc. Embedded trap direct tunnel non-volatile memory
US7244981B2 (en) * 2005-02-25 2007-07-17 Micron Technology, Inc. Scalable high performance non-volatile memory cells using multi-mechanism carrier transport
US7279740B2 (en) 2005-05-12 2007-10-09 Micron Technology, Inc. Band-engineered multi-gated non-volatile memory device with enhanced attributes
KR20070014593A (ko) 2005-07-29 2007-02-01 강윤규 슬라이딩 휴대폰의 슬라이드 개폐 구동 장치
US7436018B2 (en) 2005-08-11 2008-10-14 Micron Technology, Inc. Discrete trap non-volatile multi-functional memory device
US20070034922A1 (en) 2005-08-11 2007-02-15 Micron Technology, Inc. Integrated surround gate multifunctional memory device
JP2007053171A (ja) * 2005-08-16 2007-03-01 Toshiba Corp 不揮発性半導体メモリ装置
US7525149B2 (en) 2005-08-24 2009-04-28 Micron Technology, Inc. Combined volatile and non-volatile memory device with graded composition insulator stack
US7629641B2 (en) 2005-08-31 2009-12-08 Micron Technology, Inc. Band engineered nano-crystal non-volatile memory device utilizing enhanced gate injection
US7429767B2 (en) 2005-09-01 2008-09-30 Micron Technology, Inc. High performance multi-level non-volatile memory device
TWI264797B (en) * 2005-11-07 2006-10-21 Ind Tech Res Inst Self-alignment dual-layer silicon-metal nano-grain memory device, fabricating method thereof and memory containing the same
US7482651B2 (en) 2005-12-09 2009-01-27 Micron Technology, Inc. Enhanced multi-bit non-volatile memory device with resonant tunnel barrier
KR101194839B1 (ko) * 2006-02-28 2012-10-25 삼성전자주식회사 나노결정을 포함하는 메모리 소자 및 그 제조 방법
US7776765B2 (en) * 2006-08-31 2010-08-17 Micron Technology, Inc. Tantalum silicon oxynitride high-k dielectrics and metal gates
US7759747B2 (en) * 2006-08-31 2010-07-20 Micron Technology, Inc. Tantalum aluminum oxynitride high-κ dielectric
DE102006061446A1 (de) 2006-12-23 2008-06-26 Mtu Aero Engines Gmbh Verfahren und Vorrichtung zur Ermittlung des Austrittsquerschnitts eines Bauteils einer Gasturbine
DE102006061376A1 (de) 2006-12-23 2008-06-26 Lindauer Dornier Gmbh Streichbaum für eine Webmaschine
US7833914B2 (en) * 2007-04-27 2010-11-16 Micron Technology, Inc. Capacitors and methods with praseodymium oxide insulators
US7898850B2 (en) 2007-10-12 2011-03-01 Micron Technology, Inc. Memory cells, electronic systems, methods of forming memory cells, and methods of programming memory cells
US7759715B2 (en) * 2007-10-15 2010-07-20 Micron Technology, Inc. Memory cell comprising dynamic random access memory (DRAM) nanoparticles and nonvolatile memory (NVM) nanoparticle

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070052011A1 (en) * 2005-08-24 2007-03-08 Micron Technology, Inc. Scalable multi-functional and multi-level nano-crystal non-volatile memory device
US20070048926A1 (en) 2005-08-31 2007-03-01 Micron Technology, Inc. Lanthanum aluminum oxynitride dielectric films
US20070045719A1 (en) 2005-09-01 2007-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-purpose semiconductor device

Also Published As

Publication number Publication date
EP2198457A4 (en) 2011-01-05
EP2198457A2 (en) 2010-06-23
US8228743B2 (en) 2012-07-24
US20110133268A1 (en) 2011-06-09
CN101821849B (zh) 2013-06-12
US7898850B2 (en) 2011-03-01
TW200935606A (en) 2009-08-16
JP2010541296A (ja) 2010-12-24
WO2009051944A3 (en) 2009-06-04
WO2009051944A2 (en) 2009-04-23
US20090097320A1 (en) 2009-04-16
TWI373846B (en) 2012-10-01
CN101821849A (zh) 2010-09-01
KR20100071101A (ko) 2010-06-28

Similar Documents

Publication Publication Date Title
KR101082220B1 (ko) 메모리 셀, 전자 시스템, 메모리 셀 형성 방법과 메모리 셀 프로그래밍 방법
US7759715B2 (en) Memory cell comprising dynamic random access memory (DRAM) nanoparticles and nonvolatile memory (NVM) nanoparticle
JP5246549B2 (ja) 高密度ｎａｎｄ不揮発性メモリデバイス
US7433243B2 (en) Operation method of non-volatile memory
US7072223B2 (en) Asymmetric band-gap engineered nonvolatile memory device
US7928503B2 (en) Memory cells
US6313503B1 (en) MNOS-type memory using single electron transistor and driving method thereof
TW200301011A (en) Nonvolatile semiconductor memory device and manufacturing method thereof
EP1408511A1 (en) Single bit nonvolatile memory cell and methods for programming and erasing thereof
US8907403B2 (en) Memory devices capable of reducing lateral movement of charges
KR100929397B1 (ko) 실리콘 카바이드 나노입자를 이용한 비휘발성 메모리 소자및 이의 제조방법
US10109640B2 (en) Transistors having dielectric material containing non-hydrogenous ions and methods of their fabrication
US8542540B2 (en) Nonvolatile memory and methods for manufacturing the same with molecule-engineered tunneling barriers
KR100716588B1 (ko) 금 나노 입자를 이용한 나노 부유 게이트형 비휘발성메모리 소자의 제조방법
KR20070079252A (ko) Ｍｌｃ 비휘발성 메모리 소자 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20141021

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20151001

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20191023

Year of fee payment: 9