KR100716588B1 - 금 나노 입자를 이용한 나노 부유 게이트형 비휘발성메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 금 나노 입자를 이용한 나노 부유 게이트형 비휘발성 메모리 소자의 제조방법에 관한 것으로서, 금 나노 입자를 사용하여 전기적 정보의 읽기, 쓰기, 저장이 가능한 나노 양자점을 형성하여 제조함으로써, 대용량, 고집적 특성을 가지는 동시에 저전력 및 고속동작이 가능한 금 나노 부유 게이트형 비휘발성 메모리 소자를 제조하는 방법에 관한 것이다.
이러한 본 발명의 금 나노 부유 게이트형 비휘발성 메모리 소자의 제조방법은, 반도체 기판을 준비하는 단계와, 상기 반도체 기판 위에 터널 절연막을 형성하는 단계와, 상기 터널 절연막 위에 금 나노 입자층을 형성하여 금 나노 입자로 이루어진 나노 양자점을 형성시키는 단계와, 상기 금 나노 입자층 위에 컨트롤 절연막을 형성하여 금 나노 부유 게이트를 형성하는 단계를 포함한다.
비휘발성, 메모리, 금, 나노, 양자점, 터널 절연막, 컨트롤 절연막, 부유 게이트, 대용량, 고집적, 저전력, 고속동작
Description
도 1 내지 도 10은 본 발명의 실시예에 따른 금 나노 부유 게이트형 비휘발성 메모리 소자의 제조방법을 설명하기 위한 단면도,
도 11은 본 발명에 따른 금 나노 부유 게이트형 비휘발성 메모리 소자의 일 실시예에 대한 드레인 전류-전압 특성 그래프,
도 12는 본 발명에 따른 금 나노 부유 게이트형 비휘발성 메모리 소자의 일 실시예에 대한 메모리 저장 특성을 나타낸 그래프.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판(SOI 기판) 11 : 실리콘 기판
12 : 실리콘 산화물 절연막 13 : 상부 산화층
13a : 소스 영역 상부 산화층 13b : 드레인 영역 상부 산화층
14a : 소스 채널 14b : 드레인 채널
15 : 터널 절연막 16 : 금 나노 입자층
18a : 소스 전극 18b : 컨트롤 게이트 전극
18c : 드레인 전극 19 : 상부 실리콘 막
20 : 컨트롤 절연막 20a : 컨트롤 게이트 산화층
본 발명은 금 나노 입자를 이용한 나노 부유 게이트형 비휘발성 메모리 소자의 제조방법에 관한 것으로서, 더욱 상세하게는 금 나노 입자를 사용하여 전기적 정보의 읽기, 쓰기, 저장이 가능한 나노 양자점을 형성하여 제조함으로써, 대용량, 고집적 특성을 가지는 동시에 저전력 및 고속동작이 가능한 금 나노 부유 게이트형 비휘발성 메모리 소자의 제조방법에 관한 것이다.
일반적으로 반도체 메모리 소자는 데이터 저장방식에 따라 휘발성 메모리 소자와 비휘발성 메모리 소자로 분류된다.
상기 휘발성 메모리 소자는 전원 공급이 차단되면 저장된 데이터를 잃어버리는 반면, 상기 비휘발성 메모리 소자는 전원이 공급되지 않는 상태에서도 데이터를 유지하는 특성을 가진다.
상기한 특성을 가지는 비휘발성 메모리 소자, 예를 들면 플래시(flash) 메모리는 휴대가 가능하도록 이동성이 요구되는 휴대폰 등의 개인용 통신기기나, 디지털 카메라 또는 MP3 플레이어 등과 같은 각종 소형 전자기기, 메모리 카드 등의 데이터 저장장치로 널리 사용되고 있다.
이러한 플래시 메모리는 상기 휴대기기의 출현으로 지난 몇 년간 폭발적인 성장을 하고 있다.
특히, 플래시 메모리는 IT(Information Technology) 기술과 가전기술의 발달과 더불어 이들의 저장매체로서 지속적인 각광을 받고 있으며, 과거 DRAM(Dynamic Random Access Memory)에 국한되어 있던 메모리 시장이 휴대기기 및 IT 기술이 발달함에 따라 점차 플래시 메모리 시장으로 대체되어 가고 있다.
잘 알려진 바와 같이, 플래시 메모리를 포함한 비휘발성 메모리 소자는 기술적으로 EPROM(Erasable-Programmable Read-Only Memory)과 EEPROM(Electrically Erasable-Programmable Read-Only Memory)의 장점뿐만 아니라, DRAM과 ROM(Read Only Memory)의 장점을 모두 갖춘 메모리 소자이다.
특히, DRAM과 ROM의 높은 집적도를 능가하는 집적도를 가지고 있고, EEPROM이나 DRAM과 같이 필요에 따라 업데이트(update)할 수 있으며, ROM과 EEPROM의 비휘발성을 동시에 가지고 있다.
한편, 향후의 비휘발성 메모리 소자는 저장용량의 증가 및 성능의 개선이 필수적이다.
폴리실리콘 부유 게이트(floating gate)를 저장전극으로 사용하는 기존의 비휘발성 메모리 소자는 고집적/고성능을 구현하는데 어려움이 있으므로, 이를 대신할 새로운 형태의 메모리 소자가 경쟁적으로 연구 개발되고 있으며, 그 중에 하나가 폴리실리콘 저장전극을 나노 크기의 양자점(quantum dot)으로 대신하는 메모리 소자 기술이다.
이러한 메모리 소자를 나노 부유 게이트 메모리(Nano-Floating Gate Memory; NFGM)이라 한다.
상기 나노 부유 게이트 메모리(NFGM)는 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)의 경우처럼 기존 부유 게이트 비휘발성 메모리 셀의 축소화를 더욱 연장하여 집적도를 높일 수 있다.
상기 SONOS의 경우 저장전극인 질화막 내에서 전하 저장트랩의 분포 제어가 이루어지는 반면, NFGM의 경우는 전하 저장장소로 질화막 내의 트랩 대신 다수의 나노 크기 부유 게이트를 도입하고 그 크기 및 밀도를 제어하고 있다.
이에 따라 NFGM은 SONOS에 비해 전하 저장장소를 더 잘 제어할 수 있는 특징이 있다.
SONOS형 메모리에서는 질화막 저장매체에 트랩이 3차원적으로 분포하여 전하의 충전 역시 3차원적으로 이루어지는 반면, NFGM에서는 2차원 나노 양자점(nono-quantum-dot) 어레이에 전하가 저장된다.
통상 원자 크기의 질화막 내 트랩에 비해, 전자나 정공의 에너지 상태에서는 나노 결정의 퍼텐셜 우물에서 더 깊은 에너지에 존재한다.
질화막 내 트랩의 에너지 준위는 질화막 내에서 질화막의 전도대로부터 대개 1 ~ 2 eV 아래에 있는 반면, 나노 양자점 내에 있는 전자나 정공은 산화막(SiO2)의 전도대로부터 3 eV보다 더 아래에 있다.
따라서, 나노 양자점 사이의 격리가 잘 되어 있으면 나노 양자점 사이의 전 도는 거의 일어나지 않는다.
즉, NFGM의 경우에 저장된 전하의 국한(confinement)이 더 확실하고, 이는 누설 전류의 감소를 의미한다.
결국, NFGM의 경우, 터널 절연막의 두께를 더 줄일 수 있는 가능성이 있고, 직접(direct) 터널링을 통한 쓰기/지우기 시간을 개선할 수 있는 여지가 있으며, Hot 캐리어(전계 등에 의해 에너지가 높은 캐리어) 주입이나 FN(Fowler- Nordheim) 터널링(10 ~ 12 V)에 비해, 직접 터널링을 이용함으로써 낮은 전계에 의해 터널링 절연막의 스트레스를 줄이고 내구성을 증가시킬 수 있다.
기존의 폴리실리콘 부유전극을 갖는 비휘발성 메모리의 경우 부유전극이 점이 아니기 때문에 에너지 밴드갭이 벌크 실리콘과 유사하지만, 대략 10 nm 이하의 점으로 형성되었을 경우에는 밴드갭이 증가한다.
이렇게 되면 양자우물의 깊이가 낮아지게 되어 유지(retention) 시간이 저하된다.
벌크 실리콘의 경우 4.05 eV의 전자친화도를 갖지만, 나노 크기의 점으로 크기가 작아질 경우 전자친화도가 줄어들어 나노 양자점의 전도대가 올라가 주위의 SiO2 막과 낮은 양자우물 에너지 구조를 형성하여 유지 특성이 저하된다.
기존의 실리콘 나노 양자점을 이용할 경우에 밀도를 높이기 위해서 나노 양자점의 크기를 5 nm 이하로 줄이면 유지 특성이 크게 저하가 된다.
유지 특성을 개선할 수 있는 가장 쉬운 방법으로 터널 절연막의 두께를 증가 시키면 되지만, 그 경우 전하의 터널링이 어려워지기 때문에 쓰기/지우기 시간이 크게 증가하는 문제가 있다.
따라서, 실리콘 나노 양자점의 경우, 터널링 절연막과 컨트롤 게이트 아래 절연막의 구조에 따라 적절한 나노 양자점의 크기 및 밀도가 있을 것이다.
이러한 실리콘 나노 양자점의 문제점을 해결할 수 있는 하나의 방법은 나노 양자점 물질을 다양한 일함수의 금속, 금속산화물, 화합물 반도체로 바꾸는 것이다.
이때, 대체 물질의 전자친화도가 커야 깊은 양자우물을 가질 수 있고, 결과적으로 유지시간을 크게 할 수 있다.
아직까지는 NFGM은 초기의 연구단계에 있으며, 물질 특성의 규명과 소자 설계, 제작 공정의 확립이 먼저 요구되고 있다.
특히, 나노 부유 게이트 비휘발성 메모리 소자의 제조기술에서 전기적 손실을 줄이면서 보다 안정적이고 독립적인 단위 메모리 소자를 제조하기 위한 기술이 요구되고 있다.
또한 저전압에서 동작이 가능하고, 읽기, 쓰기의 속도를 빠르게 할 수 있으며, 기존의 비휘발성 메모리 소자보다 더 높은 고집적도를 얻을 수 있는 기술 개발이 절실히 요구되고 있다.
그리고, 안정적인 전자의 터널 효과 확보 및 직접 터널링을 사용하여 저전력 및 고속동작이 가능하면서 유지 특성을 보다 향상시킬 수 있고, 비휘발성 메모리 소자의 동작 특성을 보다 향상시킬 수 있는 기술 개발이 절실한 실정이다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 발명한 것으로서, 금 나노 입자를 사용하여 전기적 정보의 읽기, 쓰기, 저장이 가능한 나노 양자점을 형성하여 제조함으로써, 대용량, 고집적 특성을 가지는 동시에 저전력 및 고속동작이 가능한 금 나노 부유 게이트형 비휘발성 메모리 소자를 제조하는 방법을 제공하는데 그 목적이 있다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
상기한 목적을 달성하기 위하여, 본 발명은,
실리콘 기판 위에 실리콘 산화물 절연막 및 상부 실리콘 막이 차례로 적층 형성된 반도체 기판을 준비하는 단계;
상기 상부 실리콘 막을 패터닝한 뒤, 노출된 실리콘 산화물 절연막과 남은 상부 실리콘 막 위에 상부 산화층을 형성하는 단계;
상기 상부 산화층 일부를 게이트 폭 크기만큼 식각 제거하고, 노출된 상부 실리콘 막에 불순물 이온을 주입하여 소스 및 드레인 채널 영역을 형성하는 단계;
상기 상부 산화층 및 노출된 상부 실리콘 막 위에 터널 절연막을 형성하고, 상기 터널 절연막 위에 금 나노 입자층을 형성하여 나노 양자점을 형성시키는 단계;
상기 금 나노 입자층을 패터닝하여 컨트롤 게이트가 형성될 영역만을 남기고 제거한 뒤, 터널 절연막과 금 나노 입자층 위에 컨트롤 절연막을 형성하여 금 나노 부유 게이트를 형성하는 단계; 및
상기 컨트롤 절연막 및 상부 산화층을 패터닝한 뒤, 전극을 형성하는 단계;
를 포함하는 금 나노 입자를 이용한 나노 부유 게이트형 비휘발성 메모리 소자의 제조방법을 제공한다.
여기서, 상기 터널 절연막은 SiO2, SiO2 .1N1 및 SiO1 .3N1 중에 선택된 하나의 물질을 증착하여 형성하는 것을 특징으로 한다.
또한 상기 터널 절연막은 하프늄 산화물(HfO2)을 증착하여 형성하는 것을 특징으로 한다.
또한 상기 금 나노 입자층은 직경 3 ~ 4nm의 입자 크기를 갖는 금 나노 입자를 1×1012 ~ 5×1012 cm- 2 의 밀도로 증착시켜 형성하는 것을 특징으로 한다.
또한 상기 금 나노 입자층은 금 나노 입자를 물리적 증기증착법(PVD)에 의해 증착하는 것을 특징으로 한다.
또한 상기 컨트롤 절연막은 SiO2, SiO2 .1N1 및 SiO1 .3N1 중에 선택된 하나의 물질을 증착하여 형성하는 것을 특징으로 한다.
또한 상기 컨트롤 절연막은 하프늄 산화물(HfO2)을 증착하여 형성하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명을 더욱 상세히 설명하면 다음과 같다.
본 발명은 금 나노 입자를 이용한 나노 부유 게이트형 비휘발성 메모리 소자의 제조방법에 관한 것으로서, 기존 실리콘 나노 양자점을 이용한 나노 부유 게이트 비휘발성 메모리의 단점을 보완하고 더욱 향상된 메모리 특성을 가질 수 있도록, 금속 나노 입자 중 금 나노 입자를 사용하여 전기적 정보의 읽기, 쓰기, 저장이 가능한 나노 양자점을 형성하여 제조함으로써, 대용량, 고집적 특성을 가지면서 저전력 및 고속동작이 가능한 나노 부유 게이트 비휘발성 메모리 소자의 제조방법에 관한 것이다.
특히, 본 발명은 SOI(Silicon-On-Insulator) 기판(얇은 실리콘 막 아래 절연막이 있고 그 아래에 실리콘 기판이 있는 구조임) 위에 SiO2, SiO2 .1N1, SiO1 .3N1 또는 HfO2를 사용한 터널 절연막을 형성하고, 상기 터널 절연막 위에 금 나노 입자층을 형성하여 금 나노 입자를 사용한 나노 양자점을 형성한 뒤, 상기 금 나노 입자층 위에 SiO2, SiO2 .1N1, SiO1 .3N1 또는 HfO2를 사용한 컨트롤 절연막을 형성하여 금 나노 입자로 구성된 부유 게이트를 제작함으로써, 읽기, 쓰기가 가능하면서 전기적인 데이터 저장이 가능한 금 나노 부유 게이트형 비휘발성 메모리 소자를 제조하는 것에 주안점이 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 금 나노 양자점의 형성방법 및 이를 이용한 금 나노 부유 게이트형 휘발성 메모리 소자의 제조방법에 대해 상 술하기로 한다.
첨부한 도 1 내지 도 10은 본 발명의 실시예에 따른 금 나노 부유 게이트형 비휘발성 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
우선, 도 1에 나타낸 바와 같은 반도체 기판(10)을 준비한다.
상기 반도체 기판(10)으로는 실리콘 기판(11) 위에 실리콘 산화물(SiO2) 절연막(12)이 형성되고 상기 실리콘 산화물 절연막(12) 위에 상부 실리콘 막(19)이 형성된 SOI 기판이 사용된다.
이후, 도 2에 나타낸 바와 같이, 상부 실리콘 막(19)을 선택적으로 제거하기 위한 사진 식각공정을 실시한다.
즉, 독립적인 채널 형성을 위하여, 상부 실리콘 막(19)을 사진 식각공정을 통해 마스크 형태로 패터닝하되, 이때 채널 형성을 위한 상부 실리콘 막 일부 영역을 제외하고 그 나머지 영역에서 실리콘 산화물 절연막(12)이 노출되도록 나머지 상부 실리콘 막을 제거한다.
이후, 노출된 실리콘 산화물 절연막(12)과 남은 상부 실리콘 막(19) 위에 상부 산화층(13)을 형성시킨다.
다음으로, 도 3에 나타낸 바와 같이, 상부 산화층(13)의 일부를 게이트 폭 크기만큼 사진 식각하여 상부 실리콘 막(19)의 일부를 노출시킨다.
이후, 도 4에 나타낸 바와 같이, 상부 실리콘 막(19)에 MOSFET 구조를 형성하기 위하여 불순물 이온 주입공정을 실시함으로써, 소스 채널(14a)과 드레인 채 널(14b)을 형성한다.
여기서, 소스 채널(14a)와 드레인 채널(14b)을 형성하기 위하여 컨트롤 게이트의 위치를 결정할 수 있는 마스크를 형성할 수 있으며, 소스 채널(14a) 및 드레인 채널(14b)은 통상의 이온 주입(ion implantation) 및 고농도 불순물 이온 주입공정을 통하여 형성할 수 있다.
다음으로, 도 5에 나타낸 바와 같이, 상기 상부 산화층(13) 및 노출된 상부 실리콘 막(19) 위에 터널 절연막(15)을 형성한다.
여기서, 상기 터널 절연막(15)은 SiO2, SiO2 .1N1 및 SiO1 .3N1 중에 선택된 하나의 물질을 증착시켜 3 ~ 5 nm의 두께로 형성한다.
또는 상기 터널 절연막(15)은 실리콘 질화막보다 높은 유전상수의 고유전(high-k dielectric) 물질인 하프늄 산화물(HfO2)을 증착하여 형성할 수도 있다.
상기 터널 절연막(15)의 형성을 위한 SiO2 .1N1, SiO1 .3N1는 물리적 증기증착법(Physical Vapor Deposition; PVD)을 이용하여 증착하며, 이때 질소(N2) 가스와 아르곤(Ar)의 유량 비율을 조절하여 형성할 수 있는 바, 예로서 질소 유량은 20 sccm로 고정하고 아르곤 유량은 각각 0, 10 sccm로 할 수 있다.
상기와 같이 질소의 유량을 20 sccm로 고정하고 아르곤의 유량을 변화시켜 줌으로써 질소가 증착되는 비율을 결정할 수 있는데, 그 이유는 물리적 증기증착법에서 아르곤은 증착에 영향을 미치지 못하고 질소가스의 분율을 결정해주는 역할만 하기 때문이다.
상기와 같이 질소 가스의 분율이 결정되면 질소 플라즈마가 형성되고, 상기 분율에 따라 질소가 증착되는 비율도 변화되게 된다.
이후, 금 나노 양자점을 형성하기 위하여, 두께 0.5 ~ 5nm의 금 박막을 이용해 위의 과정을 통해 제작된 터널 절연막(15) 위에 물리적 증기증착법(PVD)으로 직경 3 ~ 4 nm의 입자 크기를 갖는 금 나노 입자를 1×1012 ~ 5×1012 cm- 2 의 밀도로 증착시켜, 도 6에 나타낸 바와 같은 금 나노 입자층(16)을 형성한다.
본 발명에서 금 나노 입자의 크기를 3 ~ 4 nm로 한정시키는 이유는 입자의 균등성 문제 때문이다.
금 나노 입자의 크기에서 3 nm 미만으로는 생성이 어려울 뿐만 아니라 입자의 크기를 너무 작게 하면 나노 입자의 밴드갭이 증가하여 고정된 절연막의 밴드갭을 감안할 때 입자와 입자 사이의 전도가 증가할 수 있고, 또한 나노 입자와 실리콘 채널 사이의 전하 보존 특성이 저하될 수 있는 문제가 있게 된다.
반면, 금 나노 입자의 크기를 4 nm보다 크게 한 경우 균등성이 현저히 떨어짐을 확인하였고, 이러한 이유로 메모리 소자의 가장 치명적인 문턱 전압의 불안정성(산포의 증가)이 유발되는 문제가 있어 바람직하지 않다.
또한 문턱 전압의 변화가 커야만 쓰고 지우기를 확실하게 제어할 수 있는데, 금 나노 입자의 밀도를 1×1012 미만으로 하는 경우에는 문턱 전압의 변화가 너무 작아질 수 있는 문제점이 있다.
반면, 금 나노 입자의 밀도를 5×1012 cm-2보다 크게 할 경우 입자의 크기가 작아져야 하고, 이 경우 위에서 설명한 바와 같이 입자의 크기가 너무 작아지면서 입자와 입자 사이의 전도 증가와 전하 보존 특성이 저하되는 문제가 생길 수 있으므로 바람직하지 않다.
이후, 도 7에 나타낸 바와 같이, 상기 터널 절연막(15) 위에 형성된 금 나노 입자층(16)을 컨트롤 게이트가 형성될 영역을 제외한 나머지 영역에서 식각하여 제거한다.
다음으로, 도 8에 나타낸 바와 같이, 노출된 상부 산화층(13)을 포함하여 남은 금 나노 입자층(16) 위에 컨트롤 절연막(20)을 형성하여 금 나노 부유 게이트를 형성한다.
상기 컨트롤 절연막(20)은 SiO2, SiO2 .1N1 및 SiO1 .3N1 중에 선택된 하나의 물질을 증착하여 형성할 수 있다.
또는 상기 컨트롤 절연막(20)은 실리콘 질화막보다 높은 유전상수의 고유전(high-k dielectric) 물질인 하프늄 산화물(HfO2)을 증착하여 형성할 수도 있다.
상기 컨트롤 절연막(20)은 인시투 증기 발생(In-Situ Steam Generation; ISSG), 습식 산화(Wet Oxidation), 건식 산화(Dry Oxidiation), 물리적 증기증착법(Physical Vapor Deposition; PVD) 및 원자층 증착법(Stomic Layer Deposition; ALD) 중에 선택된 하나의 방법을 이용하여 증착 형성할 수 있다.
다음으로, 도 9에 나타낸 바와 같이, 위의 과정을 통해 제작된 컨트롤 절연막(20)을 컨트롤 게이트 영역만을 남기고 식각공정을 통해 모두 제거하여 컨트롤 게이트 산화층(20a)을 형성한다.
여기서, 상기 컨트롤 절연막(20)을 패터닝하기 위하여 하드 마스크 막을 형성할 수 있다.
이후, 소스 채널 영역에 접촉할 수 있도록, 소스 채널(14a)이 형성된 일부 상부 실리콘 막(19)이 노출되게 상부 산화층(13)의 일부를 식각 제거하여 소스 영역 상부 산화층(13a)을 형성한다.
마찬가지로, 드레인 채널 영역에 접촉할 수 있도록, 드레인 채널(14b)이 형성된 일부 상부 실리콘 막(19)이 노출되게 상부 산화층(13)의 일부를 식각 제거하여 드레인 영역 상부 산화층(13b)을 형성한다(도 9 참조).
이후, 도 10에 나타낸 바와 같이, 위의 과정을 통해 형성된 소스 영역 상부 산화층(13a) 및 드레인 영역 상부 산화층(13b)의 위와 컨트롤 게이트 산화층(20a)의 위에 각각 알루미늄(Al)과 같은 소재를 사용하여 소스 금속 전극(18a), 컨트롤 게이트 금속 전극(18b), 드레인 금속 전극(18c)을 형성한다.
상기와 같이 각 전극(18a,18b,18c)을 형성함으로써, 금 나노 입자를 사용하여 양자점을 형성한 금 나노 부유 게이트형 비휘발성 메모리 소자를 제조할 수 있게 된다.
이하, 본 발명을 실시예에 의거하여 구체적으로 설명하는 바, 다음의 실시예에 의하여 본 발명이 한정되는 것은 아니다.
실시예
본 발명의 제조방법에 따라 비휘발성 메모리 소자를 제조하였으며, 또한 전류-전압 특성과 메모리 저장 특성을 알아보았다.
우선, 본 발명의 실시예로서, 도 1 내지 도 10을 참조하여 전술한 바의 제조과정에 따라 비휘발성 메모리 소자를 제조하였다.
이때, 실리콘 기판(11)에 실리콘 산화물(SiO2) 절연막(12)이 형성되고 상기 실리콘 산화물 절연막(12) 위에 상부 실리콘 막(19)이 형성된 도 1의 SOI 기판(10)을 사용하였으며, 이후 도 2에 나타낸 바와 같이 사진 식각공정을 통해 채널 형성을 위한 상부 실리콘 막(19) 일부 영역을 제외하고 그 나머지 영역에서 실리콘 산화물 절연막(12)이 노출되도록 나머지 상부 실리콘 막을 제거한 다음, 노출된 실리콘 산화물 절연막(12)과 남은 상부 실리콘 막(19) 위에 상부 산화층(13)을 형성하였다.
그리고, 도 3에서와 같이 상부 산화층(13)의 일부를 게이트 폭 크기만큼 사진 식각하여 제거한 뒤, 도 4에서와 같이 노출된 상부 실리콘 막(19)을 통해 불순물 이온을 주입하여 소스 채널(14a)과 드레인 채널(14b)을 형성하였다.
그리고, 상부 산화층(13) 및 노출된 상부 실리콘 막(19) 위에 터널 절연막(15)을 형성하였는 바, 본 실시예에서 터널 절연막(15)은 SiO2 .1N1 막으로 형성하였다.
이때, 물리적 증기증착법으로 5 nm 두께의 SiO2 .1N1 막을 형성하였다.
또한 금 나노 양자점을 형성하기 위하여, 상기 터널 절연막(15) 위에 직경 3 ~ 4 nm의 입자 크기를 갖는 금 나노 입자를 1×1012 ~ 5×1012 cm-2의 밀도로 증착하여, 도 6에 나타낸 바와 같은 금 나노 입자층(16)을 형성하였다.
그리고, 금 나노 입자층(16)을 식각공정을 통해 도 7과 같이 컨트롤 게이트가 형성될 영역만을 남기고 식각하여 모두 제거하였고, 이후 도 8과 같이 상부 산화층(13) 및 금 나노 입자층(16) 위에 컨트롤 절연막(20)을 형성하였다.
이때, 컨트롤 절연막(20)은 SiO2 .1N1 막으로 형성하였다.
그리고, 도 9와 같이 컨트롤 절연막(20)을 컨트롤 게이트 영역만을 남기고 식각공정을 통해 모두 제거하여 컨트롤 게이트 산화층(20a)을 형성한 뒤, 소스 채널(14a)과 드레인 채널(14b)이 형성된 일부 상부 실리콘 막(19)이 노출되게 상부 산화층(13) 일부를 식각 제거하여 소스 영역 상부 산화층(13a)과 드레인 영역 상부 산화층(13b)을 형성하였다.
이후, 알루미늄(Al)을 사용하여 도 10과 같이 소스 전극(18a), 컨트롤 게이트 전극(18b), 드레인 전극(18c)을 각각 형성하였다.
상기와 같이 본 발명에 따른 금 나노 부유 게이트형 비휘발성 메모리 소자를 제조한 뒤, 전류-전압 특성 및 메모리 저장 특성을 알아보았으며, 이에 대해 설명하면 다음과 같다.
이는 MOSFET 형태로 제작된 금 나노 부유 게이트형 비휘발성 메모리 소자가 정상적인 MOSFET 소자의 기본 동작을 수행할 수 있는지 여부를 확인하기 위한 것이다.
도 11은 상기와 같이 제조한 메모리 소자의 드레인 전류-전압 특성 그래프인데, 이때 소자의 채널 길이는 10 ㎛이었고, 게이트 전압을 0.5 ~ 2.5 V 사이의 범위에서 0.5 V 씩 전압을 변화시켜 측정을 하였다.
도 11의 결과로 알 수 있는 바와 같이, 실시예의 금 나노 부유 게이트 비휘발성 메모리 소자가 MOSFET 특성을 나타냄을 알 수 있었다.
도 11의 결과로부터 본 발명에 의해 금 나노 부유 게이트 비휘발성 메모리 소자가 MOSFET 형태로 만들어질 수 있음을 확인하였다.
도 12는 실시예에 따라 제조된 금 나노 부유 게이트 비휘발성 메모리 소자의 메모리 저장 특성을 나타낸 그래프이다.
즉, 실시예에 따라 제조된 MOSFET 금 나노 부유 게이트 비휘발성 메모리 소자가 비휘발성 메모리 소자로서 동작이 가능한지 여부를 확인하였다.
컨트롤 게이트 전극(18b)이 나노 부유 게이트 비휘발성 메모리 소자의 워드라인이며, 이에 10 V의 전압을 인가하여 금 나노 입자층에 전하를 저장하였다.
이는 비휘발성 메모리에 쓰기 및 저장을 실시하는 것이며, 도 12의 그래프에서 이때의 스트레스(32)를 나타내었다.
또한 저장된 전하를 제거하기 위하여 컨트롤 게이트 전극에 -10 V를 인가하여 금 나노 입자층(16)에 저장된 전하를 제거하였다.
이는 비휘발성 메모리의 저장 정보를 지우는 것이며, 도 12의 그래프에서 이때의 스트레스(33)를 나타내었다.
도 12의 결과는 금 나노 부유 게이트에 정보가 정상적으로 저장되는지를 확 인해주는 결과로서, 정보의 쓰기와 지우기가 가능함을 보이고 있다.
도 12에서, 초기상태(31)를 기준으로 드레인 전극(18c), 즉 금 나노 부유 게이트 비휘발성 메모리 소자의 비트라인에 0.1 V의 일정한 전압을 인가한 상태에서 컨트롤 게이트 전극(18b)인 워드라인에 정보 저장 및 쓰기, 즉 10 V 스트레스(32)를 인가한 그래프와 저장된 정보를 지우는 -10 V 스트레스(33)의 그래프 사이 폭이 금 나노 부유 게이트 비휘발성 메모리 소자의 메모리 창을 나타내며, 대략 2 V의 값을 가지는 것으로 측정되었다.
좀더 상세히 설명하면, +10 V의 전압을 인가 한 후 게이트 전압-드레인 전류의 곡선은 초기 상태에서보다 오른쪽으로 움직인 것을 볼 수 있으며, -10 V를 인가하였을 때는 왼쪽으로 크게 움직인 것을 확인할 수 있다.
이는 정보의 쓰기와 지우기가 가능하다는 것을 의미하며, 특히 쓰기와 지우기의 차이를 메모리 창이라고 하는데, 이 창의 폭이 일정 수준이 되어야 비휘발성 메모리소자로 사용이 가능하다.
즉, 2 V 이하의 경우 너무 작은 메모리 창으로 인하여 정보의 쓰기와 지우기의 조절이 어려우며, 3 V 이상인 경우 메모리 동작을 위한 전압이 상승하는 결과를 초래하게 된다.
실시예의 경우 2.2 V의 메모리 창을 나타냄으로써 메모리 소자로의 사용이 가능함을 알 수 있었으며, 이는 비휘발성 메모리의 정보의 읽고 쓰기 위한 전압차를 의미한다.
이와 같이 하여, 본 발명에서는 나노 부유 게이트형 비휘발성 메모리 소자를 제조함에 있어서 터널 절연막 위에 금 나노 입자를 사용한 나노 양자점을 형성시킨 뒤 그 위에 컨트롤 절연막을 형성시켜 금 나노 부유 게이트를 가지도록 제조함으로써, 대용량, 고집적 특성을 가지면서 저전력 및 고속동작이 가능한 나노 부유 게이트형 비휘발성 메모리 소자를 제조할 수 있게 된다.
본 발명에서 금 나노 부유 게이트형 비휘발성 메모리 소자는 3 ~ 5 nm의 터널 절연막을 형성하였으며, 기존의 비휘발성 메모리 소자가 핫 캐리어 혹은 F-N 터널링을 통하여 메모리에 정보를 쓰고 저장하였으나, 이는 필연적으로 9 ~ 12 V의 높은 구동 전압을 필요로 하고, 또한 핫(hot) 캐리어 전계 효과로 인하여 정보의 저장 속도에 한계가 있는 것에 비해, 본 발명에서 메모리 소자는 직접 터널링 방식으로 캐리어를 컨트롤하는 낮은 전계(low-field)를 이용하는 구조인 직접 터널링 방식의 비휘발성 메모리 소자이며, 금 나노 부유 게이트를 사용하여 정보의 저장을 금 나노 입자로 국한(confinement)시킴으로써 누설 전류를 감소시켜 추가적인 전압의 인가 및 손실 없이 정보의 저장이 가능하다.
이상에서 설명한 바와 같이, 본 발명에 따른 금 나노 입자를 이용한 나노 부유 게이트형 비휘발성 메모리 소자의 제조방법에 의하면, 터널 절연막 위에 금 나노 입자를 사용한 나노 양자점을 형성시킨 뒤 그 위에 컨트롤 절연막을 형성시켜 금 나노 부유 게이트를 가지도록 제조함으로써, 다음과 같은 효과가 있게 된다.
1) 터널 절연막과 컨트롤 절연막 사이에 금 나노 입자를 사용한 양자점을 형 성시켜, 전기적 정보의 읽기, 쓰기, 저장이 가능한 금 나노 부유 게이트를 가지는 비휘발성 메모리 소자를 제작할 수 있고, 특히 금 나노 입자를 사용하여 나노 양자점을 형성함으로써 저전압에서 동작이 가능하고 읽기, 쓰기의 속도를 더욱 빠르게 할 수 있다.
2) 기존의 Si 기판을 사용하지 않고 SOI 기판을 사용하여 전기적 손실을 줄일 수 있으며, 인접 소자의 필드에 영향을 받지 않고 보다 안정적이면서 독립적인 단위 메모리 소자를 제조할 수 있게 된다.
3) 직경 3 ~ 4 nm의 금 나노 입자로 제작된 금 나노 부유 게이트를 적용함으로써, 기존의 비휘발성 메모리 소자보다 더 높은 고집적도를 실현시킬 수 있다.
4) 터널 절연막을 SiO2, SiO2 .1N1, SiO1 .3N1 또는 하프늄 산화물(HfO2)을 사용하여 안정적인 전자의 터널 효과를 확보할 수 있고, 직접 터널링을 사용하여 저전력 및 고속동작이 가능한 메모리 소자를 제조할 수 있으며, 유지(retention) 특성을 향상시킬 수 있다.
5) 컨트롤 절연막을 SiO2, SiO2 .1N1, SiO1 .3N1 또는 하프늄 산화물(HfO2)을 사용함으로써, 컨트롤 게이트에 의한 비휘발성 메모리 소자의 동작 특성을 향상시킬 수 있다.
Claims (7)
- 실리콘 기판 위에 실리콘 산화물 절연막 및 상부 실리콘 막이 차례로 적층 형성된 반도체 기판을 준비하는 단계;상기 상부 실리콘 막을 패터닝한 뒤, 노출된 실리콘 산화물 절연막과 남은 상부 실리콘 막 위에 상부 산화층을 형성하는 단계;상기 상부 산화층 일부를 게이트 폭 크기만큼 식각 제거하고, 노출된 상부 실리콘 막에 불순물 이온을 주입하여 소스 및 드레인 채널 영역을 형성하는 단계;상기 상부 산화층 및 노출된 상부 실리콘 막 위에 터널 절연막을 형성하고, 상기 터널 절연막 위에 금 나노 입자층을 형성하여 나노 양자점을 형성시키는 단계;상기 금 나노 입자층을 패터닝하여 컨트롤 게이트가 형성될 영역만을 남기고 제거한 뒤, 터널 절연막과 금 나노 입자층 위에 컨트롤 절연막을 형성하여 금 나노 부유 게이트를 형성하는 단계; 및상기 컨트롤 절연막 및 상부 산화층을 패터닝한 뒤, 전극을 형성하는 단계;를 포함하는 금 나노 입자를 이용한 나노 부유 게이트형 비휘발성 메모리 소자의 제조방법.
- 청구항 1에 있어서,상기 터널 절연막은 SiO2, SiO2 .1N1 및 SiO1 .3N1 중에 선택된 하나의 물질을 증착하여 형성하는 것을 특징으로 하는 금 나노 입자를 이용한 나노 부유 게이트형 비휘발성 메모리 소자의 제조방법.
- 청구항 1에 있어서,상기 터널 절연막은 하프늄 산화물(HfO2)을 증착하여 형성하는 것을 특징으로 하는 금 나노 입자를 이용한 나노 부유 게이트형 비휘발성 메모리 소자의 제조방법.
- 청구항 1에 있어서,상기 금 나노 입자층은 직경 3 ~ 4 nm의 입자 크기를 갖는 금 나노 입자를 1×1012 ~ 5×1012 cm- 2 의 밀도로 증착시켜 형성하는 것을 특징으로 하는 금 나노 입자를 이용한 나노 부유 게이트형 비휘발성 메모리 소자의 제조방법.
- 청구항 1 또는 청구항 4에 있어서,상기 금 나노 입자층은 금 나노 입자를 물리적 증기증착법(PVD)에 의해 증착 하는 것을 특징으로 하는 금 나노 입자를 이용한 나노 부유 게이트형 비휘발성 메모리 소자의 제조방법.
- 청구항 1에 있어서,상기 컨트롤 절연막은 SiO2, SiO2 .1N1 및 SiO1 .3N1 중에 선택된 하나의 물질을 증착하여 형성하는 것을 특징으로 하는 금 나노 입자를 이용한 나노 부유 게이트형 비휘발성 메모리 소자의 제조방법.
- 청구항 1에 있어서,상기 컨트롤 절연막은 하프늄 산화물(HfO2)을 증착하여 형성하는 것을 특징으로 하는 금 나노 입자를 이용한 나노 부유 게이트형 비휘발성 메모리 소자의 제조방법.
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