JP2006148103A - 不揮発性メモリ素子の製造方法及び不揮発性メモリ素子 - Google Patents

不揮発性メモリ素子の製造方法及び不揮発性メモリ素子 Download PDF

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Abstract

【課題】イオン注入を利用した不揮発性メモリ素子の製造方法及び不揮発性メモリ素子を提供する。
【解決手段】半導体基板１００上に誘電層２００を形成し、誘電層２００内にＳｉ＋またはＧｅ＋をイオン注入して電荷捕獲位置として使われるイオン注入層３００を形成した後にアニーリング工程を行い、次いで、誘電層２００上にトランジスタ形成工程を行う不揮発性メモリ素子の製造方法及び不揮発性メモリ素子である。
【選択図】図５

Description

本発明は、半導体素子に係り、特に、イオン注入を利用した不揮発性メモリ素子の製造方法及び不揮発性メモリ素子に関する。
不揮発性メモリ素子は、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｏｎｉｃ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）素子のように、電源の供給を中断してもデータを保有する特性を有するメモリ素子である。
このような不揮発性メモリ素子は、チャンネルのしきい電圧の差を具現するために、電荷を捕獲（保存）する電荷捕獲層をトランジスタのゲートとチャンネルとの間に備えている。
図１は、典型的な不揮発性メモリ素子を概略的に示す断面図である。
図１に示すように、典型的な不揮発性メモリ素子は、半導体基板１０上にゲート２０が備えられ、ゲート２０の両側に隣接する半導体基板１０にソース領域５１及びドレイン領域５５が備えられ、ソース領域５１とドレイン領域５５との間の半導体基板１０領域にチャンネル１１が形成される。ソース／ドレイン領域（ソース領域５１及びドレイン領域５５）は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を保持していてもよい。ゲート２０とチャンネル１１との間には、電荷を保存する電荷捕獲層４０が備えられ、電荷捕獲層４０の下側には、電荷のトンネリングが起こって電荷捕獲層４０へ電荷を注入するトンネル誘電層３０が形成されている。
電荷捕獲層４０に電荷が保存された状態と消去された状態によって異なる電界状態が発生し、この異なる電界状態によって、ゲート２０の下側のチャンネル１１のしきい電圧Ｖｔｈが変わる。電荷捕獲層４０に保存された電荷は、電荷捕獲層４０または電荷捕獲位置が隔離された状態であるので、電荷捕獲層４０にずっと保存された状態で維持される。これにより、この不揮発性メモリ素子に保存されたデータは、電源の供給が絶えても維持される。
電荷捕獲層４０とゲート２０との間には、シリコン酸化物（ＳｉＯ２）層のような絶縁層４５が導入されてもよく、ゲート２０の側壁には、ＬＤＤ構造のためのスペーサ６１，６３が形成されてもよい。このスペーサ６１，６３は、例えば、シリコン酸化物層のライナとシリコン窒化物層のように、相異なる構成の絶縁層であってもよい。
図２は、典型的な不揮発性メモリ素子のドレイン電流Ｉｄが流れる動作を説明するための図である。
図２に示すように、典型的な不揮発性メモリ素子は、トランジスタのゲート２０（図１参照）にゲート電圧Ｖｇを印加し、ドレイン領域５５（図１参照）にドレイン電圧Ｖｄを固定し、ソース領域５１（図１参照）にソース電圧Ｖｓを０Ｖ印加して、チャンネルを通じてドレイン電流Ｉｄが流れる程度を感知することによって作動する。
図３は、典型的な不揮発性メモリ素子の消去及び書き込み動作を説明するための図である。
図３に示すように、電荷捕獲層４０に電荷が保存された状態、すなわち、書き込み状態であるか、または消去された状態であるかによって、しきい電圧Ｖｔｈは変わる。すなわち、電荷捕獲層４０に電荷が保存された状態であるか、または消去される状態であるかによって、チャンネル１１（図１参照）をターンオンするためのゲート電圧Ｖｇが変わる。より詳細には、図３に示すように、電荷捕獲層４０が消去状態であるときには、約０.１Ｖ以上のＶｇの印加にチャンネルがターンオンされて電流Ｉｄが流れる。一方で、書き込み状態であるときには、しきい電圧Ｖｔｈが高まった状態であるので、さらに高い、例えば、約２Ｖ以上のＶｇの印加によって電流Ｉｄが流れる。
このように、電荷捕獲層４０（図１参照）に保存される電荷によってしきい電圧Ｖｔｈが変わる概念を利用して、不揮発性メモリ素子の動作が具現されているので、このような電荷捕獲層４０を改善しようとする試みが多く提示されている。例えば、典型的な電荷捕獲層４０は、金属層または金属類似層を利用したコントロールゲートとして形成されている。また、電荷捕獲層４０がＳＯＮＯＳ（Ｓｉｌｉｃｏｎ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）素子の場合には、シリコン窒化物層内の電荷捕獲位置を利用している。さらに、エネルギー量子ウェルを提供するナノ結晶体を利用して、電荷捕獲位置を不連続的に制御し、信頼性を高めようとする試みが提示されている。
しかし、以上で提示されている不揮発性メモリ素子の電荷捕獲層４０は、その形成方法が非常に複雑であるか、または実質的にメモリウィンドウが狭いために、ゲート２０に印加される電圧条件に多くの制限がある。すなわち、これらの不揮発性メモリ素子の電荷捕獲層４０は、ゲート２０に印加される電圧変化幅ΔＶが、約０.６Ｖまたは２.２Ｖに過ぎず、相対的に狭いメモリウィンドウである。
また、このような方式の電荷捕獲層４０は、相対的に複雑な製造工程を必要とする。例えば、ナノ結晶体の層を電荷捕獲層４０として利用する場合、ナノ結晶体の層は、非晶質シリコン層上に島が配列された形態のマスクを導入し、マスクをエッチングマスクとして非晶質シリコン層をエッチングした後、熱処理してナノ結晶体の点の配列を形成する、という工程を経て形成される。または、シリコン過剰シリコン酸化物層を高い温度で熱処理することによって、シリコン酸化物内にシリコンの点が形成される。また、低圧化学気相蒸着（ＬＰＣＶＤ：Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を利用して、シリコンの点が形成される。
このように従来の電荷捕獲層４０の製造工程が複雑であるので、さらに簡単な工程によって電荷捕獲層４０が形成され、また、さらに広い幅のメモリウィンドウを具現できる不揮発性メモリ素子の開発が要求されている。
本発明が解決しようとする課題は、さらに簡単な工程によって電荷捕獲層を形成でき、さらに広い幅のメモリウィンドウを具現できる不揮発性メモリ素子の製造方法及び不揮発性メモリ素子を提示することである。
また、本発明が解決しようとする他の課題は、イオン注入を利用した不揮発性メモリ素子の製造方法及び不揮発性メモリ素子を提示することである。
前記不揮発性メモリ素子の製造方法は、半導体基板上に誘電層を形成する工程と、前記誘電層内に半導体元素をイオン注入して電荷捕獲位置として使われるイオン注入層を形成する工程と、前記誘電層上にトランジスタのゲートを形成する工程と、を含む。
ここで、前記誘電層は、シリコン酸化物層を含んでいてもよい。
前記誘電層は、１０ｎｍないし５０ｎｍの厚さで形成されていてもよい。
前記イオン注入は、前記半導体元素のイオンが前記誘電層の下部の前記半導体基板に侵入しないように注入されてもよい。
前記イオン注入は、前記半導体元素のイオンとしてＳｉ＋を前記誘電層内にイオン注入されてもよい。
前記イオン注入は、前記半導体元素のイオンとしてＧｅ＋を前記誘電層内にイオン注入されてもよい。
前記イオン注入は、前記半導体元素のイオンを約１０１５／ｃｍ２ないし１０１７／ｃｍ２のドーズで前記誘電層内にイオン注入されてもよい。
前記イオン注入層を形成する工程以後に、前記イオン注入層及び前記誘電層をアニーリングする工程をさらに含んでいてもよい。
前記アニーリングは、約９００℃ないし１１００℃の温度範囲で行われてもよい。
前記アニーリングは、前記イオン注入直後または前記ゲート形成以後に行われてもよい。
このような製造方法によって形成される不揮発性メモリ素子は、半導体基板上に形成された誘電層、前記誘電層内に半導体元素をイオン注入して形成されて電荷捕獲位置として使われるイオン注入層、前記誘電層上に形成されたトランジスタのゲート、及び前記基板に形成されたソース／ドレインを含んでいてもよい。
本発明によれば、従来のナノ結晶体メモリ素子のような典型的な不揮発性メモリ素子に比べて大きいメモリウィンドウを具現できる。誘電層内に注入されたイオンは、金属類似層の特性のような相対的に低いエネルギーバンドレベルを有するため、大きくは、約２０Ｖ以上のメモリウィンドウを具現できる。
また、本発明によれば、イオン注入工程を利用して電荷捕獲のための場所をイオン注入層として簡単に具現できる。したがって、複雑なエッチングマスク及び蒸着工程が不要である。ゲート長が５０ｎｍ以下である場合にも、本発明によるイオン注入層は、電荷捕獲層として利用することができる。このように、イオン注入技術を利用するので、従来ナノ結晶質体の形成工程で考慮された、点のサイズ均一度の問題、および、位置に関連した配列の無秩序による考慮は不要である。
以下、添付図面を参照して本発明の実施形態を詳細に説明する。なお、本実施形態は、色々な他の形態に変形され、本発明の範囲が後述する実施形態によって限定されると解釈されてはならず、当業者に本発明をさらに完全に説明するために提供されると解釈されることが望ましい。
本実施形態では、半導体基板上に形成される誘電層を絶縁層として利用し、誘電層内に半導体元素のイオン、例えば、Ｓｉ＋（Ｓｉ）やＧｅ＋（Ｇｅ）、をイオン注入した後にアニーリングして形成されたイオン注入層を電荷捕獲層として利用する技術を提示する。アニーリングされたイオン注入層が、結果的に誘電層内に存在するように、イオン注入を実質的に誘電層の範囲内にのみイオンが注入されるように調節する。
図４ないし図７は、本実施形態に係る不揮発性メモリ素子の製造方法を概略的に示す断面図である。
図４は、半導体基板１００上に誘電層２００を形成する工程を概略的に示す図面である。
図４に示すように、半導体基板１００上に誘電層２００を形成する。半導体基板１００は、シリコン単結晶質基板などである。このような誘電層２００は、素子のスケールによってその厚さが変わるが、約５０ｎｍ以下の厚さに形成することができる。例えば、約１０ｎｍないし５０ｎｍの厚さに誘電層２００を形成する。望ましくは、約３０ｎｍの厚さに形成する。このような誘電層２００は、絶縁特性を有するシリコン酸化物のような誘電物質で形成することができる。
図５は、誘電層２００内に半導体元素をイオン注入する工程を概略的に示す図面である。
図５に示すように、誘電層２００内に半導体元素、例えば、Ｓｉ＋やＧｅ＋をイオン注入して誘電層２００のバルク内部にイオン注入層３００を形成する。
このとき、イオン注入の加速エネルギーを調節して、イオン注入層３００が誘電層２００の内部を逸脱しないようにする。すなわち、イオン注入は、誘電層２００の内部にイオンがイオン注入されることには必要十分なエネルギー条件で行われ、イオン注入されるＳｉ＋やＧｅ＋が下部の半導体基板１００にまで浸入しないように調節する。例えば、イオン注入の加速エネルギーは、約１５ＫｅＶに設定できる。
また、イオン注入は、十分なメモリウィンドウを得られるほどに高いドーズ量で行われるが、誘電層２００の絶縁特性を深刻に侵害しないようにドーズ量を調節して行われる。このようなイオン注入のドーズ量は、約１０１５／ｃｍ２ないし１０１７／ｃｍ２のドーズで行われる。望ましくは、約１.０×１０１６／ｃｍ２のドーズでイオン注入は行われる。このような場合、十分に広いメモリウィンドウを具現できる。
このようなイオン注入されたイオン注入層のＳｉ＋またはＧｅ＋は、実質的に電荷捕獲位置を提供する役割を担う。このようなイオン注入されたイオンは、実質的に無限に電荷を捕獲できる金属類似層の特性のような相対的に低いエネルギーバンドレベルを提供する。これにより、従来のナノ結晶質体メモリより大きいメモリウィンドウ、例えば、約２０Ｖ以上のメモリウィンドウを提供できる。
図６は、イオン注入層をアニーリングする工程を概略的に示す図面である。
図６に示すように、Ｓｉ＋またはＧｅ＋をイオン注入した後、イオン注入されたイオン注入層３００（図５参照）をアニーリングして、アニーリングされたイオン注入層３０１を形成する。このようなアニーリングによってイオン注入層３０１は安定化し、かつメモリウィンドウが増加する特性を改善することができる。また、このようなアニーリングは、イオン注入工程で誘電層２００に発生する損傷を改善でき、かつ誘電層２００内への注入されたイオンの均一な拡散を促進できる。
このようなアニーリングは、約９００℃ないし１１００℃の温度で行うことができる。望ましくは、約１０００℃の温度で行うことができる。
図７は、誘電層２００上にトランジスタのゲート４００を形成する工程を概略的に示す図面である。
図７に示すように、イオン注入層３０１を誘電層２００内に形成した後、誘電層２００上に後続のトランジスタ形成工程をさらに行うことができる。例えば、誘電層２００上にゲート４００を蒸着し、かつパターニングした後、ソース／ドレイン領域を形成する工程を行うことができる。
一方、図６を参照して説明したアニーリング工程は、イオン注入する工程の直後に直ちに行ってもよいが、このようなゲート４００の形成工程後に行ってもよい。
以上で説明したように形成される本実施形態に係る不揮発性メモリ素子は、従来のナノ結晶体メモリに比べて大きいメモリウィンドウを具現できる。また、イオン注入工程で電荷捕獲位置または電荷捕獲層が具現されるので、従来の場合で考慮された、点のサイズ均一度、及び、無秩序な点の位置に関する考慮が不要である。また、製造工程中に複雑な蒸着技術やマスクが要求されず、新たな物質の導入や装備の導入が要求されない。従来の場合、点（ドット）のサイズを１０ｎｍ以下に減らし難いので、約５０ｎｍ以下に小さくなると予想されるゲート長に対応し難かったが、本実施形態の場合、イオン注入工程が導入されるのみであるので、ゲート長が十分に５０ｎｍ以下の長さにすることができる。
本実施形態に係るイオン注入層の導入によるメモリウィンドウの増加効果は印加電圧による静電容量値を測定することによって立証することができる。
図８は、本実施形態に係るメモリウィンドウの増加の効果を説明するための図であって、印加電圧Ｖと正規化された静電容量（Ｃ／Ｃｏｘ）との関係を示す測定グラフである。
図８に示すように、Ｇｅ＋を注入する場合、約２０.４Ｖのメモリウィンドウを有していることが分かる。また、Ｓｉ＋を注入する場合、約１０.１Ｖのメモリウィンドウを有していることが分かる。このようなメモリウィンドウの値は、従来の約０.６Ｖまたは２.２Ｖに比べて非常に大きい値であることが分かる。このとき、各イオンのドーズ密度は、約１０１６／ｃｍ２であり、静電容量の測定は、約３００Ｋの温度で行われた。
一方、本実施形態に係るイオン注入層の導入によるメモリウィンドウの増加効果は、注入されるイオンのドーズ量に依存している。
図９ないし図１２は、本実施形態に係るメモリウィンドウの増加効果を説明するための図であって、印加電圧Ｖと正規化された静電容量（Ｃ／Ｃｏｘ）との関係を示す測定グラフである。
図９は、ｎ−Ｓｉ基板上に３０ｎｍのシリコン酸化物層を形成し、シリコン酸化物層内にＧｅ＋を約５.０×１０１５／ｃｍ２のドーズでイオン注入した場合に測定される電圧対静電容量の測定グラフである。
図１０は、ｎ−Ｓｉ基板上に３０ｎｍのシリコン酸化物層を形成し、シリコン酸化物層内にＧｅ＋を約１.０×１０１６／ｃｍ２のドーズでイオン注入した場合に測定される電圧対静電容量の測定グラフである。
図１１は、ｎ−Ｓｉ基板上に５０ｎｍのシリコン酸化物層を形成し、シリコン酸化物層内にＧｅ＋を約５.０×１０１５／ｃｍ２のドーズでイオン注入した場合に測定される電圧対静電容量の測定グラフである。
図１２は、ｎ−Ｓｉ基板上に５０ｎｍのシリコン酸化物層を形成し、シリコン酸化物層内にＧｅ＋を約１.０×１０１６／ｃｍ２のドーズでイオン注入した場合に測定される電圧対静電容量の測定グラフである。このとき、アニーリング温度は、それぞれ９５０℃、１０００℃及び１０５０℃の３つの場合として測定されている。
図９及び図１０を共に比較すれば、Ｇｅ＋が約１.０×１０１６／ｃｍ２のドーズでイオン注入される場合、メモリウィンドウの増加効果が卓越していることが分かる。また、メモリウィンドウの増加効果は、アニーリング温度にも依存するが、約１.０×１０１６／ｃｍ２のドーズの場合、約１０００℃でアニーリングされる場合が卓越したメモリウィンドウの増加効果を具現できることが分かる。
図９及び図１０を図１１及び図１２と比較すれば、誘電層のシリコン酸化物層の厚さによって、Ｇｅ＋を注入する効果が変わることが分かる。図示された結果は、シリコン酸化物層の厚さが約５０ｎｍと相対的に厚い場合に比べて、約３０ｎｍと相対的に薄い場合に、メモリウィンドウの増大効果が相対的に卓越していることを立証している。
一方、図５を再び参照すれば、イオン注入層３００は、注入されたイオンの配列でなされるが、このようなイオンは、誘電層２００を逸脱しないようにイオン注入されて誘電層２００内にのみ分布することが望ましい。実質的にイオン注入されたＧｅの濃度プロファイルは、誘電層２００の内部で限定される分布曲線を示す。
以上、本実施形態を詳細に説明したが、本発明は、これに限定されず、本発明の技術的思想内で当業者によってその変形や改良が可能であることは明白である。すなわち、本発明の技術的範囲は特許請求の範囲の記載に基づいて定めなければならない。
本発明は、不揮発性メモリ素子に関連した技術分野に適用可能である。
典型的な不揮発性メモリ素子を概略的に示す断面図である。 典型的な不揮発性メモリ素子のドレイン電流Ｉｄが流れる動作を説明するための図である。 典型的な不揮発性メモリ素子の消去及び書き込み動作を説明するための図である。 本発明の実施形態による半導体基板上に誘電層を形成する工程を概略的に示す断面図である。 本発明の実施形態による誘電層内に半導体元素をイオン注入する工程を概略的に示す断面図である。 本発明の実施形態によるイオン注入層をアニーリングする工程を概略的に示す断面図である。 本発明の実施形態による誘電層上にトランジスタのゲートを形成する工程を概略的に示す断面図である。 本発明の実施形態によるメモリウィンドウ拡張の効果を説明するための図であって、印加電圧Ｖと正規化された静電容量（Ｃ／Ｃｏｘ）との関係を示す測定グラフである。 本発明の実施形態によるメモリウィンドウ拡張の効果を説明するための図であって、印加電圧Ｖと正規化された静電容量（Ｃ／Ｃｏｘ）との関係を示す測定グラフである。 本発明の実施形態によるメモリウィンドウ拡張の効果を説明するための図であって、印加電圧Ｖと正規化された静電容量（Ｃ／Ｃｏｘ）との関係を示す測定グラフである。 本発明の実施形態によるメモリウィンドウ拡張の効果を説明するための図であって、印加電圧Ｖと正規化された静電容量（Ｃ／Ｃｏｘ）との関係を示す測定グラフである。 本発明の実施形態によるメモリウィンドウ拡張の効果を説明するための図であって、印加電圧Ｖと正規化された静電容量（Ｃ／Ｃｏｘ）との関係を示す測定グラフである。
符号の説明
１００ 半導体基板
２００ 誘電層
３００ イオン注入層
４００ ゲート

Claims (16)

  1. 半導体基板上に誘電層を形成する工程と、
    前記誘電層内に半導体元素をイオン注入して電荷捕獲位置として使われるイオン注入層を形成する工程と、
    前記誘電層上にトランジスタのゲートを形成する工程と、
    を含むことを特徴とする不揮発性メモリ素子の製造方法。
  2. 前記誘電層は、シリコン酸化物層を含むことを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
  3. 前記誘電層は、１０ｎｍないし５０ｎｍの厚さで形成されていることを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
  4. 前記イオン注入は、前記半導体元素のイオンを前記誘電層の下部の前記半導体基板に侵入しないように注入することを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
  5. 前記イオン注入は、前記半導体元素のイオンとしてＳｉ＋を前記誘電層内にイオン注入することを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
  6. 前記イオン注入は、前記半導体元素のイオンとしてＧｅ＋を前記誘電層内にイオン注入することを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
  7. 前記イオン注入は、前記半導体元素のイオンを約１０１５／ｃｍ２ないし１０１７／ｃｍ２のドーズで前記誘電層内にイオン注入することを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
  8. 前記イオン注入層を形成する工程後に、前記イオン注入層及び前記誘電層をアニーリングする工程をさらに含むことを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
  9. 前記アニーリングは、約９００℃ないし１１００℃の温度で行うことを特徴とする請求項８に記載の不揮発性メモリ素子の製造方法。
  10. 前記アニーリングは、前記イオン注入直後または前記ゲート形成以後に行われることを特徴とする請求項８に記載の不揮発性メモリ素子の製造方法。
  11. 半導体基板と、
    前記半導体基板上に形成された誘電層と、
    前記誘電層内に半導体元素をイオン注入して形成されて電荷捕獲位置として使われるイオン注入層と、
    前記誘電層上に形成されたトランジスタのゲートと、
    前記基板に形成されたソース／ドレインと、
    を備えることを特徴とする不揮発性メモリ素子。
  12. 前記誘電層は、シリコン酸化物層を含むことを特徴とする請求項１１に記載の不揮発性メモリ素子。
  13. 前記誘電層は、１０ｎｍないし５０ｎｍの厚さを有することを特徴とする請求項１１に記載の不揮発性メモリ素子。
  14. 前記イオン注入層は、前記半導体元素のイオンとしてＳｉ＋を含むことを特徴とする請求項１１に記載の不揮発性メモリ素子。
  15. 前記イオン注入層は、前記半導体元素のイオンとしてＧｅ＋を含むことを特徴とする請求項１１に記載の不揮発性メモリ素子。
  16. 前記イオン注入層は、約１０１５／ｃｍ２ないし１０１７／ｃｍ２のドーズでイオン注入された前記半導体元素のイオンを含むことを特徴とする請求項１１に記載の不揮発性メモリ素子。
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