KR100719680B1 - 비휘발성 메모리 소자 및 그 제조방법 - Google Patents
비휘발성 메모리 소자 및 그 제조방법 Download PDFInfo
- Publication number
- KR100719680B1 KR100719680B1 KR1020050114422A KR20050114422A KR100719680B1 KR 100719680 B1 KR100719680 B1 KR 100719680B1 KR 1020050114422 A KR1020050114422 A KR 1020050114422A KR 20050114422 A KR20050114422 A KR 20050114422A KR 100719680 B1 KR100719680 B1 KR 100719680B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- thickness
- film
- memory device
- insulating film
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 28
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 42
- 229920005591 polysilicon Polymers 0.000 claims abstract description 42
- 150000004767 nitrides Chemical class 0.000 claims abstract description 33
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 30
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 claims abstract description 28
- 239000011521 glass Substances 0.000 claims abstract description 26
- 239000001272 nitrous oxide Substances 0.000 claims abstract description 14
- 239000012535 impurity Substances 0.000 claims abstract description 8
- 239000002184 metal Substances 0.000 claims abstract description 8
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 6
- 239000010703 silicon Substances 0.000 claims abstract description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 19
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 10
- 229910052757 nitrogen Inorganic materials 0.000 claims description 9
- 238000009616 inductively coupled plasma Methods 0.000 claims description 7
- 230000003647 oxidation Effects 0.000 claims description 7
- 238000007254 oxidation reaction Methods 0.000 claims description 7
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 5
- 238000005468 ion implantation Methods 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 3
- 230000006870 function Effects 0.000 abstract description 5
- 150000002500 ions Chemical class 0.000 abstract 1
- 239000010408 film Substances 0.000 description 65
- 239000004065 semiconductor Substances 0.000 description 6
- 230000000903 blocking effect Effects 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 230000005527 interface trap Effects 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000010485 coping Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- -1 silicon oxy nitride Chemical class 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
- H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
Abstract
본 발명의 실시예에 의한 비휘발성 메모리 소자는, 유리기판 상에 형성된 완충 산화막과 상기 완충 산화막 상에 형성된 폴리실리콘층과 상기 폴리실리콘층 상에 순차적으로 형성된 실리콘옥시나이트라이드층(이하 SiON층)과제 1절연막과 상기 제 1 절연막 상에 형성된 질화막과 상기 질화막 상에 형성된 제 2 절연막과 상기 제 2 절연막 상에 형성된 금속 전극과 상기 폴리실리콘층의 노출 영역에 불순물 이온 주입을 통해 형성된 소오스/드레인이 포함되어 구성됨을 특징으로 한다.
이와 같은 본 발명은 유리기판 상에 비휘발성 메모리 소자의 구성을 위하여 유리기판 상에 SONOS 구조를 사용하여 비휘발성 메모리 소자를 형성할 수 있으며, 아산화질소 플라즈마를 사용하여 종래의 기술이 가진 누설전류를 저감함으로써 유리기판 상에 형성된 비휘발성 메모리가 정상적인 기능의 수행이 가능하게 하는 장점이 있다.
Description
도 1은 종래의 반도체 기판 상에 형성된 비휘발성 메모리 소자 구조를 도시한 단면도.
도 2는 종래의 유리기판 상에 형성된 비휘발성 메모리 소자 구조를 도시한 단면도.
도 3a 내지 도 3h는 본 발명의 실시예에 의한 비휘발성 메모리 소자의 제조 공정을 나타내는 공정 단면도.
도 4는 본 발명의 실시예에 의한 비휘발성 메모리 소자의 C-V 특성을 나타내는 그래프.
<도면 주요 부분에 대한 부호의 설명>
100 : 유리 기판 101 : 완충 산화막
102 : 비정질 실리콘 103 : 폴리 실리콘 층
104 : SiON층 105 : 제 1 절연막
106 : 제 2 절연막 107 : 제 3 절연막
108 : 금속 전극 109 : 소오스
110 : 드레인
본 발명은 비휘발성 메모리 소자 및 그 제조방법에 관한 것으로, 특히 유리기판 상에 형성된 비휘발성 메모리 소자 및 누설전류 저감을 위하여 아산화질소 플라즈마를 사용한 비휘발성 메모리 소자 제조방법에 관한 것이다.
일반적으로 비휘발성 메모리 소자는 플로팅 게이트형과 전하 트랩형 메모리 소자로 구분되는데, 플로팅 게이트형 메모리는 포텐셜 우물을 사용하여 기억을 유지하는 소자이고, 전하 트랩형 메모리는 질화막 내의 트랩 영역이나 질화막과 절연막 사이의 계면에 존재하는 트랩 영역에 전하를 트랩하여 기억을 유지하는 소자이다.
상기의 비휘발성 메모리 소자 중 전하 트랩형 메모리 소자의 대표적인 형태는SONOS(Silicon-Oxide-Nitride-Oxide-Semiconductor) 구조이다.
도 1은 종래의 반도체 기판 상에 형성된 SONOS 구조의 비휘발성 메모리 소자의 단면을 나타낸 도면이다.
도 1을 참조하면, 종래 SONOS 구조의 비휘발성 메모리 소자는 반도체 기판(10) 상에 제1산화막(13), 질화막(14), 그리고 제2산화막(15)의 ONO 구조를 형성하고 상기 증착된 구조 위에 게이트 전극(16)을 형성하고, 게이트 전극(16) 양측의 반도체 기판(10) 표면에 소오스(17), 드레인(18)으로 구성된다.
상기 제1산화막(13)은 터널링 산화막이라고 하며, 비휘발성 메모리에서 질화 막(14) 내의 트랩 영역이나 질화막(14) 계면의 트랩 영역으로 전자들이 터널링할 수 있는 역할을 한다. 제2산화막(15)은 블로킹 산화막이라고 하며, 질화막(14)과 게이트 전극(16) 간의 전하 이동을 막는 블로킹 역할을 한다. 상기 질화막(14)은 전하 저장을 위하여 사용되며, 전하의 저장 위치는 질화막(14) 내의 트랩 영역이나 질화막(14) 계면의 트랩 영역이다.
최근 들어 상기 비휘발성 메모리 소자를 도 1에 도시된 바와 같이 반도체 기판 상에 형성하는 것 외에 유리 기판 상에 형성하는 것이 널리 사용되고 있다.
도 2는 종래의 유리기판 상에 형성된 비휘발성 메모리 구조를 도시한 단면도이다.
도 2를 참조하면, 종래의 유리기판 상에 형성된 비휘발성 메모리 소자는 유리기판(20) 위에 유리기판(20)을 보호할 수 있도록 완충 산화막(21)을 증착하고, 플라즈마 CVD(Chemical Vapoer Deposition) 방법을 사용하여 비정절 실리콘 층을 형성한다. 상기 비정질 실리콘 층을 폴리실리콘 층(22)으로 변화시키기 위하여 상기 비정질 실리콘 층에 레이저를 조사하여 다결정화 시킨다.
또한, 상기 폴리실리콘 층(22) 상에 제1산화막(23)을 형성하고, 상기 형성된 제1산화막(23) 상에 질화막(24)을 형성하고, 상기 질화막(24) 상에 제2산화막(25)을 형성하고, 상기 제2산화막(25) 상에 게이트 전극(26)을 형성하고, 게이트 전극(26) 양측의 폴리실리콘 층(22) 표면에 고농도 불순물을 도핑함으로써 형성된 소오스(27), 드레인(28)으로 구성된다.
단, 이 경우 상기 형성된 폴리실리콘 층(22)의 표면은 매우 거칠고, 불균일 하여 유리기판 상에 비휘발성 메모리 제작시에 매우 큰 누설전류를 발생시키는 원인이 된다는 문제가 있다.
즉, 도 2에 도시된 유리기판(20) 상에서 구성된 SONOS 구조의 비휘발성 메모리 경우 폴리실리콘 층(22) 표면의 불균일과 거칠기로 인하여 누설전류가 매우 커지게 되며, 이로 인하여 프로그래밍/소거 시에 정상적인 기능이 수행되지 않는다는 단점이 있다.
본 발명은 아산화질소(N2O) 플라즈마를 사용하여 표면이 거친 폴리실리콘 층의 상부를 SiON 층으로 변환시켜 폴리실리콘 층과 제1산화막 층 사이에 SiON 층을 형성토록 함으로써, 비정질 실리콘 층의 레이저 조사에 의해 발생되는 폴리실리콘 층의 표면 불균일과 거칠기에 의해 야기되는 과도한 누설 전류를 저감시킬 수 있는 유리기판 상의 비휘발성 메모리 소자 및 그 제조 방법을 제공함에 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 실시예에 의한 비휘발성 메모리 소자는, 유리기판 상에 형성된 완충 산화막과 상기 완충 산화막 상에 형성된 폴리실리콘층과 상기 폴리실리콘층 상에 순차적으로 형성된 실리콘옥시나이트라이드층(이하 SiON층)과 제 1절연막과 상기 제 1 절연막 상에 형성된 질화막과 상기 질화막 상에 형성된 제 2 절연막과 상기 제 2 절연막 상에 형성된 금속 전극과 상기 폴리실리콘층의 노출 영역에 불순물 이온 주입을 통해 형성된 소오스/드레인이 포함되어 구성됨을 특징으로 한다.
여기서, 상기 SiON층 및 제 1절연막은 유도 결합 플라즈마 CVD 장비 내에서 아산화질소 플라즈마를 이용한 산화에 의해 형성됨을 특징으로 한다.
또한, 상기 SiON층의 두께는 약 10 내지 25Å의 두께로 형성되고, 20Å의 두께로 형성되는 것이 바람직하다.
또한, 상기 제 1절연막의 두께는 약 20 내지 40Å의 두께로 형성되고, 30Å의 두께로 형성되는 것이 바람직하며, 이는 산화실리콘층(SiO2층)으로 이루어진다.
또한, 상기 질화막은 약 50 내지 100Å의 두께로 형성되고, 상기 질화막은 80Å의 두께로 형성되는 것이 바람직하다.
또한, 상기 제 2절연막은 약 100 내지 200Å의 두께로 형성되고, 상기 제 2절연막은 150Å의 두께로 형성되는 것이 바람직하다.
또한, 본 발명의 실시예에 의한 비휘발성 메모리 소자 제조방법은, 유리기판 상에 완충 산화막이 형성되는 단계와 상기 완충 산화막 상에 폴리실리콘층이 형성되는 단계와 상기 폴리실리콘층 상에 아산화질소 플라즈마를 사용하여 실리콘 옥시나이트라이드층(이하 SiON층)와 제 1 절연막이 형성되는 단계와 상기 제 1 절연막 상에 질화막이 형성되는 단계와 상기 질화막 상에 제 2 절연막이 형성되는 단계와 상기 제 2 절연막 상에 금속 전극이 형성되는 단계와 상기 폴리실리콘층의 노출 영역에 불순물 이온 주입을 통해 소오스/드레인이 형성되는 단계가 포함되어 구성됨을 특징으로 한다.
여기서, 상기 폴리실리콘층은 상기 완충 산화막에 증착된 비정질 실리콘층에 레이저가 조사되어 형성됨을 특징으로 한다.
또한, 상기 SiON층 및 제 1절연막은 유도 결합 플라즈마 CVD 장비 내에서 아산화질소 플라즈마를 이용한 산화에 의해 형성됨을 특징으로 한다.
또한, 상기 폴리실리콘 표면 상에 형성되는 SiON층은 고 농도의 질소가 포함되어 있음을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하도록 한다.
도 3a 내지 도 3h는 본 발명의 실시예에 의한 비휘발성 메모리 소자의 제조 공정을 나타내는 공정 단면도이다.
먼저 도 3a를 참조하면, 유리기판(100) 상에 CVD 방법을 사용하여 완충 산화막(101)을 증착한다.
이 때, 상기 완충 산화막(101)은 유리기판과 추후 형성될 비휘발성 메모리 소자 사이의 불순물을 차단하기 위하여 3,000Å 정도의 두께로 증착하는 것이 바람직하다.
다음으로 도 3b에 도시된 바와 같이 상기 완충 산화막(101) 상에 비정질 실리콘층(102)을 CVD 방법을 사용하여 500~600Å 정도 증착하고, 상기 증착된 비정질 실리콘층(102)에 레이저를 조사한다.
상기 공정을 거치게 되면 도 3c에 도시된 바와 같이 상기 비정질 실리콘(102)층은 폴리실리콘층(103)으로 변환된다. 단, 상기 공정을 통해 형성된 폴리실리콘층(103)의 표면은 균일하지 않고 거친 상태를 나타내게 된다.
이에 도 3d에 도시된 바와 같이 상기 표면이 거친 폴리실리콘층(103) 상에 실리콘 옥시 나이트라이드층(이하 SiON층)(104)과 제 1절연막(105)를 순차적으로 형성한다. 여기서, 상기 제 1절연막(105)는 산화질화막(SiO2층)으로 형성될 수 있다.
이는 500℃ 이하의 저온 공정을 유지 하기 위해 유도 결합 플라즈마 CVD 장비 내에서 아산화질소 플라즈마를 이용한 산화에 의해 형성됨을 특징으로 한다.
이 때, 상기 형성된 SiON층(104)의 두께는 10~25Å 정도의 두께로 형성될 수 있으며, 20Å 정도로 형성되는 것이 바람직하며, 제 1 절연막(105)의 두께는 20~40Å 정도의 두께로 형성될 수 있으며, 30Å 정도로 형성되는 것이 바람직하다.
여기서, 상기 SiON층(104) 및 제 1절연막(105)은 동일한 장비에 의해 순차적으로 형성되는데, 폴리실리콘 표면 상에 아산화질소 플라즈마를 이용한 산화 공정을 수행할 경우 상기 폴리실리콘 상에 형성되는 절연층에 포함된 질소의 농도는 상기 폴리실리콘 표면으로부터 점차적으로 저하된다.
즉, 폴리실리콘 표면 상에 형성되는 SiON층(104)은 고 농도의 질소가 포함되어 있고, 상기 SiON층(104) 상에 형성된 제 1절연막(105)에는 질소가 거의 포함되어 있지 않게 되는 것이다.
보다 상세히 설명하면, 폴리실리콘 표면 상에 아산화질소 플라즈마를 이용한 산화 공정의 초기 단계에서는 폴리실리콘 표면에서 Si3N4 결합이 매우 빠르게 형성되면서 폴리실리콘 표면에서는 질소의 농도가 높으며, 이후 상기 절연층이 성장하면서 N2O로부터 형성된 원자화된 산소가 질소를 대처하는 현상이 나타나게 된다.
이에 따라 상기 절연층은 질소가 포함된 층의 농도를 기준으로 SiON층(104) 및 제 1절연막(105)으로 구분할 수 있게 되는 것이다.
즉, 증착된 상기 절연층의 두께가 80Å이라 가정할 경우 폴리실리콘 표면으로부터 40Å이상에서는 질소 농도가 거의 0에 가까우므로 상기 40Å 두께 이전의 절연층은 SiON층(104)이 되는 것이고, 그 이상의 절연층은 SiO2층으로서의 제 1절연막(105)이 되는 것이다.
이와 같이 형성되는 상기 SiON층(104)과 제 1절연막(105)은 기존의 폴리실리콘의 표면특성에 의해 발생되는 누설 전류를 저감토록 함으로써 전하의 프로그래밍/소거 시에 정상적인 기능이 수행되도록 한다.
다음으로 도 3e에서와 같이 상기 제 1 절연막(105) 상에 유도 결합 플라즈마 CVD를 사용하여 질화막(106)을 형성한다.
상기 질화막(106)은 50~100Å 정도의 두께로 형성될 수 있으며, 80Å 정도로 형성되는 것이 바람직하다. 또한, 상기 질화막(106)은 암모니아(NH3) 가스를 이용하거나 질소(N2) 가스를 사용하여 형성시킬 수 있으며, 질화막(106) 내의 트랩영역이나 제 1 절연막(105)와 질화막(106) 사이의 계면 트랩 영역이나 질화막(106)과 추후 형성될 제 2 절연막(도 3f의 107) 사이의 계면 트랩 영역에 전하를 트랩하여 저장할 수 있다.
그 다음 도 3f를 참조하면, 상기 질화막(106) 상에 유도 결합 플라즈마 CVD를 사용하여 제 2 절연막(107)을 형성한다. 상기 제 2 절연막(107)은 100~200Å 정도의 두께로 형성될 수 있으며, 150Å 정도로 형성되는 것이 바람직하다.
상기 제 2 절연막(107)은 유리기판 상에 형성된 비휘발성 메모리에서 게이트 전극과 전하 트랩 영역을 가진 질화막(106) 사이에서 전하의 이동을 블로킹함으로 써 블로킹 산화막의 역할을 한다.
그 다음 도 3g에 도시된 바와 같이 상기 제 2 절연막(107) 상에 금속 전극의 증착 공정 후에 사진 및 식각 공정을 수행하여 패터닝을 실행함으로써 금속 전극(108)을 형성하며, 마지막으로 도 3h에 도시된 바와 같이 상기 형성된 박막 상에서 사진 및 식각 공정을 수행하고, 상기 노출된 폴리실리콘층(103) 상에 불순물 이온 주입을 통하여 소오스(109)/드레인(110)을 형성한다.
도 4는 본 발명의 실시예에 의한 비휘발성 메모리 소자의 C-V 특성을 나타내는 그래프이다.
도 4를 참조하면, 이는 종래 형성된 폴리실리콘층의 거친 표면과 불균일한 표면 상태에 기인한 누설전류 문제로 야기된 프로그래밍/소거 특성의 비정상적인 특징을 극복하고, 정상적인 프로그래밍/소거 특성을 나타내고 있음을 확인할 수 있다.
이상에서 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하였으나, 본 발명은 이에 한정되는 것이 아니며 본 발명의 기술적 사상의 범위 내에서 당업자에 의해 그 개량이나 변형이 가능하다.
이상에서 살펴본 바와 같이, 본 발명은 유리기판 상에 비휘발성 메모리 소자의 구성을 위하여 유리기판 상에 SONOS 구조를 사용하여 비휘발성 메모리 소자를 형성할 수 있으며, 아산화질소 플라즈마를 사용하여 종래의 기술이 가진 누설전류를 저감함으로써 유리기판 상에 형성된 비휘발성 메모리가 정상적인 기능의 수행이 가능하게 하는 효과를 가지고 있다.
또한, 본 발명은SOG(System On Glass) 기술과 동일하게 적용 가능하므로 다양한 분야에의 활용이 가능하다 할 수 있다.
Claims (20)
- 유리기판 상에 형성된 완충 산화막과상기 완충 산화막 상에 형성된 폴리실리콘층과상기 폴리실리콘층 상에 순차적으로 형성된 실리콘옥시나이트라이드층(이하 SiON층)과 제 1절연막과상기 제 1 절연막 상에 형성된 질화막과상기 질화막 상에 형성된 제 2 절연막과상기 제 2 절연막 상에 형성된 금속 전극과상기 폴리실리콘층의 노출 영역에 불순물 이온 주입을 통해 형성된 소오스/드레인이 포함되어 구성됨을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서,상기 SiON층 및 제 1절연막은 유도 결합 플라즈마 CVD 장비 내에서 아산화질소 플라즈마를 이용한 산화에 의해 형성됨을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서,상기 SiON층의 두께는 약 10 내지 25Å의 두께로 형성됨을 특징으로 하는 비휘발성 메모리 소자.
- 제 3항에 있어서,상기 SiON층의 두께는 20Å의 두께로 형성됨을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서,상기 제 1절연막의 두께는 약 20 내지 40Å의 두께로 형성됨을 특징으로 하는 비휘발성 메모리 소자.
- 제 5항에 있어서,상기 제 1절연막의 두께는 30Å의 두께로 형성됨을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서,상기 제 1절연막은 산화실리콘층(SiO2층)으로 형성됨을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서,상기 질화막은 약 50 내지 100Å의 두께로 형성됨을 특징으로 하는 비휘발성 메모리 소자.
- 제 8항에 있어서,상기 질화막은 80Å의 두께로 형성됨을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서,상기 제 2절연막은 약 100 내지 200Å의 두께로 형성됨을 특징으로 하는 비휘발성 메모리 소자.
- 제 10항에 있어서,상기 제 2절연막은 150Å의 두께로 형성됨을 특징으로 하는 비휘발성 메모리 소자.
- 유리기판 상에 완충 산화막이 형성되는 단계와상기 완충 산화막 상에 폴리실리콘층이 형성되는 단계와상기 폴리실리콘층 상에 아산화질소 플라즈마를 사용하여 실리콘 옥시나이트라이드층(이하 SiON층)와 제 1 절연막이 형성되는 단계와상기 제 1 절연막 상에 질화막이 형성되는 단계와상기 질화막 상에 제 2 절연막이 형성되는 단계와상기 제 2 절연막 상에 금속 전극이 형성되는 단계와상기 폴리실리콘층의 노출 영역에 불순물 이온 주입을 통해 소오스/드레인이 형성되는 단계가 포함되어 구성됨을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
- 제 12항에 있어서,상기 폴리실리콘층은 상기 완충 산화막에 증착된 비정질 실리콘층에 레이저가 조사되어 형성됨을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
- 제 12항에 있어서,상기 SiON층 및 제 1절연막은 유도 결합 플라즈마 CVD 장비 내에서 아산화질소 플라즈마를 이용한 산화에 의해 형성됨을 특징으로 하는 비휘발성 메모리 소자 제조 방법
- 제 12항에 있어서,상기 폴리실리콘 표면 상에 형성되는 SiON층은 고 농도의 질소가 포함되어 있음을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
- 제 12항에 있어서,상기 SiON층의 두께는 약 10 내지 25Å의 두께로 형성됨을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
- 제 16항에 있어서,상기 SiON층의 두께는 20Å의 두께로 형성됨을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
- 제 12항에 있어서,상기 제 1절연막의 두께는 약 20 내지 40Å의 두께로 형성됨을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
- 제 18항에 있어서,상기 제 1절연막의 두께는 30Å의 두께로 형성됨을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
- 제 12항에 있어서,상기 제 1절연막은 산화실리콘층(SiO2층)으로 형성됨을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050114422A KR100719680B1 (ko) | 2005-11-28 | 2005-11-28 | 비휘발성 메모리 소자 및 그 제조방법 |
| US11/604,222 US7553720B2 (en) | 2005-11-28 | 2006-11-27 | Non-volatile memory device and fabrication method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050114422A KR100719680B1 (ko) | 2005-11-28 | 2005-11-28 | 비휘발성 메모리 소자 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100719680B1 true KR100719680B1 (ko) | 2007-05-17 |
Family
ID=38088055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050114422A KR100719680B1 (ko) | 2005-11-28 | 2005-11-28 | 비휘발성 메모리 소자 및 그 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7553720B2 (ko) |
| KR (1) | KR100719680B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100830329B1 (ko) * | 2006-11-20 | 2008-05-19 | 삼성에스디아이 주식회사 | 비휘발성 메모리 소자 및 그 제조방법과 이를 포함한메모리 장치 |
| KR100990534B1 (ko) * | 2008-05-29 | 2010-10-29 | 주식회사 동부하이텍 | 비휘발성 메모리 소자, 그 제조 방법 및 비휘발성 메모리소자가 내장된 평판 표시 장치의 제조 방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030090368A (ko) * | 2002-05-23 | 2003-11-28 | 삼성전자주식회사 | 소노스 게이트 구조를 갖는 낸드형 비휘발성 메모리 소자및 그 제조방법 |
| KR20050062821A (ko) * | 2003-12-18 | 2005-06-28 | 주식회사 하이닉스반도체 | 비휘발성 메모리 디바이스 및 그 제조 방법 |
| KR20050112603A (ko) * | 2004-05-27 | 2005-12-01 | 동부아남반도체 주식회사 | 플래쉬 메모리 소자 및 그 제조방법 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6365320B1 (en) * | 1995-06-07 | 2002-04-02 | Advanced Micro Devices, Inc. | Process for forming anti-reflective film for semiconductor fabrication using extremely short wavelength deep ultraviolet photolithography |
| KR20010057116A (ko) * | 1999-12-18 | 2001-07-04 | 박종섭 | 전기적 특성을 개선시키기 위한 박막 트랜지스터의 제조방법 |
| KR100367640B1 (ko) | 2000-03-28 | 2003-01-10 | 준 신 이 | Ｙ₂Ｏ₃및 ＣｅＯ₂버퍼층을 이용한 박막형 비휘발성기억소자의 제조방법 |
| TW494544B (en) * | 2001-05-03 | 2002-07-11 | Shr Min | Structure and manufacture method of non-volatile memory |
| US20050037550A1 (en) * | 2001-10-15 | 2005-02-17 | Myung-Koo Kang | Thin film transistor using polysilicon and a method for manufacturing the same |
| US6893920B2 (en) * | 2002-09-12 | 2005-05-17 | Promos Technologies, Inc. | Method for forming a protective buffer layer for high temperature oxide processing |
| KR100752214B1 (ko) * | 2003-10-16 | 2007-08-28 | 엘지.필립스 엘시디 주식회사 | 반투과형 액정표시소자의 제조방법 |
| US7576386B2 (en) * | 2005-08-04 | 2009-08-18 | Macronix International Co., Ltd. | Non-volatile memory semiconductor device having an oxide-nitride-oxide (ONO) top dielectric layer |
-
2005
- 2005-11-28 KR KR1020050114422A patent/KR100719680B1/ko active IP Right Grant
-
2006
- 2006-11-27 US US11/604,222 patent/US7553720B2/en active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030090368A (ko) * | 2002-05-23 | 2003-11-28 | 삼성전자주식회사 | 소노스 게이트 구조를 갖는 낸드형 비휘발성 메모리 소자및 그 제조방법 |
| KR20050062821A (ko) * | 2003-12-18 | 2005-06-28 | 주식회사 하이닉스반도체 | 비휘발성 메모리 디바이스 및 그 제조 방법 |
| KR20050112603A (ko) * | 2004-05-27 | 2005-12-01 | 동부아남반도체 주식회사 | 플래쉬 메모리 소자 및 그 제조방법 |
Non-Patent Citations (3)
| Title |
|---|
| 1020030090368 |
| 1020050062821 |
| 1020050112603 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100830329B1 (ko) * | 2006-11-20 | 2008-05-19 | 삼성에스디아이 주식회사 | 비휘발성 메모리 소자 및 그 제조방법과 이를 포함한메모리 장치 |
| US7880220B2 (en) | 2006-11-20 | 2011-02-01 | Samsung Mobile Display Co., Ltd. | Non-volatile memory device and fabrication method of non-volatile memory device and memory apparatus including non-volatile memory device |
| KR100990534B1 (ko) * | 2008-05-29 | 2010-10-29 | 주식회사 동부하이텍 | 비휘발성 메모리 소자, 그 제조 방법 및 비휘발성 메모리소자가 내장된 평판 표시 장치의 제조 방법 |
| US8216900B2 (en) | 2008-05-29 | 2012-07-10 | Dongbu Hitek Co., Ltd. | Nonvolatile memory device, method of manufacturing the nonvolatile memory device, and method of manufacturing flat panel display device provided with the nonvolatile memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| US7553720B2 (en) | 2009-06-30 |
| US20070122978A1 (en) | 2007-05-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6639271B1 (en) | Fully isolated dielectric memory cell structure for a dual bit nitride storage device and process for making same | |
| KR100873073B1 (ko) | 비휘발성 메모리 소자 및 그 제조방법과 이를 포함한메모리 장치 | |
| US8772059B2 (en) | Inline method to monitor ONO stack quality | |
| US20070269972A1 (en) | Method of manufacturing a semiconductor device | |
| KR20060035551A (ko) | 비휘발성 메모리 소자 및 그 제조 방법 | |
| KR100636022B1 (ko) | 반도체 장치의 박막 형성 방법 및 이를 이용한 불휘발성메모리 장치의 제조 방법. | |
| US6893920B2 (en) | Method for forming a protective buffer layer for high temperature oxide processing | |
| KR20000018524A (ko) | 비휘발성 메모리 소자 및 그의 제조방법 | |
| KR100830329B1 (ko) | 비휘발성 메모리 소자 및 그 제조방법과 이를 포함한메모리 장치 | |
| KR100719680B1 (ko) | 비휘발성 메모리 소자 및 그 제조방법 | |
| KR100667920B1 (ko) | 반도체 소자의 형성 방법 | |
| TW200425524A (en) | Method of forming a non-volatile memory device | |
| US20060105524A1 (en) | Non-volatile device manufactured using ion-implantation and method of manufacture the same | |
| JP2691385B2 (ja) | 半導体メモリー装置 | |
| KR100543209B1 (ko) | Ｓｏｎｏｓ 구조를 갖는 트랜지스터 제조 방법 | |
| US8604536B2 (en) | Semiconductor device and method of manufacturing the same | |
| KR100685742B1 (ko) | 불휘발성 메모리 장치 및 이의 제조 방법 | |
| JP2002353343A (ja) | 半導体装置およびその製造方法 | |
| US20020145162A1 (en) | Non-volatile semiconductor storage device and method for producing the same | |
| KR100611079B1 (ko) | 불휘발성 메모리 장치의 게이트 스페이서 형성 방법 | |
| US7001807B1 (en) | Fully isolated dielectric memory cell structure for a dual bit nitride storage device and process for making same | |
| KR20070014410A (ko) | 불휘발성 메모리 장치의 제조방법 | |
| WO2013148090A2 (en) | Inline method to monitor ono stack quality | |
| US8110485B2 (en) | Nanocrystal silicon layer structures formed using plasma deposition technique, methods of forming the same, nonvolatile memory devices having the nanocrystal silicon layer structures, and methods of fabricating the nonvolatile memory devices | |
| KR20060072498A (ko) | 반도체 소자와 그의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130430 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20140430 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20150430 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20180502 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20190429 Year of fee payment: 13 |