KR100667920B1 - 반도체 소자의 형성 방법 - Google Patents
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Abstract
본 발명은 반도소자의 형성 방법에 관한 것으로, 특히 EEPROM(Electrically Erasable and Programmable ROM)의 문턱 전압이 변화하는 문제를 해결하기 위하여, 중수소(Deuterium : 이하 D2) 어닐링을 실시하여 D2가 터널 산화막의 댕글링 본드가 형성된 부분의 수소 이온과 치환되도록 하되, 중수소 어닐링 공정이 제대로 수행되도록 하기 위하여 컨트롤 게이트 상부의 식각 정지막을 실리콘 산화질화막(Silicon Oxynitride)으로 형성함으로써, EEPROM의 전기적 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 형성 방법에 관한 것이다.
Description
도 1은 프로그래밍 및 지우기 작업량에 따른 EEPROM의 내구성 및 문턱전압을 측정한 결과 그래프.
도 2는 종래 기술에 따른 EEPROM 형성 방법을 도시한 단면도.
도 3은 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도.
도 4는 본 발명에 따른 중수소 어닐링 공정을 도시한 모식도.
도 5 및 도 6은 질화막 및 실리콘 산화질화막에 대한 D2의 투과 특성을 나타낸 그래프.
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 특히 EEPROM(Electrically Erasable and Programmable ROM)의 문턱 전압이 변화하는 문제를 해결하기 위하여, 중수소 어닐링을 실시하여 D2가 터널 산화막의 댕글링 본드가 형성된 부분의 수소 이온과 치환되도록 하되, 중수소 어닐링 공정이 제대로 수행되도록 하기 위하여 컨트롤 게이트 상부의 식각 정지막을 실리콘 산화질화막으로 형성하는 반도체 소자의 형성 방법에 관한 것이다.
반도체 소자 중 특히 EEPROM의 경우 프로그래밍 및 지우기 작업을 반복적으로 수행하면 할 수록 문턱 전압이 변화하여 소자의 전기적 특성이 떨어지게 되는 문제점이 발생한다.
도 1은 프로그래밍 및 지우기 작업량에 따른 EEPROM의 내구성 및 문턱 전압을 측정한 결과 그래프이다.
50만 번 이상의 프로그램 및 지우기 작업의 반복적인 수행에도 문턱 전압의 변화가 발생하지 않도록 반도체 소자를 제작해야 하지만, 도 1의 그래프를 참조한 바와 같이, 10만 번 이상부터 내구성이 감소하여 프로그래밍 작업 문턱 전압은 감소하고 지우기 작업 문턱 전압은 증가하는 것과 같이 문턱 전압 값이 변화하는 것을 볼 수 있다. 따라서, 이를 개선하기 위해서 터널 산화막(Tunnel Oxide) 및 반도체 기판의 계면 또는 플로팅 게이트 및 터널 산화막의 계면에서 발생하는 계면 전하의 증가를 억제해 주어야 하는 문제가 있다.
도 2는 종래 기술에 따른 EEPROM 형성 방법을 도시한 단면도이다.
도 2를 참조하면, 반도체 기판(10) 상부에 터널 산화막(20), 플로팅 게이트(30) 및 산화막(40), 질화막(50) 및 산화막(60)으로 구성된 ONO(Oxide Nitride Oxide) 배리어층(70)을 순차적으로 형성한다.
그 다음에는, 플로팅 게이트(30) 상부에 콘트롤 게이트(80)를 형성하고, 식각 정지 질화막(90) 및 소스/드레인 영역(95)을 형성한다. 이때, 식각 정지 질화막(90)은 후속의 콘택 형성 공정 시 미스얼라인(Misalign)에 의하여 소자분리영역(미도시)이 손상되는 것을 방지하기 위하여 형성하는 것이다.
상술한 바와 같이 형성된 EEPROM은 터널 산화막 및 반도체 기판인 실리콘 기판의 계면 또는 플로팅 게이트 및 터널 산화막의 계면에서 계면 전하량이 증가하는 문제가 있다. 그 원인에 대하여 상세히 설명하면 다음과 같다.
계면 전하량이 증가하는 것은 터널 산화막 및 실리콘 기판의 계면에 존재하는 Si-H 결합이 파괴되어 실리콘 댕글링 본드(Silicon Dangling Bond) 및 픽스드 옥사이드 차아지(Fixed Oxide Charge)가 발생하기 때문에 발생한다.
여기서, 상기 실리콘 댕글링 본드에 대하여 기술하면 다음과 같다. 실리콘 표면을 산화시켜 발생하는 실리콘과 실리콘 산화막 사이의 계면에는 산소와 미처 결합하지 못하고 실리콘만 남아 있는 결합 분자(Bonding Site)가 발생하게 되는데, 이 결합 분자가 공기중의 수소와 결합하여 Si-H 결합이 되는 것이다.
그러나, Si-H 결합은 결합력이 약하기 때문에 프로그래밍/지우기 작업을 수행하면서 발생하는 스트레스(Stress)에 의해 결합이 쉽게 깨지게 된다. 이때 다시 댕글링 본드와 픽스드 옥사이드 차아지가 발생하게 되는데 이러한 과정에서 계면 부분에 전하량이 증가하게 된다. 이러한 전하를 띤 분자들이 터널 산화막 및 실리콘 기판의 계면 또는 플로팅 게이트 및 터널 산화막의 계면에서 형성되면서 문턱 전압을 변화시키는 원인이 되는 것이다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 중수소 어닐링을 실시하여 D2가 터널 산화막의 댕글링 본드가 형성된 부분의 수소 이온과 치환되도록 하되, 중수소 어닐링 공정이 제대로 수행되도록 하기 위하여 컨트롤 게이트 상부의 식각 정지막을 실리콘 산화질화막(Silicon Oxynitride)으로 형성한다. 이와 같이 본 발명은 반도체 소자의 전기적 특성 및 신뢰성을 크게 향상시킬 수 있는 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 반도체 소자의 형성 방법은, 반도체 기판 상부에 게이트 산화막, 플로팅 게이트, ONO 배리어층 및 콘트롤 게이트를 순차적으로 형성하는 단계; 전체 상부에 실리콘 산화질화막을 형성하는 단계; 및 중수소(Deuterium) 어닐링을 수행하는 단계를 포함하는 반도체 소자의 형성 방법에 있어서, 상기 중수소 어닐링 공정은 중수소의 부피비가 10 ~ 100%가 되도록 N2 가스로 희석시킨 소스 가스를 이용하여 400 ~ 600℃의 온도에서 10분 ~ 2시간 동안 수행하는 것을 특징으로 한다.
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이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 3은 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도이다. 특히, EEPROM의 형성 방법에 대한 일 실시예에 대하여 기술하면 다음과 같다.
도 3을 참조하면, 반도체 기판(100) 상부에 EEPROM을 형성하기 위한 활성영역(110)을 정의하는 소자분리 영역(미도시)을 형성한다. 다음에는, 반도체 기판(100) 전면에 터널 산화막(120)을 증착하고 패터닝 한다.
그 다음에는, 터널 산화막(120) 상부에 플로팅 게이트(130)를 형성하고 플로팅 게이트(130)의 측벽 및 상부에 산화막(140), 질화막(150) 및 산화막(160)으로 구비된 ONO(Oxide-Nitride-Oxide) 배리어층(170)을 형성한다.
그 다음에는, 폴리실리콘층을 형성한 후 패터닝하여 플로팅 게이트(130)를 도포하는 콘트롤 게이트(180)를 형성한다. 여기에서, 플로팅 게이트(130) 및 콘트롤 게이트(180)는 도핑된 폴리실리콘(doped polysilicon)으로 형성하는 것이 바람직하다. 일반적으로 콘트롤 게이트(180)는 플로팅 게이트(130)보다 불순불이 더 많이 도핑 된 폴리실리콘으로 형성된다.
마지막으로, 후속의 식각 공정에서 오정렬에 의한 EEPROM 및 소자분리영역이 손상되는 것을 방지하기 위하여 콘트롤 게이트(180)를 포함한 전체 구조상에 식각 정지막으로 실리콘 산화질화막(Silicon Oxynitride)(190)을 형성한다. 이때, 실리콘 산화질화막(190)을 형성하는 공정은 300 ~ 600 ℃의 온도에서 PECVD 또는 LPCVD 방법으로 수행하는 것이 바람직하다. 또한, 실리콘 산화질화막 형성 공정은 SiH4, DCS, Si2H6 및 이들 조합 중 어느 하나와, NH3/O2 혼합가스, N2O 및 이들의 조합 중 어느 하나를 혼합하여 소스 가스로 이용하는데, SiH4, DCS(Dichlorosilane) 및 Si2H6 는 실리콘의 소스가 되고, NH3/O2 혼합가스 및 N2O는 산화질화막의 소스가 된다.
후속 공정으로, 터널 산화막에서의 문턱 전압 변화를 방지하기 위하여 중수소 어닐링을 수행한다. 이때, 중수소 어닐링 공정은 중수소의 부피비가 10 ~ 100%가 되도록 N2 가스로 희석시킨 소스 가스를 이용하여 400 ~ 600℃의 온도에서 10분 ~ 2시간 동안 수행하는 것이 바람직하다.
도 4는 본 발명에 따른 중수소 어닐링 공정을 도시한 모식도이다.
도 4를 참조하면, 도 3의 ⓐ 영역을 확대한 것으로 실리콘으로 구성된 반도 체 기판(200) 상부에 실리콘 산화막(SiO2 : 210)이 형성되어 있다. 이때, 실리콘 댕글링 본드(220) 부분이 존재하는데 어닐링 공정에서 중수소(D2)가 실리콘 산화질화막 및 ONO 배리어층을 통하여 터널 산화막에 주입되면서 댕글링 본드를 제거할 수 있다. 즉, 댕글링 본드는 Si-H 결합에 의해 발생하는데 D2가 수소 이온과 치환되어 실리콘과 강한 결합력을 같게 되는 것이다. 따라서, 종래의 기술에서 문제가 되는 Si-H의 약한 결합력 때문에 댕글링 본드가 쉽게 형성되었다 소멸되는 과정에서 계면 부분에 전하량이 증가하는 문제가 해결될 수 있다. 또한, 실리콘 기판 계면 또는 플로팅 게이트 및 터널 산화막의 계면에서 형성되면서 문턱 전압을 변화시키는 원인을 방지할 수 있다.
도 5 및 도 6은 질화막 및 실리콘 산화질화막에 대한 D2의 투과 특성을 나타낸 그래프이다.
도 5는 종래 기술에서 사용되는 식각 정지막으로 질화막을 사용한 경우의 실험 결과로 터널 산화막을 100Å 성장시키고 그 상부에 플로팅 게이트 폴리실리콘층을 2000Å 성장시킨 후 중수소 어닐링을 실시한 경우 및 터널 산화막/폴리실리콘층(100Å/2000Å) 상부에 질화막을 2000Å증착한 후 중수소 어닐링 공정을 수행한 경우에 대한 SIMS 농도 분석 결과이다. D2가 질화막을 거의 투과하지 못하는 것을 볼 수 있다.
도 6은 실리콘 산화질화막을 식각 정지막 사용한 경우의 실험 결과로, 도 5와 비교하면 D2가 질산화막을 쉽게 투과함을 알 수 있다. 따라서, 중수소 어닐링 공정을 수행한 경우에 댕글링 본드를 용이하게 제거할 수 있고, 문턱 전압의 변화를 방지할 수 있다. 또한, 실리콘 산화질화막은 건식 식각시 소자분리영역의 산화막층과 충분한 선택비를 가지고 있으므로 식각 정지막으로서의 기능도 충분하게 수행할 수 있다.
상술한 바와 같이, 본 발명은 중수소 어닐링을 실시하여 D2가 터널 산화막의 댕글링 본드를 제거하도록 함으로써 EEPROM과 같은 반도체 소자의 문턱전압 변화를 방지할 수 있도록 하되, 컨트롤 게이트 상부의 식각 정지막으로 실리콘 산화질화막으로 형성함으로써, 반도체 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
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- 반도체 기판 상부에 게이트 산화막, 플로팅 게이트, ONO 배리어층 및 콘트롤 게이트를 순차적으로 형성하는 단계;전체 상부에 실리콘 산화질화막을 형성하는 단계; 및중수소(Deuterium) 어닐링을 수행하는 단계를 포함하는 반도체 소자의 형성 방법에 있어서,상기 중수소 어닐링 공정은 중수소의 부피비가 10 ~ 100%가 되도록 N2 가스로 희석시킨 소스 가스를 이용하여 400 ~ 600℃의 온도에서 10분 ~ 2시간 동안 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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