KR100336230B1 - 프로그램화가능한반도체디바이스와그제조방법 - Google Patents

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Abstract

본 발명은 프로그램화가능한 반도체 디바이스와 그 제조 방법을 제공한다. 본 발명의 반도체 디바이스는 적어도 부분적으로 실리콘으로 구성된 기판과, 상기 기판상에 형성된 유전체층과, 상기 유전체층상에 형성된 제어 게이트를 구비하며, 상기 유전체층이 상당농도의 수소 동위원소를 함유한다.

Description

프로그램화가능한 반도체 디바이스와 그 제조 방법{INCREASED CYCLE SPECIFICATION FOR FLOATING-GATE AND METHOD OF MANUFACTURE THEREOF}
본 발명은 일반적으로 반도체 디바이스에 관한 것으로서, 특히 상당농도의 중수소를 함유하는 플래시 EEPROM 구조를 갖는 반도체 디바이스에 관한 것이다.
플로팅 게이트 애벌란쉬-인젝션 MOS 트랜지스터(Floating-Gate Avalanche -injection MOS transistor : "FAMOS")와, 플로팅 게이트 터널-산화물 트랜지스터(Floating-Gate tunnel-oxide transistor : "FLOTOX")와 같은 반도체 디바이스에서 실리콘을 사용하는 것이 이미 공지되어 있다. 동시에 이러한 디바이스의 시간경과 열화는 핫 캐리어 열화 효과라고 한다. 통상 FAMOS 와 FLOTOX 구조는 많은 프로그램에 견뎌야 하고, 또 적어도 104회의 소거 작용에도 견뎌야 한다. 많은 프로그램 동작 및 소거 작용 후에는, 역치값 전압 윈도우(즉, 프로그램 작동 및 소거 작용후의 차이)가 감소하는데, 그 이유는 계면 트랩, 주입 효율 및 전류 누설의 관점으로부터 산화물의 품질의 열화로 인한 것이다.
이 계면 트랩은 이러한 반도체 디바이스의 전류 플로우에 의해 생성되는 결함이 원인인 것으로 판단되며, 또한 이들 결함 상태는 캐리어의 이동성과 수명을 저감시켜 반도체 디바이스의 성능을 열화시킨다. 대부분의 경우에, 기판은 실리콘을 포함하며, 이러한 결함은 에너지 갭내에 인가되는 인가된 바이어스에 일부 의존해서 반도체 디바이스내의 전하 캐리어를 제거하거나 불필요한 전하 캐리어를 부가하는 것에 의한 상태를 도입하는 댕글링 본드(dangling bonds)(즉, 불포화 실리콘 결합)로 인해서 야기되는 것으로 생각된다. 댕글링 본드는 반도체 디바이스의 표면 또는 계면에서 주로 발생되지만, 공극, 미세구멍 및 전위의 장소에서 발생하며, 불순물에도 관련이 있다. 이와 같은 댕글링 본드에 의해 야기되는 문제를 해결하기 위해서, 수소 패시베이션 프로세스(hydrogen passivation process)가 이용되며, 이러한 디바이스의 제조시에 공지된 것이며 일반적으로 확립된 처리이다.
수소 패시베이션 프로세스에 있어서, 반도체 디바이스의 작동에 영향을 미치는 결함은 수소가 댕글링 본드 사이트에서 실리콘과 결합되는 경우에 제거될 수 있는 것으로 판단된다. 한편, 수소 패시베이션 프로세스는 이들 댕글링 본드와 관련된 직접적인 문제를 해결할 수 있지만, 시간경과 열화의 문제를 영구적으로 해결될 수 없는데, 그 이유는 패시베이션 프로세스에 의해 부가된 수소 원자는 "핫 캐리어 효과"에 의해 이전의 댕글링 본드 사이트로부터 "탈착", 즉 제거될 수 있기 때문이다.
핫 캐리어는 전압이 반도체 디바이스의 전극에 가해질 때에 높은 운동 에너지를 갖고 있는 전자 또는 홀(hole)이다. 이러한 작동 상태에 있어서, 수소 패시베이션 프로세스에 의해 부가된 수소 원자는 핫 전자에 의해 추출된다. 이러한 수소 탈착은 디바이스의 성능의 열화 또는 시간경과 열화의 원인이 된다. 확립된 이론에 의하면, 이러한 시간경과 열화 프로세스는 수소를 실리콘 기판 표면 또는 이산화실리콘 계면으로부터 탈착을 자극하는 핫 캐리어의 결과로 발생한다. 이러한 핫 캐리어 효과는 특히 비례적으로 보다 큰 전계가 이용될 수 있는 소형의 반도체 디바이스의 경우에는 문제가 된다.
따라서, 본 발명의 목적은 종래의 수소 패시베이션 프로세스에 의해 패시베이션 처리된 디바이스가 갖는 효율의 시간경과 열화를 갖지 않는 새로운 반도체 디바이스 및 그 제조 방법을 제공하는 것이다.
종래 기술의 상술한 문제점을 해결하기 위해서, 본 발명은 프로그램화가능한 반도체 디바이스와 그 제조 방법을 제공한다. 본 발명의 반도체 디바이스는 일 실시예에서 적어도 부분적으로 실리콘을 포함하는 기판과, 상기 기판상에 형성된 유전체층과, 상기 유전체층상에 형성된 제어 게이트를 포함한다. 이 유전체층은 상당농도의 수소 동위원소를 함유한다. 본 발명의 일 실시예에 있어서, 기판은 적어도 하나의 도핑 영역을 갖는다. 당해 기술분야의 숙련자들은 본 발명이 하나 이상의 도핑 영역을 내부에 구비하는 반도체 디바이스를 형성하는데 이용될 수 있다는 것을 이해할 수 있을 것이다.
따라서, 본 발명은 프로그램화가능한 반도체 디바이스의 유전체층을 패시베이션 처리하기 위해서 보통의 수소 대신에 수소 동위원소를 이용한다. 본 발명의 목적을 위해서, "상당농도(substantial concentration)"란 수소 동위원소를 적어도 약 1016㎝-3의 농도로 함유한 것을 의미한다.
본 발명의 일 실시예에 있어서, 수소 동위원소는 중수소이다. 그러나, 본 발명의 주요 원리는 보다 더 무거운 수소 동위원소에 적용될 수 있다.
본 발명의 일 실시예에 있어서, 반도체 디바이스는 제어 게이트에 근처에 플로팅 게이트(a floating gate)를 더 포함한다. 이 반도체 디바이스는 플로팅 게이트 애벌란쉬-인젝션 메탈 산화물 반도체 트랜지스터("FAMOS")와, 플로팅 게이트 터널-산화물 반도체 트랜지스터("FLOTOX")로 구성된 그룹으로부터 선택된다. 이러한 특정예의 일 실시예에 있어서, 전술한 바와 같이 플로팅 게이트는 상당농도의 수소 동위원소를 함유하며, 다른 실시예에 있어서, 플로팅 게이트는 중수소화 폴리실리콘이다. 물론, 본 발명은 다른 공지된 또는 후에 발견되는 프로그램화가능한 반도체 디바이스에도 적용될 수 있다.
본 발명의 일 실시예에 있어서, 제어 게이트는 상당농도의 수소 동위원소를 함유한다. 이 특정예의 일 실시예에 있어서, 제어 게이트는 중수소화 폴리실리콘이다.
본 발명의 일 실시예에 있어서, 수소 동위원소는 유전체층과 제어 게이트 사이의 계면 트랩을 감소시킨다. 또한, 수소 동위원소가 존재하는 경우에, 이 수소 동위원소는 기판과 유전체층 사이의 계면 트랩 및 폴리실리콘, 제어 게이트 및 플로팅 게이트 사이의 계면 트랩을 감소시킨다. 이들 계면 트랩은 시간이 지나감에 따라 성장하며, 결국에는 디바이스를 프로그램화되기 보다 어렵게 한다. 그러나, 유전체층내에 수소 동위원소가 존재하는 것에 의해 계면 트랩이 감소되며, 이에 의해 디바이스가 프로그램화되고 소거될 수 있는 사이클의 수를 증가시킨다.
본 발명의 일 실시예에 있어서, 유전체층은 중수소화 증기, 중수소화 테트라에틸오소실란(TEOS) 또는 중수소화 실란(SiD4)으로 구성된 그룹으로부터 선택된 가스로 형성된다.
상술한 것은 당 업자들이 하기의 상세한 설명으로부터 이해할 수 있는 바와 같이 본 발명의 바람직한 그리고 선택적인 특징부를 광범위하게 요약하고 있다. 본 발명의 추가 특징은 이후에 개시되어 있으며, 본 발명의 특허청구범위의 요지를 형성한다. 당해 기술분야의 숙련자들은 본 발명과 동일한 목적을 수행하기 위한 다른 구조를 설계 또는 변형하는 기초로서 상세한 설명 및 특정예가 사용되었다는 것을 이해해야 한다. 당해 기술분야의 숙련자들은 또한 상기와 균등한 구조는 넓은 의미에서 본 발명의 정신 및 요지로부터 벗어나지 않는다는 것을 이해해야 한다.
도 1은 적층형 게이트 플래시 EEPROM 디바이스의 개략적인 단면도,
도 2는 분리형 게이트 플래시 EEPROM 디바이스의 개략적인 단면도,
도 3은 피크 기판 전류 조건에서 트랜지스터상에서 실행되는 핫 캐리어 스트레스 실험결과를 나타내는 그래프,
도 4는 트랜지스터의 수명과 기판 전류의 관계를 나타내는 도면.
도면의 주요부분에 대한 부호의 설명
10 : 반도체 디바이스12, 32 : 기판
18 : 산화물층20 : 게이트
22 : 폴리실리콘층26 : 유전체층
30 : 분리형 게이트 EEPROM 디바이스36 : 플로팅 게이트
38 : 유전체층40 : 제어 게이트
본 발명의 보다 완전한 이해를 위해서, 첨부도면과 관련하여 이하의 상세한 설명을 참조한다.
우선 도 1을 참조하면, 본 발명의 반도 디바이스(10)는 적층형 게이트 플래시 EEPROM 구조를 내부에 구비한 것을 도시하는 개략적인 단면도를 도시한 것이다. 일 실시예에 있어서, 반도체 디바이스(10)는 기판을 구비하고, 이 기판(12)내에 종래의 방법으로 소스 영역(14) 및 드레인 영역(16)이 각기 형성되어 있다. 기판(12)은 Si, Ge, GaAs 또는 다른 공지되거나 이러한 반도체 디바이스의 제조에 적당한 후에 발견된 재료를 포함할 수 있다. 그러나, 바람직한 실시예에 있어서, 기판(12)은 적어도 일부에는 Si를 함유한다.
본 발명의 다른 실시예에 있어서, 반도체 디바이스(10)는 상당농도의 수소동위원소를 함유하는 산화물층(18)을 포함한다. 본 명세서에 있어서, "상당농도(substantial concentration)"란 수소 동위원소를 적어도 약 1016㎝-3의 농도로 함유한 것으로 규정된다. 이러한 실시예에 있어서, 산화물층(18)은 수소 동위원소의 증기의 존재하에서 열성장되어 형성된다. 본 발명의 목적을 위해서 수소 동위원소의 증기는 수소 동위원소를 가능한한 높은 농도로 갖고 있어야 한다. 그러나, 보다 바람직한 실시예에 있어서, 보통의 수소는 증기내에 1ppm을 초과하지 않아야 한다. 일 실시예에 있어서, 수소 동위원소의 증기는 중수소증기(D2O)이지만, 본 발명의 개념은 다양한 수소 동위원소의 이온 형태를 포함해서 보다 무거운 수소 동위원소에도 적용될 수 있다.
선택적으로, 산화물층(18)은 중수소와 같은 상당농도의 수소 동위원소를 함유하는 혼합 가스로부터 화학적으로 침착될 수 있다. 이러한 가스 및 혼합 가스의 대표적인 예로서 중수소화 실란과 산소(SiD4+ O2), 중수소화 실란과 산화질소(SiD4+ N2O), 중수소화 테트라에틸오소실란(TEOS, Si(OC2D5)4), 중수소화 실란(SiD4), 또는 중수소화 디클로로실란과 산화질소(SiCl2D2+ N2O)를 들 수 있다. 다른 혼합 가스를 이용해서 반도체 디바이스(10)내에 산화물층을 형성할 수 있지만, 이 혼합 가스는 상당농도의 수소 동위원소를 함유하고 있다. 바람직한 실시예에 있어서, 보통의 수소 또는 동위원소가 아닌 수소(일반 수소)는 혼합 가스내에 1ppm을 초과하지 않아야 한다. 수소 동위원소는 종래의 처리 조건하에서 구조체내에 도입될 수있지만, 이와 같은 재료를 침착하는데 이용된 혼합 가스가 상당농도의 수소 동위원소를 함유하고 있다는 점에서 본 발명은 종래 기술과 상이하다. 패시베이션이 행해지는 압력은 대기압 이상 또는 대기압 이하 모두 가능하며, 가스상 재료의 유속은 침착에 사용되는 장치에 따라서 결정된다. 바람직한 형성 속도를 부여하기 위해서 이러한 조건은 분당 약 0.01nm 내지 약 10.0nm의 범위이다. 그러나, 보다 바람직한 실시예에 있어서, 형성 속도는 층에 따라서 상이하며, 약 0.5nm 내지 약 3nm이다.
산화물층(18)이 수소 동위원소로 패시베이션 처리되는 경우에, 산화물층(18)내의 댕글링 본드 사이트가 수소 동위원소에서 점유되고 있다. 이러한 패시베이션 처리가 플래시 EEPROM 디바이스내의 열화를 크게 감소시킨다. 그 이유는 댕글링 본드 사이트는 디바이스내의 전하 캐리어를 제거하고 불필요한 전하 캐리어를 추가하는 것에 더 이상 이용되지 않기 때문이다. 더욱이, 수소 동위원소는 기판(12)내에서 파쇄되기 어렵게 결합을 형성하고, 그 결과 신뢰성이 있는 광학 디바이스 또는 전기 디바이스를 제공한다. 댕글링 본드가 파쇄되기 보다 어렵게 되는 것에 대한 설명은 수소 동위원소는 보통의 수소보다 질량이 크고, 이 때문에 수소 동위원소를 제거하기 곤란하기 때문이다. 따라서, 산화물층(18)내의 수소 동위원소의 존재에 의해 종래 기술보다 우수한 이점을 제공한다.
또한, 도 1에 도시된 바와 같이, 게이트(20)를 형성하기 위해서 종래의 프로세스를 이용하여 폴리실리콘층(22)이 산화물층(18)상에 침착, 도핑 및 에칭된다. 수소 동위원소가 폴리실리콘층(22)내에 종래의 프로세스를 이용하여 도입되지만,폴리실리콘층(22)을 침착하는데 이용되는 가스는 상당농도의 수소 동위원소를 함유하고 있다. 이러한 가스의 대표적인 예로는 중수소화 실란(SiD4)이 있다. 다른 혼합 가스를 이용하여 다양한 폴리실리콘 구조를 반도체 디바이스(10)내에 형성할 수 있는데, 이러한 혼합 가스는 상당농도의 수소 동위원소를 함유하고 있어야 한다. 바람직한 실시예에 있어서, 보통의 수소 또는 동위원소가 아닌 수소(일반 수소)는 혼합 가스내에 1ppm을 초과하지 않아야 한다. 종래의 프로세스는 재료를 침착하는데 이용되지만, 가스는 상당농도의 수소 동위원소를 함유하고 있어야 한다. 패시베이션이 행해지는 압력은 대기압 이상 또는 대기압 이하 모두 가능하며, 가스상 재료의 유속은 침착에 사용되는 장치에 따라서 결정된다. 바람직한 형성 속도를 부여하기 위해서 이러한 조건은 분당 약 0.01nm 내지 약 10.0nm의 범위이다. 그러나, 보다 바람직한 실시예에 있어서, 형성 속도는 층에 따라서 상이하며, 약 0.5nm 내지 약 3nm이다.
폴리실리콘층(22)상에는 유전체층(26)이 형성되어 있다. 이러한 유전체층(26)은 종래의 프로세스를 이용하여 형성되지만, 형성하는데 사용되는 혼합 가스가 중수소와 같은 상당농도의 수소 동위원소를 함유하고 있다는 점에서 본 발명은 종래의 프로세스와 상이하다. 이러한 가스 및 혼합 가스의 대표적인 예로서 중수소화 실란과 산소(SiD4+ O2), 중수소화 실란과 산화질소(SiD4+ N2O), 중수소화 테트라에틸오소실란(TEOS, Si(OC2D5)4), 중수소화 실란(SiD4), 또는 중수소화 디클로로실란과 산화질소(SiCl2D2+ N2O)를 들 수 있다. 다른 혼합 가스를 이용해서반도체 디바이스(10)내에 이러한 유전체층을 형성할 수 있지만, 이 혼합 가스는 상당농도의 수소 동위원소를 함유하고 있다. 바람직한 실시예에 있어서, 보통의 수소 또는 동위원소가 아닌 수소(일반 수소)는 혼합 가스내에 1ppm을 초과하지 않아야 한다. 종래의 프로세스를 이용하여 재료를 침착시킬 수 있는데, 이와 같은 재료를 침착하는데 이용된 가스가 상당농도의 수소 동위원소를 함유하고 있다는 점에서 본 발명은 종래 기술과 상이하다. 패시베이션이 행해지는 압력은 대기압 이상 또는 대기압 이하 모두 가능하며, 가스상 재료의 유속은 침착에 사용되는 장치에 따라서 결정된다. 바람직한 형성 속도를 부여하기 위해서 이러한 조건은 분당 약 0.01nm 내지 약 10.0nm의 범위이다. 그러나, 보다 바람직한 실시예에 있어서, 형성 속도는 약 0.5nm 내지 약 3nm이다. 그러나, 침착 속도는 층의 소망의 두께 및 균일성에 따라서 상술한 값에서 변화될 수 있다.
유전체층(26)이 수소 동위원소로 패시베이션 처리되는 경우에, 유전체층(26)내의 댕글링 본드 사이트는 전술한 바와 같이 수소 동위원소에 의해 점유된다. 이러한 보다 강한 수소 동위원소/실리콘 사이의 결합이 열화 속도가 실질적으로 보다 느리고 보다 강한 유전체층을 제공한다.
도 1을 계속해서 참조하면, 제어 게이트(28)가 유전체층(26)상에 형성되어 있다. 제어 게이트(28)는 폴리실리콘과 같은 종래의 프로세스와 재료에 의해 형성될 수 있다. 그러나, 일 실시예에 있어서, 제어 게이트(28)는 상당농도의 수소 동위원소를 함유하는 도핑 폴리실리콘을 포함할 수 있다. 이러한 실시예에 있어서, 제어 게이트(28)는 종래의 프로세스에 의해 형성되지만, 제어 게이트(28)를 형성하는데 이용되는 가스는 중수소화 실란(SiD4)과 같은 상당농도의 수소 동위원소를 함유하고 있다.
수소 동위원소가 폴리실리콘층(22), 유전체층(26) 또는 제어 게이트(28)내에 도입되는 경우에, 계면 트랩, 주입 효율 및 전류 누설의 관점으로부터 산화물의 품질을 열화시킴이 없이 프로그램 사이클 및 소거 사이클이 대폭 증가해도 이에 견딜 수 있는 적층형 게이트 플래시 EEPROM 구조가 제공된다.
이제 도 2를 참조하면, 반도체 디바이스에 이용될 수 있는 분리형 게이트 플래시 EEPROM 디바이스(30)가 도시되어 있다. 일 실시예에 있어서, 분리형 게이트 플래시 EEPROM 디바이스(30)는 종래의 프로세스에 따라서 도핑 형성된 반도체 기판(32)상에 형성된다. 분리형 게이트 산화물(34), 즉 터널 산화물은 종래의 프로세스를 이용하여 기판상에 형성된다. 그러나, 필요에 따라서, 수소 동위원소는 적층형 게이트 구조에 대해서 상술한 것과 동일한 방법으로 분리형 게이트 산화물(34)에 도입될 수 있다.
분리형 게이트 EEPROM 디바이스(30)는 플로팅 게이트(36)를 더 포함한다. 적층형 게이트 EEPROM 디바이스내의 플로팅 게이트의 경우와 유사하게, 플로팅 게이트(36)는 종래의 프로세스에 의해 바람직하게 폴리실리콘 재료로 제조될 수 있다. 그러나, 선택적으로 상당농도의 수소 동위원소를 도 1의 적층형 게이트 구조의 플로팅 게이트에 대해서 상술한 것과 동일한 프로세스에 의해서 분리형 게이트 EEPROM 디바이스내에 도입될 수 있다.
플로팅 게이트(36)상에는 유전체층(38)이 형성되어 있다. 바람직한 실시예에 있어서, 유전체층(38)은 적층형 게이트 구조의 유전체층에 대해서 상술한 것과 동일한 방법으로 유전체층(38)내에 도입될 수 있는 상당농도의 수소 동위원소를 포함한다.
또한, 분리형 게이트 EEPROM 디바이스(30)는 제어 게이트(40)를 포함한다. 제어 게이트(40)는 종래의 프로세스에 따라서 형성된다. 선택적으로, 제어 게이트(40)는 도 1의 적층형 게이트 구조의 제어 게이트에 대해서 상술한 것과 동일한 재료 및 프로세스를 이용하여 그내에 상당농도의 수소 동위원소가 도입될 수 있다.
수소 동위원소가 분리형 게이트 산화물(34), 플로팅 게이트(36), 유전체층(38) 또는 제어 게이트(40)내로 도입되는 경우에, 계면 트랩, 주입 효율 및 전류 누설의 관점으로부터 산화물의 품질을 열화시킴이 없이 프로그램 사이클 및 소거 사이클이 크게 증가해도 이에 견딜 수 있는 분리형 게이트 플래시 EEPROM 구조가 제공된다. 적층형 게이트 및 분리형 게이트 구조를 특별히 상술하였지만, 다른 EEPROM 및 플래시 EEPROM 구조가 본 발명의 영역내에 포함된다는 것을 쉽게 이해할 수 있다.
선택적으로 또는 상술한 프로세스에 추가하여, 수소 동위원소의 반도체 디바이스로의 도입 시기는 제조 프로세스중의 모든 시간에 또는 프로세스의 종료시에 그리고 디바이스를 봉입하기 직전에 이뤄질 수 있다. 이러한 실시예에 있어서, 수소 동위원소는 약 10분 내지 2시간 또는 그 이상의 범위의 시간 주기 동안 형성 가스 어닐링 단계에서 약 200℃ 내지 약 1000℃의 온도 범위에서 도입된다. 형성 가스는, 예를 들면 질소와 수소 동위원소의 혼합물 또는 보통의 수소와 수소 동위원소의 혼합물일 수 있다. 이러한 어닐링 단계는 상술한 바와 같이 상당농도의 수소 동위원소가 혼합 가스내에 존재하는 것 이외에는 공지되어 있다.
도 3은 피크 기판 전류 상태에 있어서 트랜지스터상에서 실행되는 핫 캐리어 스트레스 실험결과를 도시한 그래프이다. 핫 캐리어에 의해 야기된 계면 손상은 NMOS 트랜지스터의 선형 트랜스컨덕턴스(gm) 및 역치값 전압(Vth)의 변화를 모니터함으로써 관측된다. 또한, 도 3은 역치값 전압(Vth)의 열화와 스트레스 시간의 관계를 도시한 것이다. 도 3의 그래프에 도시된 바와 같이, 보통의 수소로 패시베이션 처리된 트랜지스터의 열화(Ｏ 표시)는 중수소로 패시베이션 처리된 디바이스에 대해서 관찰된 열화(□ 표시) 보다 상당히 높다. 중수소로 패시베이션 처리된 디바이스에 대한 역치값 전압은 104분의 주기에 걸쳐서 단지 약 1.05V로 상승되는 것에 반하여, 동일한 시간 주기 동안에 수소로 패시베이션 처리된 디바이스에 대한 역치값 전압은 1.3V로 증가되었다.
도 4는 NMOS 트랜지스터의 수명과 기판 전류의 관계를 나타내는 그래프이다. 이러한 데이터로부터 수소 동위원소(예를 들면 중수소)로 어닐링 처리된 디바이스는 채널 핫 일렉트론 스트레스(channel hot electron stress)하에서도 보다 강하다는 것을 알 수 있다. 외삽된 트랜지스터의 수명은 다양한 열화 기준을 이용하여 표시된다. 수소 어닐링 프로세스와 중수소 어닐링 프로세스 사이의 큰 수명 차이가 명백하다. 본 발명에 의해 NMOS 디바이스와 반도체 디바이스 사이의 구조가 유사한 경우에는, 동등한 효과가 반도체 디바이스와 NMOS 디바이스에서 동일하게 나타난다.
전술한 바와 같이, 당해 기술분야의 숙련자들은 본 발명의 바람직한 여러 특징을 보다 넓게 파악하여 본 발명의 상세한 설명을 더 잘 이해할 것이다. 당해 기술분야의 숙련자들은 본 발명과 같은 목적을 달성하기 위한 다른 구조를 설계 또는 변형하는데 개시된 개념 및 특정한 실시예를 기본으로 용이하게 사용할 수 있다는 것을 이해하여야 한다. 당해 기술분야의 숙련자들은 또한 상기와 균등한 구조는 넓은 의미에서 본 발명의 정신 및 요지로부터 벗어나지 않는다는 것을 이해해야 한다.
본 발명은 본 발명의 반도체 디바이스는 적어도 부분적으로 실리콘으로 구성된 기판과, 상기 기판상에 형성된 유전체층과, 상기 유전체층상에 형성된 제어 게이트를 구비하며, 종래의 디바이스에 나타나는 효율 저하가 나타나지 않는 프로그램화가능한 반도체 디바이스 및 그 제조 방법을 제공하는 효과가 있다.

Claims (18)

  1. 프로그램화가능한 반도체 디바이스에 있어서,
    기판과,
    상기 기판상에 형성된 유전체층과,
    상기 유전체층상에 형성된 제어 게이트를 포함하며;
    상기 유전체층은 적어도 1016㎝-3농도의 중수소(deuterium)를 함유하며, 수소 농도가 상기 중수소 농도의 1ppm을 초과하지 않으며, 상기 농도의 중수소로 인해 핫 캐리어 스트레스와 관련된 열화가 실질적으로 감소되는
    프로그램화가능한 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 제어 게이트에 근접해서 형성된 플로팅 게이트(a floating gate)를 더 포함하며,
    상기 반도체 디바이스가 플로팅 게이트 애벌란쉬-인젝션 반도체 트랜지스터(Floating-Gate Avalanche-injection semiconductor transistor)(FAMOS)와, 플로팅 게이트 터널-산화물 반도체 트랜지스터(Floating-Gate tunnel-oxide semiconductor transistor)(FLOTOX)로 구성되는 그룹으로부터 선택되는
    프로그램화가능한 반도체 디바이스.
  3. 제 2 항에 있어서,
    상기 플로팅 게이트가 적어도 1016㎝-3농도의 중수소를 함유하는
    프로그램화가능한 반도체 디바이스.
  4. 제 3 항에 있어서,
    상기 플로팅 게이트가 중수소화 폴리실리콘인
    폴리실리콘인 프로그램화가능한 반도체 디바이스.
  5. 제 1 항에 있어서,
    상기 제어 게이트가 적어도 1016㎝-3농도의 중수소를 함유하는
    프로그램화가능한 반도체 디바이스.
  6. 제 5 항에 있어서,
    상기 제어 게이트가 중수소화 폴리실리콘인
    프로그램화가능한 반도체 디바이스.
  7. 제 1 항에 있어서,
    상기 중소수가 상기 유전체층과 상기 제어 게이트 사이의 계면트랩(interface traps)을 감소시키는
    프로그램화가능한 반도체 디바이스.
  8. 제 1 항에 있어서,
    상기 유전체층이 중수소화 증기, 중수소화 실란 또는 중수소화 테트라에틸오소실란(TEOS)으로 구성되는 그룹으로부터 선택되는 가스 소스로 형성되는
    프로그램화가능한 반도체 디바이스.
  9. 제 1 항에 있어서,
    상기 기판은 실리콘으로 구성되며, 적어도 하나의 도핑 영역을 포함하는
    프로그램화가능한 반도체 디바이스.
  10. 반도체 디바이스의 제조 방법에 있어서,
    적어도 부분적으로 실리콘으로 구성된 기판상에 유전체층을 형성하는 단계와,
    적어도 1016㎝-3농도의 중수소로 상기 유전체층을 패시베이션 처리하는 단계로서, 수소 농도가 상기 중수소 농도의 1ppm을 초과하지 않으며, 상기 농도의 중수소로 인해 핫 캐리어 스트레스와 관련된 열화가 실질적으로 감소되는, 상기 패시베이션 처리 단계와,
    상기 유전체층상에 제어 게이트를 형성하는 단계를 포함하는
    반도체 디바이스 제조 방법.
  11. 제 10 항에 있어서,
    상기 제어 게이트에 근접해서 형성된 플로팅 게이트를 형성하는 단계를 더 포함하며,
    상기 반도체 디바이스가 플로팅 게이트 애벌란쉬-인젝션 반도체 트랜지스터(FAMOS)와, 플로팅 게이트 터널-산화물 반도체 트랜지스터(FLOTOX)로 구성되는 그룹으로부터 선택되는
    반도체 디바이스 제조 방법.
  12. 제 11 항에 있어서,
    상기 플로팅 게이트를 형성하는 단계가 적어도 1016㎝-3농도의 중수소를 함유한 플로팅 게이트를 형성하는 단계를 포함하는
    반도체 디바이스 제조 방법.
  13. 제 12 항에 있어서,
    상기 적어도 1016㎝-3농도의 중수소를 함유한 플로팅 게이트를 형성하는 단계가 중수소화 폴리실리콘을 상기 플로팅 게이트내로 도입하는 단계를 포함하는
    반도체 디바이스 제조 방법.
  14. 제 10 항에 있어서,
    상기 제어 게이트를 형성하는 단계가 적어도 1016㎝-3농도의 중수소를 함유한 제어 게이트를 형성하는 단계를 포함하는
    반도체 디바이스 제조 방법.
  15. 제 14 항에 있어서,
    상기 적어도 1016㎝-3농도의 중수소를 함유한 제어 게이트를 형성하는 단계가 중수소화 폴리실리콘을 상기 제어 게이트내로 도입하는 단계를 포함하는
    반도체 디바이스 제조 방법.
  16. 제 10 항에 있어서,
    상기 유전체층을 형성하는 단계가 중수소화 증기 또는 중수소화 테트라에틸오소실란(TEOS)으로 구성되는 그룹으로부터 선택되는 가스로부터 상기 유전체층을 형성하는 단계를 포함하는
    반도체 디바이스 제조 방법.
  17. 제 10 항에 있어서,
    상기 기판에 적어도 하나의 도핑 영역을 형성하는 단계를 더 포함하는
    반도체 디바이스 제조 방법.
  18. 제 10 항에 있어서,
    상기 기판상에 적어도 하나의 전기 도체를 형성하는 단계를 더 포함하는
    반도체 디바이스 제조 방법.
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