JPH0319286A - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- JPH0319286A JPH0319286A JP15346789A JP15346789A JPH0319286A JP H0319286 A JPH0319286 A JP H0319286A JP 15346789 A JP15346789 A JP 15346789A JP 15346789 A JP15346789 A JP 15346789A JP H0319286 A JPH0319286 A JP H0319286A
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- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はフローティングゲート型不揮発性半導体記憶装
置の繰り返し書き込み消去による特性劣化を抑え、実用
使用レベルでの最大書き込み消去回数を向上させること
ができる不揮発性半導体記憶装置の製造方法に関するも
のである。
置の繰り返し書き込み消去による特性劣化を抑え、実用
使用レベルでの最大書き込み消去回数を向上させること
ができる不揮発性半導体記憶装置の製造方法に関するも
のである。
従来の技術
近年、ユーザー側で半導体装置内のＲＯＭに情報を電気
的に自由にプログラムできるという利点から、不揮発性
半導体記憶装置がよく用いられるようになってきた。特
にフローティングゲート型のものは記憶保持特性に優れ
ていること、また製造プロセスに特殊な工程が少なく作
りやすいこと等の利点により、大きな発展が見込まれて
いる。
的に自由にプログラムできるという利点から、不揮発性
半導体記憶装置がよく用いられるようになってきた。特
にフローティングゲート型のものは記憶保持特性に優れ
ていること、また製造プロセスに特殊な工程が少なく作
りやすいこと等の利点により、大きな発展が見込まれて
いる。
しかしながら、これまでは半導体基板とフローティング
ゲートの間のゲート絶縁膜が酸化シリコン膜のみで構成
されていたため、書き込み時に半導体基板からフローテ
ィングゲートへ電荷を注入するために、酸化シリコン膜
の高いエネルギー障壁を越える必要があり、書き込み電
圧として１２■以上の高電圧を要していた。この書き込
み電圧を低くする方法として、半導体基板とフローテイ
ングゲートの間のゲート絶縁膜中の窒化シリコン膜領域
もしくは酸窒化シリコン膜領域を設け、この部分でのエ
ネルギー障壁を低下させ電荷注入を容易にする改良が考
えられている。
ゲートの間のゲート絶縁膜が酸化シリコン膜のみで構成
されていたため、書き込み時に半導体基板からフローテ
ィングゲートへ電荷を注入するために、酸化シリコン膜
の高いエネルギー障壁を越える必要があり、書き込み電
圧として１２■以上の高電圧を要していた。この書き込
み電圧を低くする方法として、半導体基板とフローテイ
ングゲートの間のゲート絶縁膜中の窒化シリコン膜領域
もしくは酸窒化シリコン膜領域を設け、この部分でのエ
ネルギー障壁を低下させ電荷注入を容易にする改良が考
えられている。
次に、上記書き込み電圧の低下を目的としたフローティ
ングゲート型不揮発性半導体記憶装置について、以下に
説明する。第１図は、上記フローティングゲート型不揮
発性半導体記憶装置の単体メモリーセル部の断面図を示
したものである。１はＰ型半導体基板、２は酸窒化シリ
コン膜、３は第１の酸化シリコン膜、４は第１の多結晶
シリコン膜〈フローティングゲート〉、５は第２の酸化
シリコン膜、６は第２の多結晶シリコン膜（コントロー
ルゲート〉、７及び８はＮ型不純物の拡散によって形成
されたソース領域及びドレイン領域である。
ングゲート型不揮発性半導体記憶装置について、以下に
説明する。第１図は、上記フローティングゲート型不揮
発性半導体記憶装置の単体メモリーセル部の断面図を示
したものである。１はＰ型半導体基板、２は酸窒化シリ
コン膜、３は第１の酸化シリコン膜、４は第１の多結晶
シリコン膜〈フローティングゲート〉、５は第２の酸化
シリコン膜、６は第２の多結晶シリコン膜（コントロー
ルゲート〉、７及び８はＮ型不純物の拡散によって形成
されたソース領域及びドレイン領域である。
以上のように構成されたフローティングゲート型不揮発
性半導体記憶装置について、以下に書き込み時における
動作を説明する。
性半導体記憶装置について、以下に書き込み時における
動作を説明する。
コントロールゲート６にＩＯＶのゲート電圧（ＶＧ ）
を、ドレイン８に１０ｖのドレイン電圧（Ｖｏ）を、ソ
ース７及び基板１にＱＶのソース電圧（Ｖｓ ）及び基
板弾圧（Ｖｓｕｂ）をそれぞれ印加する。この時、ドレ
イン近傍ではアバランシェブレークダウンが起こり、発
生した高エネルギーを有するホットエレクトロンの一部
が正電圧が印加されているコントロールゲート６に引き
寄せられ、酸窒化シリコン膜２及び第１の酸化シリコン
膜３によるエネルギー障壁を飛び越えて、フローティン
グゲート４に入る。一度フローティングゲート４に入っ
たエレクトロンは、第１及び第２の酸化シリコン膜３及
び５によるエネルギー障壁に囲まれ、フローティングゲ
ート４内に半永久的に閉し込められる。この閉じ込めら
れたエレクトロンの作用で半導体基板表面のチャネル領
域にホールが引き寄せられ、エレクトロンが基板内部へ
押し出されるためにしきい値電圧が変化する。
を、ドレイン８に１０ｖのドレイン電圧（Ｖｏ）を、ソ
ース７及び基板１にＱＶのソース電圧（Ｖｓ ）及び基
板弾圧（Ｖｓｕｂ）をそれぞれ印加する。この時、ドレ
イン近傍ではアバランシェブレークダウンが起こり、発
生した高エネルギーを有するホットエレクトロンの一部
が正電圧が印加されているコントロールゲート６に引き
寄せられ、酸窒化シリコン膜２及び第１の酸化シリコン
膜３によるエネルギー障壁を飛び越えて、フローティン
グゲート４に入る。一度フローティングゲート４に入っ
たエレクトロンは、第１及び第２の酸化シリコン膜３及
び５によるエネルギー障壁に囲まれ、フローティングゲ
ート４内に半永久的に閉し込められる。この閉じ込めら
れたエレクトロンの作用で半導体基板表面のチャネル領
域にホールが引き寄せられ、エレクトロンが基板内部へ
押し出されるためにしきい値電圧が変化する。
このしきい値電圧の変化（書き込み前のしきい値電圧と
の差）を利用して不揮発性の記憶を行なっている。
の差）を利用して不揮発性の記憶を行なっている。
発明が解決しようとする課題
一般に窒化シリコン膜や酸窒化シリコン膜中にはＳｉタ
ングリングボンドが多数存在しており、膜中をエレクト
ロンやホールが通過する際このＳｉダングリングボンド
にトラップされやすいことがわかっている。本発明にお
いて対象としているフローティングゲート型不揮発性半
導体記憶装置では、書き込み電圧の低減を目的として第
１のゲート絶縁膜の一部に窒化シリコン膜もしくは酸窒
化シリコン膜を有しており、膜中にＳｉダングリングボ
ンドが多数存在しているため、繰り返し書き込み消去回
数を増していくと窒化シリコン膜もしくは酸窒化シリコ
ン膜領域中にエレクトロンがトラップされていき、これ
によるしきい値電圧のシフトが発生する。具体的には書
き込み時においては、酸窒化シリコン膜領域中に発生し
たエレクトロントラップによりアバランシェブレークダ
ウンで発生したエレクトロンがフローティングゲートに
入りにくくなり、消去状態では、上記エレクトロントラ
ップによるチャネル領域のホール濃度の増加とエレクト
ロン濃度の減少により弱いしきい値電圧の上昇が見られ
る。つまり、繰り返し書き込み消去により書き込み状態
と消去状態でのしきい値電圧の差が小さくなり、読み出
し時の“０”，“１”判別が困難になる可能性がある。
ングリングボンドが多数存在しており、膜中をエレクト
ロンやホールが通過する際このＳｉダングリングボンド
にトラップされやすいことがわかっている。本発明にお
いて対象としているフローティングゲート型不揮発性半
導体記憶装置では、書き込み電圧の低減を目的として第
１のゲート絶縁膜の一部に窒化シリコン膜もしくは酸窒
化シリコン膜を有しており、膜中にＳｉダングリングボ
ンドが多数存在しているため、繰り返し書き込み消去回
数を増していくと窒化シリコン膜もしくは酸窒化シリコ
ン膜領域中にエレクトロンがトラップされていき、これ
によるしきい値電圧のシフトが発生する。具体的には書
き込み時においては、酸窒化シリコン膜領域中に発生し
たエレクトロントラップによりアバランシェブレークダ
ウンで発生したエレクトロンがフローティングゲートに
入りにくくなり、消去状態では、上記エレクトロントラ
ップによるチャネル領域のホール濃度の増加とエレクト
ロン濃度の減少により弱いしきい値電圧の上昇が見られ
る。つまり、繰り返し書き込み消去により書き込み状態
と消去状態でのしきい値電圧の差が小さくなり、読み出
し時の“０”，“１”判別が困難になる可能性がある。
すにわち、繰り返し書き込み消去による特性劣化が顕著
となる。
となる。
本発明は上記の問題点を解決するもので、繰り返し書き
込み消去による特性劣化を抑え、実用可能な最大書き込
み消去回数を向上させることができるフローティングゲ
ート型不揮発性半導体記憶装置を提供することを目的と
する。
込み消去による特性劣化を抑え、実用可能な最大書き込
み消去回数を向上させることができるフローティングゲ
ート型不揮発性半導体記憶装置を提供することを目的と
する。
課題を解決するための手段
この目的を達成するために、本発明の７ローティングゲ
ート型不揮発性半導体記憶装置の製造方法は、フローテ
ィングゲート形成以降に、水素シンター工程を備えてい
る。
ート型不揮発性半導体記憶装置の製造方法は、フローテ
ィングゲート形成以降に、水素シンター工程を備えてい
る。
作用
この構成によって、水素原子が第１のゲート絶縁膜中の
窒化シリコン膜もしくは酸窒化シリコン膜領域に入りＳ
ｉダングリングボンドと結合するため、書き込み時にエ
レクトロンがトラップされなくなり、繰り返し書き込み
消去によるしきい値電圧のシフトを抑えることができる
。
窒化シリコン膜もしくは酸窒化シリコン膜領域に入りＳ
ｉダングリングボンドと結合するため、書き込み時にエ
レクトロンがトラップされなくなり、繰り返し書き込み
消去によるしきい値電圧のシフトを抑えることができる
。
実施例
以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第２図（ａ）に示すように、Ｐ型半導体基板１１上に通
常のＬＯＣＯＳ法により素子分離領域１２とトランジス
タ形成領域１３を形戒する。次にＮ Ｈ ３ガスと０２
ガスを導入した高温炉内で酸窒化シリコン膜１４を約５
ＯＡ成長させる。続いて０２ガスのみによる熱酸化法に
より第１の酸化シリコン膜１５を約２５０Ａ威長させ、
第１のゲート絶縁膜領域を形成する。
常のＬＯＣＯＳ法により素子分離領域１２とトランジス
タ形成領域１３を形戒する。次にＮ Ｈ ３ガスと０２
ガスを導入した高温炉内で酸窒化シリコン膜１４を約５
ＯＡ成長させる。続いて０２ガスのみによる熱酸化法に
より第１の酸化シリコン膜１５を約２５０Ａ威長させ、
第１のゲート絶縁膜領域を形成する。
次に第２図（ロ）に示すように、フローティングゲート
となる第１のポリシリコン膜１６を通常のＣＶＤ法によ
り約３０００Ａ成長し、リンドーブを行なう、引き続き
０２／Ｎ２混合ガス雰囲気中で希釈酸化を行ない、第１
のポリシリコン膜１６上に約４００Ａの第２の酸化シリ
コン膜１７を形成する。さらにコントロールゲートとな
る第２のポリシリコン膜１８を通常のＣＶＤ法により約
４００ＯＡ成長し、リンドーブを行なう。
となる第１のポリシリコン膜１６を通常のＣＶＤ法によ
り約３０００Ａ成長し、リンドーブを行なう、引き続き
０２／Ｎ２混合ガス雰囲気中で希釈酸化を行ない、第１
のポリシリコン膜１６上に約４００Ａの第２の酸化シリ
コン膜１７を形成する。さらにコントロールゲートとな
る第２のポリシリコン膜１８を通常のＣＶＤ法により約
４００ＯＡ成長し、リンドーブを行なう。
次に第２図（Ｃ）に示すように、通常のフォトリソグラ
フィー技術、ドライおよびウェットエッチング技術を駆
使し、メモリーセルゲート構造を形成する。さらに、レ
ジスト除去し、通常のセルファライン法によりソース領
域１９及びドレイン領域２０を砒素イオン注入により形
成する。
フィー技術、ドライおよびウェットエッチング技術を駆
使し、メモリーセルゲート構造を形成する。さらに、レ
ジスト除去し、通常のセルファライン法によりソース領
域１９及びドレイン領域２０を砒素イオン注入により形
成する。
次に第２図（ｄ）に示すように、通常の熱酸化法やＣＶ
Ｄ法により眉間絶縁膜２１を形成し、さらに必要に応じ
て高温フローを行なう。
Ｄ法により眉間絶縁膜２１を形成し、さらに必要に応じ
て高温フローを行なう。
以上のようにして６００℃以上の高温熱処理が全て終了
した後、同図（ｄ）に示すように、例えば、９００℃、
常圧下の純水素雰囲気中で３０分の水素シンター処理を
行なう。その後、第２図（ｅ）に示すように通常のフォ
トリソグラフィー技術とエッチング技術を用いてコンタ
クトホール２２及びアルミ配線２３を形成し、保護膜と
して紫外光を通すプラズマ酸窒化シリコンｌＩ２４を成
長させる。
した後、同図（ｄ）に示すように、例えば、９００℃、
常圧下の純水素雰囲気中で３０分の水素シンター処理を
行なう。その後、第２図（ｅ）に示すように通常のフォ
トリソグラフィー技術とエッチング技術を用いてコンタ
クトホール２２及びアルミ配線２３を形成し、保護膜と
して紫外光を通すプラズマ酸窒化シリコンｌＩ２４を成
長させる。
このようにして製品として完成させる。
以上のような製造工程を経て本発明によるフローティン
グゲート型不揮発性半導体記憶装置が形成される。
グゲート型不揮発性半導体記憶装置が形成される。
本実施例においては、水素シンター処理として、純水素
雰囲気下での高温熱処理を利用した場合について述べた
が、水素イオン注入と引き続きアニール処理を行なう方
法によっても同様の効果が期待される。また、第１のゲ
ート絶縁膜中に窒化シリコン膜領域を設けた場合におい
ても、高温熱処理法，水素イオン注入法のいずれでも同
様の効果が期待できる。
雰囲気下での高温熱処理を利用した場合について述べた
が、水素イオン注入と引き続きアニール処理を行なう方
法によっても同様の効果が期待される。また、第１のゲ
ート絶縁膜中に窒化シリコン膜領域を設けた場合におい
ても、高温熱処理法，水素イオン注入法のいずれでも同
様の効果が期待できる。
発明の効果
本発明は、半導体基板面とフローティングゲートの間の
ゲート絶縁膜中に窒化シリコン膜領域もしくは酸窒化シ
リコン膜領域を有するフローティングゲート型不揮発性
半導体記憶装置において、フローティングゲート形成以
降に水素シンター工程を設けることにより、上記窒化シ
リコン膜領域もしくは酸窒化シリコン膜領域中に存在す
る電荷トラップを減少させ、繰り返し書き込み消去によ
るしきい値電圧シフト（繰り返し書き込み消去特性の劣
化）を抑制でき、従って、最大繰り返し書き込み消去回
数の向上を図ることができる優れた不揮発性半導体記憶
装置を実現できるものである。
ゲート絶縁膜中に窒化シリコン膜領域もしくは酸窒化シ
リコン膜領域を有するフローティングゲート型不揮発性
半導体記憶装置において、フローティングゲート形成以
降に水素シンター工程を設けることにより、上記窒化シ
リコン膜領域もしくは酸窒化シリコン膜領域中に存在す
る電荷トラップを減少させ、繰り返し書き込み消去によ
るしきい値電圧シフト（繰り返し書き込み消去特性の劣
化）を抑制でき、従って、最大繰り返し書き込み消去回
数の向上を図ることができる優れた不揮発性半導体記憶
装置を実現できるものである。
第１図は第１のゲート絶縁膜中に酸窒化シリコン膜領域
を有するフローティングゲート型不揮発性半導体記憶装
置の断面図、第２図は本発明の−実施例におけるフロー
ティングゲート型不揮発性半導体記憶装置の製造工程断
面図である。 １・・・・・・Ｐ型半導体基板、２・・・・・・酸窒化
シリコン膜、３・・・・・・第１の酸化シリコン膜、４
・・・・・・第１のポリシリコン膜、５・・・・・・第
２の酸化シリコン膜、６・・・・・・第２のポリシリコ
ン膜、７・・・・・・Ｎ型ソース領域、８・・・・・・
Ｎ型ドレイン領域、Ｖ．・・・・・・ゲート電圧、ＶＤ
・・・・・・ドレイン電圧、Ｖｓ・・・・・・ソース電
圧、ｖ ｓｕｂ・・・・・・基板電圧、１１・・・・・
・Ｐ型半導体基板、１２・・・・・・素子分離領域、１
３・・・・・・トランジスタ形成領域、１４・・・・・
・酸窒化シリコン膜、１５・・・・・・第１の酸化シリ
コン膜、ｌ６・・・・・・第１のポリシリコン膜、１７
・・・・・・第２の酸化シリコン膜、１８・・・・・・
第２のポリシリコン膜、１９・・・・・・Ｎ型ソース領
域、２０・・・・・・Ｎ型ドレイン領域、２１・・・・
・・層間絶縁膜、２２・・・・・・コンタクトホール、
２３・・・・・・アルミ配線、２４・・・・・・保護膜
。
を有するフローティングゲート型不揮発性半導体記憶装
置の断面図、第２図は本発明の−実施例におけるフロー
ティングゲート型不揮発性半導体記憶装置の製造工程断
面図である。 １・・・・・・Ｐ型半導体基板、２・・・・・・酸窒化
シリコン膜、３・・・・・・第１の酸化シリコン膜、４
・・・・・・第１のポリシリコン膜、５・・・・・・第
２の酸化シリコン膜、６・・・・・・第２のポリシリコ
ン膜、７・・・・・・Ｎ型ソース領域、８・・・・・・
Ｎ型ドレイン領域、Ｖ．・・・・・・ゲート電圧、ＶＤ
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圧、ｖ ｓｕｂ・・・・・・基板電圧、１１・・・・・
・Ｐ型半導体基板、１２・・・・・・素子分離領域、１
３・・・・・・トランジスタ形成領域、１４・・・・・
・酸窒化シリコン膜、１５・・・・・・第１の酸化シリ
コン膜、ｌ６・・・・・・第１のポリシリコン膜、１７
・・・・・・第２の酸化シリコン膜、１８・・・・・・
第２のポリシリコン膜、１９・・・・・・Ｎ型ソース領
域、２０・・・・・・Ｎ型ドレイン領域、２１・・・・
・・層間絶縁膜、２２・・・・・・コンタクトホール、
２３・・・・・・アルミ配線、２４・・・・・・保護膜
。
Claims (3)
- （１）半導体基板面とフローティングゲートの間のゲー
ト絶縁膜中に窒化シリコン膜領域もしくは酸窒化シリコ
ン膜領域を有するフローティングゲート型不揮発性半導
体記憶装置を製造するに際し、フローティングゲート形
成以降に水素シンター工程を設けたことを特徴とする不
揮発性半導体記憶装置の製造方法。 - （２）水素シンター工程として、水素ガスを含むガス雰
囲気下で高温熱処理を行なうことを特徴とする請求項１
記載の不揮発性半導体記憶装置の製造方法。 - （３）水素シンター工程として、水素イオン注入を行な
い、引き続きアニール処理を行なうことを特徴とする請
求項１記載の不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15346789A JPH0319286A (ja) | 1989-06-15 | 1989-06-15 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15346789A JPH0319286A (ja) | 1989-06-15 | 1989-06-15 | 不揮発性半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0319286A true JPH0319286A (ja) | 1991-01-28 |
Family
ID=15563204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15346789A Pending JPH0319286A (ja) | 1989-06-15 | 1989-06-15 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0319286A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100336230B1 (ko) * | 1997-04-28 | 2002-06-20 | 루센트 테크놀러지스 인크 | 프로그램화가능한반도체디바이스와그제조방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5530846A (en) * | 1978-08-28 | 1980-03-04 | Hitachi Ltd | Method for manufacturing fixed memory |
| JPS6057674A (ja) * | 1983-09-08 | 1985-04-03 | Matsushita Electronics Corp | 半導体記憶装置の製造方法 |
| JPS61147576A (ja) * | 1984-12-21 | 1986-07-05 | Toshiba Corp | Ｍｉｓ型半導体装置 |
-
1989
- 1989-06-15 JP JP15346789A patent/JPH0319286A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5530846A (en) * | 1978-08-28 | 1980-03-04 | Hitachi Ltd | Method for manufacturing fixed memory |
| JPS6057674A (ja) * | 1983-09-08 | 1985-04-03 | Matsushita Electronics Corp | 半導体記憶装置の製造方法 |
| JPS61147576A (ja) * | 1984-12-21 | 1986-07-05 | Toshiba Corp | Ｍｉｓ型半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100336230B1 (ko) * | 1997-04-28 | 2002-06-20 | 루센트 테크놀러지스 인크 | 프로그램화가능한반도체디바이스와그제조방법 |
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