KR100605175B1 - 반도체 소자의 게이트 유전막 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 게이트 유전막 제조 방법에 관한 것으로, 실리콘 기판에 불순물을 주입하여 웰을 형성하는 단계; 게이트 산화막을 형성할 영역에 게르마늄 도핑 또는 게르마늄 이온을 주입하는 단계; 상기 게르마늄 이온을 활성화하기 위해 RTP 어닐링하는 단계; 상기 RTP 어닐링 후 세정 및 산화막을 제거하는 단계; RTO 공정으로 산화를 실시하여 산화막을 형성하는 단계 및 NO 또는 N2O 분위기에서 어닐링하여 질소를 산화막 내에 주입하는 단계로 이루어짐에 기술적 특징이 있고, 게이트 산화막 형성 전에 게르마늄을 이온 주입하고, 게이트 산화막을 키움으로써, 유전막 상수가 증가되고 외부 불순물 침투를 억제하며, 열과 화학적의 분위기에서 막의 안정성이 증가되고, 전하의 이동성이 증가하는 효과가 있다.
유전막, 게이트, 게르마늄

Description

반도체 소자의 게이트 유전막 제조 방법{Method for fabricating the gate dielectric of semiconductor device}
도 1a과 도 1b는 종래기술인 게이트 형성 전에 NO 또는 N2O 어닐링을 수행하는 게이트 형성 공정 단면도이다.
도 2a 내지 2b는 본 발명에 따른 게이트 유전막 제조 방법을 나타내는 공정 단면도이다.
본 발명은 반도체 소자의 게이트 유전막 제조 방법에 관한 것으로, 보다 자세하게는 반도체 소자의 전기적 특성이 향상되도록 하는 반도체 소자의 게이트 유전막 제조 방법에 관한 것이다.
최근 들어 반도체 소자의 대용량 고집적화 추세에 따라 반도체 소자들은 점 점 더 소형화가 요구되고 있다. 즉, 반도체 기술이 첨단으로 웨이퍼 사이즈가 커지 는 반면, 칩내의 반도체 소자의 밀도 또한 증가하여 소오스/드레인간 유효 채널의 길이가 점점 줄어들게 되는데, 이와 같은 칩 밀도 증가에 따른 유효 채널길이의 감소는 터널링(Tunneling), 펀치쓰루(Punch-Through) 등과 같은 여러 가지 쇼트 채널 역효과를 유발시키게 된다.
이를 위해 종래 MOSFET는 채널 길이의 감소에 따라 발생하는 여러 가지 쇼트 채널 역효과를 해소하기 위해 스케일링 룰에 따라 VDD, 정션 깊이(Junction Depth), 게이트 산화막의 두께(Thickness) 등을 함께 스케일링해 왔으나 채널 길이의 감소에 비해 VDD가 덜 스케일링되어 핫 캐리어 투사(Hot Carrier Injection)에 의한 소자 열화가 큰 문제가 되어왔다.
따라서 종래에는 상기와 같은 문제점을 해소키 위해 LDD(Lightly Doped Drain) 등의 정션 엔지니어링(Junction Engineering)과 게이트 산화막 성장 후에 NO 또는 N2O 어닐링(Annealing)의 방법을 적용하여왔다. 상기와 같은 게이트 산화막 성장 후의 NO 또는 N2O 분위기에서의 어닐링은 게이트 산화막과 실리콘 경계면에 Si-H 결합 대신에 결합 에너지(Binding Energy)가 더 큰 Si-N 결합을 형성시킴으로써, 핫 캐리어 주입시 Si-H 결합보다는 Si-N 결합이 덜 깨지게 되어 소자특성의 열화를 방지하며, 핫 캐리어의 수명을 늘리게 된다. 결과적으로 소자 특성에 긍정적인 영향을 미칙 된다.
도 1a과 도 1b는 종래기술인 게이트 형성 전에 NO 또는 N2O 어닐링을 수행하는 게이트 형성 공정 단면도이다. 도 1a에 도시된 바와 같이, 실리콘 기판(10)위에 게이트 산화막(20)를 증착시킨 후, NO 또는 N2O 분위기에서 어닐링을 수행하고, 도 1b에서와 같이 NO 또는 N2O 어닐링 후에 폴리 실리콘(30)을 형성시키는 방법으로 반도체 소자를 제조하게 된다.
그러나 상기와 같은 종래 NO 또는 N2O 어닐링을 수행하는 경우에는 게이트 산화막 내의 질소(Nitrogen) 농도가 높아지게 되고, 높아진 질소 농도는 게이트 산화막 내 양전하(Positive Charge)를 형성시켜 문턱전압(Threshold voltage)을 크게 낮추게 되며, 채널 길이에 대한 문턱전압의 롤-오프(Roll Off)를 변환시키게 된다.
이와 같은 경우 문턱 전압을 높이기 위해 채널 도즈(Channel Dose)를 높여야 하나, 채널 도즈를 높이는 경우 채널 영역에서의 불순물 스케터링(Impurity Scattering)과 게이트 산화막 내 양전하에 의한 정전력 스케터링(Coulomb scattering)이 증가하게 되어 채널 이동도(Channel Mobility)의 저하를 가져오므로 동일 문턱전압에서의 전류 흐름 저하를 초래하는 문제점이 있으며, 문턱전압의 롤-오프가 변화하게 되어 드레인 영역에서 기술적 보완을 위해서는 추가적인 실험이 필요한 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 게이트 산화막 형성 전에 게르마늄(Germanium)을 도핑(Doping)하여 게이트 산화막을 키움으로써, 반도체 소자의 전기적인 특성이 향상되도록 하는 반 도체 소자의 게이트 유전막 제조 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 목적은 실리콘 기판에 불순물을 주입하여 웰을 형성하는 단계; 게이트 산화막을 형성할 영역에 게르마늄 도핑 또는 게르마늄 이온을 주입하는 단계; 상기 게르마늄 이온을 활성화하기 위해 RTP 어닐링하는 단계; 상기 RTP 어닐링 후 세정 및 산화막을 제거하는 단계; RTO 공정으로 산화를 실시하여 산화막을 형성하는 단계 및 NO 또는 N2O 분위기에서 어닐링하여 질소를 산화막 내에 주입하는 단계를 포함하여 이루어진 반도체 소자의 게이트 유전막 제조 방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2a 내지 2b는 본 발명에 따른 게이트 유전막 제조 방법을 나타내는 공정 단면도이다. 도 2a에 도시된 바와 같이, 실리콘 기판(100)에 불순물(Dopant)을 주입하여 웰을 형성하고, 게이트 산화막을 형성할 영역에 게르마늄 도핑을 실시한다. 이때, 게르마늄(Ge+) 이온을 주입한다. 이때, 주입되는 게르마늄 이온의 주입 에너지는 2keV ~ 10keV이고, 주입량은 5E11 ~ 5E13 ions/cm2으로 한다.
다음으로 RTP(Rapid Thermal Process) 어닐링(Annealing)을 실시하여 이온 주입한 게르마늄을 활성화하고, 그 후, 50:1 불산(HF:DIW)으로 세정하여 절연 기판 (100) 표면의 본래(Native)의 산화막을 완전히 제거한다.
도 2b에 도시된 바와 같이, RTO(Rapid Thermal Oxidation) 공정으로 산화를 실시하는데, 온도는 500℃ ~ 600℃, 시간은 5초 ~ 120초의 건식 산화로 형성한다. 이때, 게르마늄이 산화막 내로 이동하여 혼입되어 양질의 고유전율의 산화막이 형성된다.
이후, NO(Nitric Oxigen) 또는 N2O (Nitrous Oxide)를 이용하여 노(Furnace)에서 어닐링을 실시하여 질소를 산화막 내에 주입한다. 온도는 500℃ ~ 700℃, 시간은 10분 ~ 30분으로 실시한다. 이때, 게르마늄 산질화물(Germanium Oxynitride)(GeOxNy)(110)을 만든다. 이후, 일련의 반도체 공정을 거쳐 반도체 소자의 제조를 완료한다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 반도체 소자의 게이트 유전막 제조 방법은 게이트 산화막 형성 전에 게르마늄을 이온 주입하고, 게이트 산화막을 키움으로써, 유전막 상수(Dielectric Constant)가 증가되고 외부 불순물 침투(Dopant Penetration)를 억제 하며, 열과 화학적의 분위기에서 막의 안정성이 증가되고, 전하의 이동성이 증가하는 효과가 있다.

Claims (5)

  1. 반도체 소자의 게이트 유전막 제조 방법에 있어서,
    실리콘 기판에 불순물을 주입하여 웰을 형성하는 단계;
    게이트 산화막을 형성할 영역에 게르마늄 도핑 또는 게르마늄 이온을 주입하는 단계;
    상기 게르마늄 이온을 활성화하기 위해 RTP 어닐링하는 단계;
    상기 RTP 어닐링 후 세정 및 산화막을 제거하는 단계;
    RTO 공정으로 산화를 실시하여 산화막을 형성하는 단계; 및
    NO 또는 N2O 분위기에서 어닐링하여 질소를 산화막 내에 주입하는 단계
    를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 게이트 유전막 제조 방법.
  2. 제 1항에 있어서,
    상기 게르마늄 이온은 주입 에너지 2keV ~ 10keV, 이온 주입량은 5E11 ~ 5E13 ions/cm2로 주입하는 것을 특징으로 하는 반도체 소자의 게이트 유전막 제조 방법.
  3. 제 1항에 있어서,
    상기 세정 및 산화막을 제거하는 단계는 50:1 불산으로 하는 것을 특징으로 하는 반도체 소자의 게이트 유전막 제조 방법.
  4. 제 1항에 있어서,
    상기 RTO 공정은 온도 500℃ ~ 600℃, 시간 5초 ~ 120초로 건식 산화하는 것을 특징으로 하는 반도체 소자의 게이트 유전막 제조 방법.
  5. 제 1항에 있어서,
    상기 NO 또는 N2O 분위기에서 어닐링은 온도 500℃ ~ 700℃, 시간 10분 ~ 30분으로 진행하는 것을 특징으로 하는 반도체 소자의 게이트 유전막 제조 방법.
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